JPH04343260A - Rectifying circuit - Google Patents
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- JPH04343260A JPH04343260A JP11496791A JP11496791A JPH04343260A JP H04343260 A JPH04343260 A JP H04343260A JP 11496791 A JP11496791 A JP 11496791A JP 11496791 A JP11496791 A JP 11496791A JP H04343260 A JPH04343260 A JP H04343260A
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、ｐＭＯＳトランジスタ
を用いた整流回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a rectifier circuit using pMOS transistors.
【０００２】0002
【従来の技術】図９（Ａ）は、ｎＭＯＳトランジスタを
用いた従来の整流回路１０を示す。整流回路１０は、ｐ
型半導体基板１０１の表面部にドレインＤとしてのｎ型
拡散領域１０２とソースＳとしてのｎ型拡散領域１０３
とが形成され、ドレインＤとゲートＧとが接続されてお
り、ドレインＤがアノードとなり、ソースＳがカソード
となる。ｐ型半導体基板１０１は、通常、接地されてい
る。この整流回路１０を高電圧回路、例えば図４に示す
ようなチャージポンプ回路に用いると、深いバックゲー
トバイアスがかかり、すなわち、ｐ型半導体基板１０１
の電圧がｎ型拡散領域１０３の電圧よりも相当低くなり
、しきい電圧が２〜３Ｖ程度に上昇してしまう。このた
め、図５中のＢの如く入出力電圧が変化し、昇圧効率が
悪くなる。また、図４に示すクロックφ及び反転クロッ
クφｘの振幅は、通常、外部電源電圧にほぼ等しいので
、しきい電圧以下の電源電圧で動作させることができず
、電池駆動が不可能な場合があった。2. Description of the Related Art FIG. 9A shows a conventional rectifier circuit 10 using nMOS transistors. The rectifier circuit 10 has p
An n-type diffusion region 102 as a drain D and an n-type diffusion region 103 as a source S are formed on the surface of a type semiconductor substrate 101.
is formed, the drain D and the gate G are connected, the drain D becomes an anode, and the source S becomes a cathode. P-type semiconductor substrate 101 is normally grounded. When this rectifier circuit 10 is used in a high voltage circuit, for example, a charge pump circuit as shown in FIG.
The voltage becomes considerably lower than the voltage of the n-type diffusion region 103, and the threshold voltage increases to about 2 to 3V. For this reason, the input/output voltage changes as shown in B in FIG. 5, and the boosting efficiency deteriorates. In addition, since the amplitudes of the clock φ and the inverted clock φx shown in FIG. 4 are usually approximately equal to the external power supply voltage, it is not possible to operate the clock φ and the inverted clock φx with a power supply voltage lower than the threshold voltage, and there are cases where battery drive is impossible. Ta.
【０００３】一方、ｐＭＯＳトランジスタを用いて図９
（Ｂ）に示すような整流回路２０を構成することは、図
９（Ｃ）に示すような寄生ダイオード２２、２３及び寄
生ｐｎｐ型トランジスタ２４、２５が形成されるため、
不可能であると考えられていた。On the other hand, when a pMOS transistor is used,
Configuring the rectifier circuit 20 as shown in FIG. 9B means that parasitic diodes 22 and 23 and parasitic pnp transistors 24 and 25 as shown in FIG. 9C are formed.
It was thought to be impossible.
【０００４】すなわち、この整流回路２０は、ｐ型半導
体基板２０１の表面部にｎ型ウエル２０２が形成され、
ｎ型ウエル２０２内にソースＳとしてのｐ型拡散領域２
０３とドレインＤとしてのｐ型拡散領域２０４とが形成
され、ソースＳがアノードとなり、ドレインＤとゲート
Ｇとが接続されてカソードとなる。そして、ｐ型拡散領
域２０３とｎ型ウエル２０２とにより寄生ダイオード２
２が形成され、ｐ型拡散領域２０４とｎ型ウエル２０２
とにより寄生ダイオード２３が形成され、ｐ型拡散領域
２０３とｎ型ウエル２０２とｐ型半導体基板２０１によ
り寄生ｐｎｐ型トランジスタ２４が形成され、ｐ型拡散
領域２０４とｎ型ウエル２０２とｐ型半導体基板２０１
とにより寄生ｐｎｐ型トランジスタ２５が形成される。
この整流回路２０を、例えば図４に示すチャージポンプ
回路に用いた場合、ｎ型ウエル２０２への充電電流が寄
生ｐｎｐ型トランジスタ２４のベース電流となるため、
寄生ｐｎｐ型トランジスタ２４がオン状態になって、カ
ソードから接地側へ電流がリークし、目標とする電圧ま
で昇圧することができない場合がある。That is, this rectifier circuit 20 has an n-type well 202 formed on the surface of a p-type semiconductor substrate 201,
A p-type diffusion region 2 as a source S in the n-type well 202
03 and a p-type diffusion region 204 as a drain D are formed, the source S becomes an anode, and the drain D and gate G are connected to become a cathode. Then, the parasitic diode 2 is formed by the p-type diffusion region 203 and the n-type well 202.
2 is formed, a p-type diffusion region 204 and an n-type well 202
A parasitic diode 23 is formed by the p-type diffusion region 203, the n-type well 202, and the p-type semiconductor substrate 201, a parasitic pnp-type transistor 24 is formed by the p-type diffusion region 204, the n-type well 202, and the p-type semiconductor substrate. 201
A parasitic pnp transistor 25 is thus formed. When this rectifier circuit 20 is used, for example, in a charge pump circuit shown in FIG. 4, the charging current to the n-type well 202 becomes the base current of the parasitic pnp-type transistor 24.
When the parasitic pnp transistor 24 turns on, current leaks from the cathode to the ground, and the voltage may not be boosted to the target voltage.
【０００５】[0005]
【発明が解決しようとする課題】本発明の目的は、この
ような問題点に鑑み、しきい電圧を低くすることができ
、かつ、高電圧印加による半導体基基材側へのリーク電
流を防止することができる整流回路を提供することにあ
る。[Problems to be Solved by the Invention] In view of these problems, an object of the present invention is to reduce the threshold voltage and prevent leakage current to the semiconductor substrate side due to high voltage application. The purpose of this invention is to provide a rectifier circuit that can
【０００６】[0006]
【課題を解決するための手段及びその作用】図１は、本
発明に係る整流回路の原理構成を示す回路図である。こ
の整流回路は、ｐ型半導体基材の表面部にｎ型ウエルが
形成され、次のような構成要素を備えている。Means for Solving the Problems and Their Effects FIG. 1 is a circuit diagram showing the principle structure of a rectifier circuit according to the present invention. This rectifier circuit has an n-type well formed on the surface of a p-type semiconductor substrate, and includes the following components.
【０００７】３１は第１ｐＭＯＳトランジスタであり、
ソースＳがアノードとされ、ドレインＤがカソードとさ
れ、ドレインＤとゲートＧとが接続され、該ｎ型ウエル
内に該ソースＳ及び該ドレインＤが形成されている。31 is a first pMOS transistor;
The source S is used as an anode, the drain D is used as a cathode, the drain D and the gate G are connected, and the source S and the drain D are formed in the n-type well.
【０００８】３２は第２ｐＭＯＳトランジスタであり、
ドレインＤとゲートＧとが接続され、ソースＳが第１ｐ
ＭＯＳトランジスタ３１のソースＳに接続され、該ｎ型
ウエル内に該ソースＳ及び該ドレインＤが形成されてい
る。32 is a second pMOS transistor;
The drain D and the gate G are connected, and the source S is connected to the first p
It is connected to the source S of the MOS transistor 31, and the source S and the drain D are formed in the n-type well.
【０００９】３３は第３ｐＭＯＳトランジスタであり、
ドレインＤとゲートＧとが接続され、ソースＳが第１ｐ
ＭＯＳトランジスタ３１のドレインＤに接続され、ドレ
インＤが第２ｐＭＯＳトランジスタ３２のドレインＤに
接続され、該ｎ型ウエル内に該ソースＳ及び該ドレイン
Ｄが形成されている。33 is a third pMOS transistor;
The drain D and the gate G are connected, and the source S is connected to the first p
It is connected to the drain D of the MOS transistor 31, the drain D is connected to the drain D of the second PMOS transistor 32, and the source S and the drain D are formed in the n-type well.
【００１０】上記構成において、アノード電圧ＶＩがカ
ソード電圧ＶＯよりも高く、両者の差がｐＭＯＳトラン
ジスタ３１のしきい電圧Ｖｔｐよりも大きくなると、ｐ
ＭＯＳトランジスタ３１がオン状態となり、アノードか
らカソードへ電流が流れる。これにより、ｎ型ウエルの
電圧はｐ型半導体基材の電圧、例えば０Ｖから、アノー
ド電圧ＶＩに向かって上昇する。また、ｐＭＯＳトラン
ジスタ３２も瞬間的にオン状態となり、ｎ型ウエルの電
圧がさらに高くなる。そして、ｐＭＯＳトランジスタ３
２のソースＳとドレインＤとの間の電圧がしきい電圧以
下になると、ｐＭＯＳトランジスタ３２がオフ状態とな
る。In the above configuration, if the anode voltage VI is higher than the cathode voltage VO and the difference between the two is larger than the threshold voltage Vtp of the pMOS transistor 31, then p
MOS transistor 31 is turned on, and current flows from the anode to the cathode. As a result, the voltage of the n-type well increases from the voltage of the p-type semiconductor substrate, for example 0V, toward the anode voltage VI. Further, the pMOS transistor 32 is also momentarily turned on, and the voltage of the n-type well becomes even higher. And pMOS transistor 3
When the voltage between the source S and the drain D of the transistor 2 becomes equal to or lower than the threshold voltage, the pMOS transistor 32 is turned off.
【００１１】この状態では、図３に示す寄生ダイオード
３４及び３５の端子間電圧Ｖｐｎは通常０．２〜０．５
Ｖ程度となり、すなわち０．７Ｖ以下となり、寄生ｐｎ
ｐ型トランジスタ３６及び３７がオフ状態となる。した
がって、高電圧印加による半導体基材側へのリーク電流
を防止することができる。In this state, the voltage Vpn between the terminals of the parasitic diodes 34 and 35 shown in FIG. 3 is normally 0.2 to 0.5.
V, that is, 0.7 V or less, and the parasitic pn
P-type transistors 36 and 37 are turned off. Therefore, leakage current to the semiconductor substrate side due to high voltage application can be prevented.
【００１２】また、ｎ型ウエルの電圧ＶＩ−｜Ｖｔｐ｜
は、図９（Ｂ）に示す従来の整流回路２０のｎ型ウエル
２０２の電圧よりも充分高くなり、ｐＭＯＳトランジス
タ３１のしきい電圧｜Ｖｔｐ｜が通常０．２〜０．５Ｖ
程度の小さな値になる。[0012] Also, the voltage VI-|Vtp| of the n-type well
is sufficiently higher than the voltage of the n-type well 202 of the conventional rectifier circuit 20 shown in FIG.
It will be a small value.
【００１３】アノード電圧ＶＩとカソード電圧ＶＯとの
差がｐＭＯＳトランジスタ３１のしきい電圧｜Ｖｔｐ｜
以下になると、ｐＭＯＳトランジスタ３１がオフ状態に
なる。カソード電圧ＶＯとアノード電圧ＶＩとの差がｐ
ＭＯＳトランジスタ３２のしきい電圧｜Ｖｔｐ｜以下に
なると、この際、ｐＭＯＳトランジスタ３２は瞬間的に
オン状態となり、ｎ型ウエルの電圧がＶＯ近くまで上昇
する。そして、ｐＭＯＳトランジスタ３２のソースＳと
ドレインＤとの間の電圧がしきい電圧｜Ｖｔｐ｜以下に
なると、ｐＭＯＳトランジスタ３２がオフ状態となる。The difference between the anode voltage VI and the cathode voltage VO is the threshold voltage of the pMOS transistor 31 |Vtp|
Below that, the pMOS transistor 31 is turned off. The difference between cathode voltage VO and anode voltage VI is p
When the threshold voltage of the MOS transistor 32 falls below |Vtp|, the pMOS transistor 32 momentarily turns on, and the voltage of the n-type well rises to near VO. Then, when the voltage between the source S and drain D of the pMOS transistor 32 becomes equal to or less than the threshold voltage |Vtp|, the pMOS transistor 32 is turned off.
【００１４】この状態では、寄生ダイオード３４及び３
５の端子間電圧Ｖｐｎは通常０．２〜０．５Ｖ程度とな
り、すなわち０．７Ｖ以下となり、寄生ｐｎｐ型トラン
ジスタ３６及び３７がオフ状態となる。したがって、カ
ソードから接地側へのリーク電流を防止することができ
る。In this state, the parasitic diodes 34 and 3
The inter-terminal voltage Vpn of the transistor 5 is normally about 0.2 to 0.5V, that is, 0.7V or less, and the parasitic pnp transistors 36 and 37 are turned off. Therefore, leakage current from the cathode to the ground side can be prevented.
【００１５】本発明の第１態様では、例えば図２に示す
如く、第１ｐＭＯＳトランジスタ３１のソースＳ（３０
３）と第２ｐＭＯＳトランジスタ３２のソースＳ（３０
３）とが共通になっており、第１ｐＭＯＳトランジスタ
３１のドレインＤ（３０４）と第３ｐＭＯＳトランジス
タ３３のソースＳ（３０４）とが共通になっており、ｎ
型ウエル３０２内に第１ｎ＋型領域３０７が第２ｐＭＯ
Ｓトランジスタ３２のドレインＤ（３０５）と接して形
成され、かつ、ｎ型ウエル３０２内に第２ｎ＋型領域３
０８が第３ｐＭＯＳトランジスタ３３のドレインＤ（３
０６）と接して形成されて、第２ｐＭＯＳトランジスタ
３２のドレインＤ（３０６）と第３ｐＭＯＳトランジス
タ３３のドレインＤ（３０５）とがｎウエル３０２を介
し接続されており、構成が簡単になっている。In the first aspect of the present invention, as shown in FIG. 2, for example, the source S (30
3) and the source S (30
3) are common, and the drain D (304) of the first pMOS transistor 31 and the source S (304) of the third pMOS transistor 33 are common, and n
The first n+ type region 307 in the type well 302 is connected to the second pMO
A second n+ type region 3 is formed in contact with the drain D (305) of the S transistor 32 and within the n type well 302.
08 is the drain D (3
06), and the drain D (306) of the second pMOS transistor 32 and the drain D (305) of the third pMOS transistor 33 are connected via the n-well 302, simplifying the configuration.
【００１６】[0016]
【実施例】以下、図面に基づいて本発明の実施例を説明
する。Embodiments Hereinafter, embodiments of the present invention will be explained based on the drawings.
【００１７】図２は、図１に示す回路を実現するチップ
縦断面要部の構成を示す。FIG. 2 shows the configuration of a main part of a chip in longitudinal section that realizes the circuit shown in FIG.
【００１８】この整流回路３０は、ｐ型半導体基板３０
１の表面部にｎ型ウエル３０２が形成され、ｎ型ウエル
３０２内にｐ型拡散領域３０３〜３０６及びｎ＋型拡散
領域３０７、３０８が形成されて、ｐＭＯＳトランジス
タ３１の両側にｐＭＯＳトランジスタ３２、３３が構成
されている。ｐ型拡散領域３０３は、ｐＭＯＳトランジ
スタ３１及び３２のソースＳとされ、ｐ型拡散領域３０
４は、ｐＭＯＳトランジスタ３１のドレインＤ及びｐＭ
ＯＳトランジスタ３３のソースＳとされる。ｐ型拡散領
域３０５は、ｐＭＯＳトランジスタ３２のドレインＤと
され、ｐ型拡散領域３０６は、ｐＭＯＳトランジスタ３
３のドレインＤとされる。ｐＭＯＳトランジスタ３１〜
３３はそれぞれ、ドレインＤとゲートＧとが接続されて
いる。また、ｎ＋型拡散領域３０７は、ｐ型拡散領域３
０５に接して形成され、ｎ＋型拡散領域３０８は、ｐ型
拡散領域３０６に接して形成され、これにより、ｐＭＯ
Ｓトランジスタ３２のドレインＤとｐＭＯＳトランジス
タ３３のドレインＤとが、ｎ型ウエル３０２を介して接
続されている。整流回路３０のアノード及びカソードは
、ｐＭＯＳトランジスタ３１のソースＳ及びドレインＤ
となる。ｐ型半導体基板３０１は、接地されている。This rectifier circuit 30 has a p-type semiconductor substrate 30.
An n-type well 302 is formed on the surface of the pMOS transistor 31, p-type diffusion regions 303 to 306 and n+ type diffusion regions 307 and 308 are formed in the n-type well 302, and pMOS transistors 32 and 33 are formed on both sides of the pMOS transistor 31. is configured. The p-type diffusion region 303 serves as the source S of the pMOS transistors 31 and 32, and the p-type diffusion region 30
4 is the drain D of the pMOS transistor 31 and pM
It is used as the source S of the OS transistor 33. The p-type diffusion region 305 serves as the drain D of the pMOS transistor 32, and the p-type diffusion region 306 serves as the drain D of the pMOS transistor 32.
3 drain D. pMOS transistor 31~
33, the drain D and gate G are connected to each other. Further, the n+ type diffusion region 307 is the p type diffusion region 3
05, and the n+ type diffusion region 308 is formed in contact with the p type diffusion region 306, thereby making the pMO
The drain D of the S transistor 32 and the drain D of the PMOS transistor 33 are connected via an n-type well 302. The anode and cathode of the rectifier circuit 30 are connected to the source S and drain D of the pMOS transistor 31.
becomes. P-type semiconductor substrate 301 is grounded.
【００１９】この整流回路３０の回路は、寄生素子を考
慮すると、図３に示す如くなる。寄生ダイオード３４は
、ｐ型拡散領域３０３とｎ型ウエル３０２とにより構成
され、寄生ダイオード３５は、ｐ型拡散領域３０４とｎ
型ウエル３０２とにより構成され、寄生ｐｎｐ型トラン
ジスタ３６は、ｐ型拡散領域３０３とｎ型ウエル３０２
とｐ型半導体基板３０１とにより構成され、寄生ｐｎｐ
型トランジスタ３７は、ｐ型拡散領域３０４とｎ型ウエ
ル３０２とｐ型半導体基板３０１とにより構成される。The circuit of this rectifier circuit 30 is as shown in FIG. 3 when parasitic elements are considered. The parasitic diode 34 is composed of a p-type diffusion region 303 and an n-type well 302, and the parasitic diode 35 is composed of a p-type diffusion region 304 and an n-type well 302.
type well 302, and the parasitic pnp type transistor 36 includes a p type diffusion region 303 and an n type well 302.
and a p-type semiconductor substrate 301, and parasitic pnp
The p-type transistor 37 includes a p-type diffusion region 304, an n-type well 302, and a p-type semiconductor substrate 301.
【００２０】次に、上記の如く構成された整流回路３０
の動作を説明する。Next, the rectifier circuit 30 configured as described above
Explain the operation.
【００２１】アノード電圧ＶＩがカソード電圧ＶＯより
も高く、両者の差がｐＭＯＳトランジスタ３１のしきい
電圧｜Ｖｔｐ｜よりも大きくなると、ｐＭＯＳトランジ
スタ３１がオン状態となり、アノードからカソードへ電
流が流れる。これにより、ｎ型ウエル３０２の電圧は０
Ｖからアノード電圧ＶＩに向かって上昇する。また、ｐ
ＭＯＳトランジスタ３２も瞬間的にオン状態となり、ｎ
型ウエル３０２の電圧がさらに高くなる。そして、ｐＭ
ＯＳトランジスタ３２のソースＳとドレインＤとの間の
電圧がしきい電圧ＶＴ以下になると、ｐＭＯＳトランジ
スタ３２がオフ状態となる。When the anode voltage VI is higher than the cathode voltage VO and the difference between the two becomes larger than the threshold voltage |Vtp| of the pMOS transistor 31, the pMOS transistor 31 is turned on and current flows from the anode to the cathode. As a result, the voltage of the n-type well 302 becomes 0.
V to the anode voltage VI. Also, p
The MOS transistor 32 also momentarily turns on, and n
The voltage in the mold well 302 becomes even higher. And pM
When the voltage between the source S and drain D of the OS transistor 32 becomes lower than the threshold voltage VT, the pMOS transistor 32 is turned off.
【００２２】この状態では、寄生ダイオード３４及び３
５の端子間電圧Ｖｐｎは通常０．２〜０．５Ｖ程度とな
り、すなわち０．７Ｖ以下となり、寄生ｐｎｐ型トラン
ジスタ３６及び３７がオフ状態となる。したがって、ア
ノードから接地側へのリーク電流を防止することができ
る。In this state, the parasitic diodes 34 and 3
The inter-terminal voltage Vpn of the transistor 5 is normally about 0.2 to 0.5V, that is, 0.7V or less, and the parasitic pnp transistors 36 and 37 are turned off. Therefore, leakage current from the anode to the ground side can be prevented.
【００２３】また、ｎ型ウエル３０２の電圧ＶＩ−｜Ｖ
ｔｐ｜は、図９（Ｂ）に示す整流回路２０のｎ型ウエル
２０２の電圧よりも充分高くなり、ｐＭＯＳトランジス
タ３１のしきい電圧｜Ｖｔｐ｜が通常０．２〜０．５Ｖ
程度の小さな値になる。このため、整流回路３０を、図
４に示す周知のチャージポンプ回路の整流回路Ｄ１１〜
Ｄ１５として用いれば、整流回路Ｄ１１〜Ｄ１５の初期
入出力電圧特性は図５中のＡに示す如くなり、図９（Ａ
）に示す従来の整流回路１０を用いた場合よりも昇圧効
率が大幅に高くなる。[0023] Also, the voltage VI-|V of the n-type well 302
tp| becomes sufficiently higher than the voltage of the n-type well 202 of the rectifier circuit 20 shown in FIG.
It will be a small value. For this reason, the rectifier circuit 30 is replaced with the rectifier circuits D11 to D11 of the well-known charge pump circuit shown in FIG.
If used as D15, the initial input/output voltage characteristics of the rectifier circuits D11 to D15 will be as shown in A in FIG. 5, and as shown in FIG.
) The boosting efficiency is significantly higher than when using the conventional rectifier circuit 10 shown in FIG.
【００２４】アノード電圧ＶＩとカソード電圧ＶＯとの
差がｐＭＯＳトランジスタ３１のしきい電圧｜Ｖｔｐ｜
以下になると、ｐＭＯＳトランジスタ３１がオフ状態に
なる。カソード電圧ＶＯとアノード電圧ＶＩとの差がｐ
ＭＯＳトランジスタ３２のしきい電圧｜Ｖｔｐ｜以下に
なると、この際、ｐＭＯＳトランジスタ３２は瞬間的に
オン状態となり、ｎ型ウエル３０２の電圧がカソード電
圧ＶＯ近くまで上昇する。そして、ｐＭＯＳトランジス
タ３２のソースＳとドレインＤとの間の電圧がしきい電
圧｜Ｖｔｐ｜以下になると、ｐＭＯＳトランジスタ３２
がオフ状態となる。The difference between the anode voltage VI and the cathode voltage VO is the threshold voltage of the pMOS transistor 31 |Vtp|
Below that, the pMOS transistor 31 is turned off. The difference between cathode voltage VO and anode voltage VI is p
When the threshold voltage of the MOS transistor 32 becomes |Vtp| or lower, the pMOS transistor 32 momentarily turns on, and the voltage of the n-type well 302 rises to near the cathode voltage VO. Then, when the voltage between the source S and drain D of the pMOS transistor 32 becomes equal to or less than the threshold voltage |Vtp|, the pMOS transistor 32
is in the off state.
【００２５】この状態では、寄生ダイオード３４及び３
５の端子間電圧Ｖｐｎは通常０．２〜０．５Ｖ程度とな
り、すなわち０．７Ｖ以下となり、寄生ｐｎｐ型トラン
ジスタ３６及び３７がオフ状態となる。したがって、カ
ソードから接地側へのリーク電流を防止することができ
る。In this state, the parasitic diodes 34 and 3
The inter-terminal voltage Vpn of the transistor 5 is normally about 0.2 to 0.5V, that is, 0.7V or less, and the parasitic pnp transistors 36 and 37 are turned off. Therefore, leakage current from the cathode to the ground side can be prevented.
【００２６】図４中、Ｃ１１〜Ｃ１４はポンピングコン
デンサであり、Ｃ１５は負荷コンデンサであり、φはク
ロックであり、φｘはクロックφの反転クロックである
。In FIG. 4, C11 to C14 are pumping capacitors, C15 is a load capacitor, φ is a clock, and φx is an inverted clock of the clock φ.
【００２７】図６は、図４において、負荷コンデンサが
チャージアップされ、その電圧ＶＰＧが一定の電圧に安
定化した後の、整流回路Ｄ１５の入力電圧ＶＩ、出力電
圧ＶＰＰ及び図２に示すｎ型ウエル３０２の電圧ＶｎＷ
を示す。FIG. 6 shows the input voltage VI and output voltage VPP of the rectifier circuit D15 and the n-type voltage shown in FIG. 2 after the load capacitor in FIG. Voltage VnW of well 302
shows.
【００２８】図７（Ａ）は、整流回路３０を、Ｅ２ＰＲ
ＯＭ書込み用高電圧波形成形回路の整流回路Ｄ４１に適
用した例を示す。４１、４２はｎＭＯＳトランジスタで
あり、Ｃ４１、Ｃ４２はコンデンサである。ｎＭＯＳト
ランジスタのドレインに図４の回路の出力電圧ＶＰＧを
供給し、図８（Ｃ）に示すような変調クロックＣＬＫを
、コンデンサを介して整流回路Ｄ４１のアノードに供給
すると、ｎＭＯＳトランジスタ４２のソースＳから出力
されるＶＰＰは、図８（Ｂ）に示す如く立上がりが緩や
かになり、書込みの際にメモリセルがダメージを受ける
のを防止することができる。FIG. 7(A) shows the rectifier circuit 30 as shown in FIG.
An example of application to the rectifier circuit D41 of a high voltage waveform shaping circuit for OM writing will be shown. 41 and 42 are nMOS transistors, and C41 and C42 are capacitors. When the output voltage VPG of the circuit shown in FIG. 4 is supplied to the drain of the nMOS transistor and the modulation clock CLK as shown in FIG. VPP outputted from the memory cell has a gradual rise as shown in FIG. 8(B), and it is possible to prevent the memory cell from being damaged during writing.
【００２９】図８は、整流回路３０を周知のＥ２ＰＲＯ
Ｍ書込み用高電圧スイッチ回路の整流回路Ｄ５１に適用
した例を示す。図中、５１はｐＭＯＳトランジスタであ
り、５２〜５４はｎＭＯＳトランジスタであり、Ｃ５１
はＡＣ結合コンデンサである。書込みデータＤＴが高レ
ベルの時、図７（Ａ）の回路の出力ＶＰＰがｎＭＯＳト
ランジスタ５４、整流回路Ｄ５１を通ってビット線に供
給される。FIG. 8 shows the rectifier circuit 30 as a well-known E2PRO.
An example of application to the rectifier circuit D51 of the high voltage switch circuit for M writing will be shown. In the figure, 51 is a pMOS transistor, 52 to 54 are nMOS transistors, and C51
is an AC coupling capacitor. When the write data DT is at a high level, the output VPP of the circuit shown in FIG. 7A is supplied to the bit line through the nMOS transistor 54 and the rectifier circuit D51.
【００３０】[0030]
【発明の効果】以上説明した如く、本発明に係る整流回
路によれば、アノードとカソードのいずれの電圧が他方
よりも高くなっても、第２及び第３のｐＭＯＳトランジ
スタによりｎウエルが適当に自己バイアスされるので、
しきい電圧を低くすることができ、かつ、高電圧印加に
よる半導体基基材側へのリーク電流を防止することがで
きるという優れた効果を奏し、チャージポンプ回路等の
高電圧回路の性能向上に寄与するところが大きい。As explained above, according to the rectifier circuit according to the present invention, even if the voltage of either the anode or the cathode becomes higher than the other, the n-well can be properly adjusted by the second and third pMOS transistors. Because we are self-biased,
It has the excellent effect of lowering the threshold voltage and preventing leakage current to the semiconductor substrate side due to high voltage application, and is useful for improving the performance of high voltage circuits such as charge pump circuits. There is a lot to contribute.
【図１】本発明の原理構成を示す整流回路の回路図であ
る。FIG. 1 is a circuit diagram of a rectifier circuit showing the principle configuration of the present invention.
【図２】本発明の一実施例の整流回路縦断面要部構成図
である。FIG. 2 is a vertical cross-sectional main part configuration diagram of a rectifier circuit according to an embodiment of the present invention.
【図３】寄生素子を考慮した図２の構成の回路図である
。FIG. 3 is a circuit diagram of the configuration of FIG. 2 in consideration of parasitic elements.
【図４】整流回路３０が適用されたチャージポンプ回路
図である。FIG. 4 is a charge pump circuit diagram to which a rectifier circuit 30 is applied.
【図５】図４に示す整流回路の初期入出力電圧特性図で
ある。FIG. 5 is an initial input/output voltage characteristic diagram of the rectifier circuit shown in FIG. 4;
【図６】図４に示す整流回路Ｄ１５の、出力電圧ＶＰＧ
安定化後の入力電圧ＶＩ及びｎウエル電圧ＶｎＷの波形
図である。[FIG. 6] Output voltage VPG of rectifier circuit D15 shown in FIG.
FIG. 3 is a waveform diagram of input voltage VI and n-well voltage VnW after stabilization.
【図７】整流回路３０が適用されたＥ２ＰＲＯＭ書込み
用高電圧波形成形回路及びその入出力信号波形を示す図
である。FIG. 7 is a diagram showing a high voltage waveform shaping circuit for E2PROM writing to which the rectifier circuit 30 is applied and its input/output signal waveforms.
【図８】整流回路３０が適用されたＥ２ＰＲＯＭ書込み
用高電圧スイッチ回路図である。FIG. 8 is a circuit diagram of a high voltage switch for E2PROM writing to which the rectifier circuit 30 is applied.
【図９】ＭＯＳトランジスタを用いた従来の整流回路を
示す図である。FIG. 9 is a diagram showing a conventional rectifier circuit using MOS transistors.
１０、２０、３０、Ｄ１１〜Ｄ１５、Ｄ５１、Ｄ４１
整流回路
１０１、２０１、３０１ ｐ型半導体基板１０２、１
０３ ｎ型拡散領域
２０２、３０２ ｎ型ウエル
２０３、２０４、３０３〜３０６ ｐ型拡散領域２１
、３１〜３３、５１ ｐＭＯＳトランジスタ２２、２
３、３４、３５ 寄生ダイオード２４、２５、３６、
３７ 寄生ｐｎｐ型トランジスタ３０７、３０８
ｎ＋型拡散領域
５２〜５４、４１、４２ ｎＭＯＳトランジスタＣ１
１〜Ｃ１４ ポンピングコンデンサＣ１５ 負荷コ
ンデンサ
Ｃ５１ ＡＣ結合コンデンサ
Ｃ４１、Ｃ４２ コンデンサ10, 20, 30, D11-D15, D51, D41
Rectifier circuits 101, 201, 301 p-type semiconductor substrates 102, 1
03 N-type diffusion region 202, 302 N-type well 203, 204, 303-306 P-type diffusion region 21
, 31-33, 51 pMOS transistors 22, 2
3, 34, 35 parasitic diode 24, 25, 36,
37 Parasitic pnp transistors 307, 308
n+ type diffusion regions 52 to 54, 41, 42 nMOS transistor C1
1 to C14 Pumping capacitor C15 Load capacitor C51 AC coupling capacitor C41, C42 Capacitor
Claims (2)
ｎ型ウエル（３０２）が形成され、ソース（Ｓ）がアノ
ードとされ、ドレイン（Ｄ）がカソードとされ、該ドレ
インとゲート（Ｇ）とが接続され、該ｎ型ウエル内に該
ソース及び該ドレインが形成された第１ｐＭＯＳトラン
ジスタ（３１）と、ドレイン（Ｓ）とゲート（Ｇ）とが
接続され、ソース（Ｓ）が該第１ｐＭＯＳトランジスタ
のソースに接続され、該ｎ型ウエル内に該ソース及び該
ドレインが形成された第２ｐＭＯＳトランジスタ（３２
）と、ドレイン（Ｄ）とゲート（Ｇ）とが接続され、ソ
ース（Ｓ）が該第１ｐＭＯＳトランジスタのドレインに
接続され、ドレインが該第２ｐＭＯＳトランジスタのド
レインに接続され、該ｎ型ウエル内に該ソース及び該ド
レインが形成された第３ｐＭＯＳトランジスタ（３３）
と、を有することを特徴とする整流回路。1. An n-type well (302) is formed on the surface of a p-type semiconductor substrate (301), the source (S) is used as an anode, the drain (D) is used as a cathode, and the drain and gate ( A first pMOS transistor (31) has the source and the drain formed in the n-type well, and the drain (S) and gate (G) are connected, and the source (S) is connected to the first pMOS transistor (31). A second pMOS transistor (32
), the drain (D) and gate (G) are connected, the source (S) is connected to the drain of the first pMOS transistor, the drain is connected to the drain of the second pMOS transistor, and a third pMOS transistor (33) in which the source and the drain are formed;
A rectifier circuit characterized by having the following.
）のソース（３０３）と前記第２ｐＭＯＳトランジスタ
（３２）のソース（３０３）とが共通になっており、前
記第１ｐＭＯＳトランジスタのドレイン（３０４）と前
記第３ｐＭＯＳトランジスタ（３３）のソース（３０４
）とが共通になっており、前記ｎ型ウエル（３０２）内
に第１ｎ＋型領域（３０７）が該第２ｐＭＯＳトランジ
スタのドレイン（３０５）と接して形成され、かつ、該
ｎ型ウエル内に第２ｎ＋型領域（３０８）が該第３ｐＭ
ＯＳトランジスタのドレイン（３０６）と接して形成さ
れて、該第２ｐＭＯＳトランジスタのドレインと該第３
ｐＭＯＳトランジスタのドレインとが該ｎウエルを介し
接続されていることを特徴とする請求項１記載の整流回
路。2. The first pMOS transistor (31
) and the source (303) of the second pMOS transistor (32) are common, and the drain (304) of the first pMOS transistor and the source (304) of the third pMOS transistor (33) are common.
), a first n+ type region (307) is formed in the n-type well (302) in contact with the drain (305) of the second pMOS transistor, and a first n+ type region (307) is formed in the n-type well (302) in contact with the drain (305) of the second pMOS transistor The 2n+ type region (308) is the third pM
is formed in contact with the drain (306) of the OS transistor, and connects the drain of the second pMOS transistor and the third pMOS transistor.
2. The rectifier circuit according to claim 1, wherein the drain of the PMOS transistor is connected through the n-well.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11496791A JPH04343260A (en) | 1991-05-20 | 1991-05-20 | Rectifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11496791A JPH04343260A (en) | 1991-05-20 | 1991-05-20 | Rectifying circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343260A true JPH04343260A (en) | 1992-11-30 |
Family
ID=14651067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11496791A Withdrawn JPH04343260A (en) | 1991-05-20 | 1991-05-20 | Rectifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343260A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047274A1 (en) * | 2002-11-18 | 2004-06-03 | Renesas Technology Corp. | Booster circuit |
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| US9048308B2 (en) | 2007-09-26 | 2015-06-02 | Stmicroelectronics International N.V. | Regenerative building block and diode bridge rectifier and methods |
-
1991
- 1991-05-20 JP JP11496791A patent/JPH04343260A/en not_active Withdrawn
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