JPH04341016A - Discrete cosine transform device - Google Patents
Discrete cosine transform deviceInfo
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- JPH04341016A JPH04341016A JP3113240A JP11324091A JPH04341016A JP H04341016 A JPH04341016 A JP H04341016A JP 3113240 A JP3113240 A JP 3113240A JP 11324091 A JP11324091 A JP 11324091A JP H04341016 A JPH04341016 A JP H04341016A
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Landscapes
- Complex Calculations (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
【0001】0001
【技術分野】本発明は、入力されるデ―タ列に離散コサ
イン変換処理を施して離散コサイン変換デ―タを生成す
る変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transform device that performs discrete cosine transform processing on an input data string to generate discrete cosine transform data.
【0002】0002
【背景技術】画像信号等のように相関性の強いアナログ
信号を標本化してディジタル信号に変換し、伝送するこ
とは広く知られている。この伝送の際、画像デ―タを符
号化すると共にデ―タ圧縮して伝送効率を上げる方法が
行なわれる。特に近年は、この符号化において、直交変
換を行なって離散デ―タを生成することが行なわれてい
る。画像信号は、信号電力の大部分が低周波領域に集中
しており、そのため低周波成分への電力集中度の高い直
交変換が望ましい。特に周波数領域への直交変換として
フ―リエ変換が広く知られているが、フ―リエ変換は複
素数演算を含み複雑な構成になることから、他の直交変
換が用いられるようになってきた。その中で離散コサイ
ン変換(以下、DCTと略称する)は、専用LSI等の
ハ―ドウェアを実現する可能性が高いこと、さらに変換
効率が優れていることから最近広く用いられてきている
。BACKGROUND ART It is widely known that highly correlated analog signals such as image signals are sampled, converted into digital signals, and transmitted. During this transmission, a method is used in which the image data is encoded and the data is compressed to improve transmission efficiency. Particularly in recent years, in this encoding, orthogonal transformation has been performed to generate discrete data. Most of the signal power of an image signal is concentrated in a low frequency region, and therefore orthogonal transformation with a high degree of power concentration in low frequency components is desirable. In particular, Fourier transform is widely known as an orthogonal transform to the frequency domain, but since Fourier transform involves complex number operations and has a complicated structure, other orthogonal transforms have come to be used. Among them, discrete cosine transform (hereinafter abbreviated as DCT) has recently been widely used because it has a high possibility of being implemented in hardware such as a dedicated LSI and has excellent conversion efficiency.
【0003】従来のDCTの専用LSIは、用いるアル
ゴリズムによって2つのタイプに分類することができる
。その第1はDCTの変換式をそのまま実現したLSI
であり、第2は高速アルゴリズムを採用したLSIであ
る。ところが、第1のLSIは回路規模が大きくなり、
LSIのチップ面積も大きくせざるを得ないという問題
があった。他方、高速アルゴリズムLSIは回路規模を
小さくできる反面、設計が面倒であり、開発に多大な時
間を要するという問題があった。Conventional DCT dedicated LSIs can be classified into two types depending on the algorithm used. The first is an LSI that directly implements the DCT conversion formula.
The second is an LSI that employs a high-speed algorithm. However, the first LSI had a larger circuit scale,
There was a problem in that the chip area of the LSI had to be increased as well. On the other hand, although high-speed algorithm LSIs can reduce the circuit scale, they have the problem of being complicated to design and requiring a large amount of time to develop.
【0004】0004
【発明の目的】そこで、本発明の目的は、高速アルゴリ
ズムを採用することなく、回路規模を小さくできるDC
Tの専用LSIすなわち離散コサイン変換装置を提供す
ることにある。[Object of the Invention] Therefore, an object of the present invention is to provide a DC
The purpose of the present invention is to provide a dedicated LSI of T, that is, a discrete cosine transform device.
【0005】[0005]
【発明の構成】本発明による離散コサイン変換装置は、
アナログ情報信号を標本化して所定桁ビットのディジタ
ルデ―タ列に変換し、各桁ビットのデ―タ列を8デ―タ
列毎に区分してこれを
D0 ,D1 ,D2 ,D3 ,D4 ,D5 ,D
6 ,D7としたとき、[Structure of the Invention] A discrete cosine transform device according to the present invention comprises:
The analog information signal is sampled and converted into a digital data string of predetermined digit bits, and the data string of each digit bit is divided into eight data strings and divided into D0, D1, D2, D3, D4. ,D5 ,D
6, when D7,
【0006】[0006]
【数3】[Math 3]
【0007】なる離散コサイン変換処理の演算を施して
、
X0 ,X1 ,X2 ,X3 ,X4 ,X5 ,X
6 ,X7なる離散コサイン変換デ―タを生成する変換
装置であって、
〔D〕T =〔D0 ,D1 ,D2 ,D3 ,D
4 ,D5 ,D6 ,D7 〕とし、〔X〕T =
〔X0 ,X1 ,X2 ,X3 ,X4 ,X5,X
6 ,X7 〕としたとき、By performing the discrete cosine transformation processing, X0 , X1 , X2 , X3 , X4 , X5 ,
6, X7, where [D]T = [D0, D1, D2, D3, D
4 , D5 , D6 , D7 ], [X] T =
[X0,X1,X2,X3,X4,X5,X
6,X7],
【0008】[0008]
【数5】[Math 5]
【0009】を得る第1手段と、A first means for obtaining
【0010】0010
【数6】[Math 6]
【0011】を得る第2手段とを備えた構成となってい
る。The configuration includes a second means for obtaining ##EQU1##.
【0012】0012
【発明の作用】本発明による離散コサイン変換装置にお
いては、入力される一連のデ―タ列を8デ―タ列毎に区
分してデ―タブロックを形成し、クロック信号に従って
デ―タブロック内の8デ―タ列をデ―タ列単位で組み合
わせて、互いに加算及び減算の演算処理を所定回数行な
って合成デ―タ列を生成し、レジスタに記憶された離散
コサイン変換の係数デ―タを、この合成デ―タ列に順次
乗じつつ累積加算して、8つの累積デ―タ列を生成し、
この8つの累積デ―タ列を所定の順序で出力して離散コ
サイン変換デ―タとする。In the discrete cosine transform device according to the present invention, a series of input data strings is divided into eight data strings to form data blocks, and the data blocks are divided according to a clock signal. The 8 data strings are combined in data string units, and arithmetic operations of addition and subtraction are performed on each other a predetermined number of times to generate a composite data string, and the coefficient data of the discrete cosine transform stored in the register is generated. This composite data string is sequentially multiplied and cumulatively added to generate eight cumulative data strings.
These eight cumulative data strings are output in a predetermined order to become discrete cosine transformed data.
【0013】[0013]
【実施例】以下、本発明の実施例を詳細に説明する。D
CTの定義を数式で表わすと数式1のようになる。EXAMPLES Examples of the present invention will be described in detail below. D
The definition of CT can be expressed as formula 1.
【0014】[0014]
【数1】[Math 1]
【0015】この数式で、Di は一連の入力デ―タ列
であり、Xj はDCT変換デ―タ列、Nは1回の変換
処理演算で変換するデ―タ数である。又、この数式を行
列で表わすと、〔X〕=〔U〕〔D〕となる。この〔U
〕はDCT変換の変換行列であり、数式1においてN=
8としデ―タ数8のDCT演算を行なうとすると、〔U
〕は数式2に示すような8次の正方行列となる。In this formula, Di is a series of input data strings, Xj is a DCT converted data string, and N is the number of data to be converted in one conversion processing operation. Moreover, when this formula is expressed as a matrix, it becomes [X]=[U][D]. This [U
] is the transformation matrix of DCT transformation, and in Equation 1, N=
8 and perform a DCT operation with 8 data, [U
] becomes an 8th order square matrix as shown in Equation 2.
【0016】[0016]
【数2】[Math 2]
【0017】数式2を用いると、N=8の場合の数式1
は数式3で表わせる。Using formula 2, formula 1 for N=8
can be expressed by formula 3.
【0018】[0018]
【数3】[Math 3]
【0019】変換行列〔U〕の要素の対称性を利用し、
さらに、転置行列を用いて数式3を表わせば数式4とな
る。Utilizing the symmetry of the elements of the transformation matrix [U],
Furthermore, if Equation 3 is expressed using a transposed matrix, Equation 4 is obtained.
【0020】[0020]
【数4】[Math 4]
【0021】数式4に示すように、変換行列は0,1,
−1の要素をもつ加算及び減算の行列と、係数デ―タU
ji(j,i=0,1,…,7)の合計24個の要素を
もつ乗算の行列に分割することができる。従って、デ―
タ数8のDCT演算を実現する回路は、加算及び減算の
演算処理ブロックと、2個の乗算器を用いて12回の乗
算を行なう演算処理ブロックとで構成することができる
。As shown in Equation 4, the transformation matrix is 0, 1,
Addition and subtraction matrices with -1 elements and coefficient data U
It can be divided into a multiplication matrix with a total of 24 elements, ji (j, i=0, 1, . . . , 7). Therefore, day
A circuit that realizes a DCT operation with 8 data can be constructed of an operation processing block for addition and subtraction, and an operation processing block that performs 12 multiplications using two multipliers.
【0022】図1及び図2は、デ―タ数8のDCT演算
を実現する回路のブロック図である。この回路ブロック
に入力される画像デ―タは通常8ビット又は16ビット
等、複数ビットのデ―タ列となっていて、図1及び図2
に示す回路ブロックがそのビット数分だけ並列に存在す
る。ただ、ここでは便宜上、入力されるデ―タを1ビッ
トとして説明する。FIGS. 1 and 2 are block diagrams of a circuit for realizing DCT operation with eight data points. The image data input to this circuit block is usually a data string of multiple bits, such as 8 bits or 16 bits, and is shown in Figures 1 and 2.
As many circuit blocks as the number of bits exist in parallel. However, for convenience's sake, the input data will be explained as one bit.
【0023】図1において、シリアル/パラレル変換器
1は、入力されるシリアルデ―タ〔D〕=〔D0 ,D
1 ,……,D7 〕をクロック信号CK1に従ってパ
ラレルデ―タに変換する。すなわち、このシリアル/パ
ラレル変換器1は、入力されるシリアルデ―タを8デ―
タ列毎に区分して8個のパラレルデ―タを形成する。シ
フトレジスタ2及び3は、シリアル/パラレル変換器1
から供給されるパラレルデ―タをロ―ド信号LOADに
よって取り込み、クロック信号CK2に従ってシフトし
つつ、夫々パラレルデ―タb0 ,……b3 及びb4
,……b7 を生成する。又、シフトレジスタ2及び
3において、ビットb0 及びb7 はシリアル入力端
子に供給されている。符号反転器4ないし7は例えばX
ORゲ―ト等で構成され、反転信号S0 がハイレベル
のときシフトレジスタ2及び3から供給されるデ―タを
反転し、ロ―レベルのときは反転せずに中継する。加算
器8ないし11は、供給される2つのデ―タを加算する
。符号反転器12及び13は、反転信号S1 及びS2
がハイレベルのとき加算器8及び9から供給される加
算デ―タを反転し、ロ―レベルのときは反転せずに中継
する。ANDゲ―ト14及び15は、ストロ―ブ信号G
がハイレベルのとき加算器14及び15から供給される
加算デ―タを中継し、ロ―レベルのときは出力値を0に
する。加算器16は、符号反転器12及びANDゲ―ト
14から夫々供給されるデ―タc0 及びc2を加算し
て加算デ―タd0 を生成する。加算器17は、符号反
転器13及びANDゲ―ト15から夫々供給されるデ―
タc1 及びc3 を加算して加算デ―タd1 を生成
する。すなわち、シフトレジスタ2及び3から加算器1
6及び17までの回路ブロックは、クロック信号に従っ
て8デ―タ列をデ―タ列単位で組み合わせて、互いに加
算及び減算の演算を行ないIn FIG. 1, the serial/parallel converter 1 receives input serial data [D]=[D0,D
1, . . . , D7] into parallel data according to the clock signal CK1. That is, this serial/parallel converter 1 converts input serial data into 8 data
Eight pieces of parallel data are formed by dividing each row of data. Shift registers 2 and 3 are serial/parallel converter 1
The parallel data supplied from the terminals are fetched by the load signal LOAD, and while being shifted according to the clock signal CK2, the parallel data b0,...b3 and b4 are respectively input.
,...b7 is generated. Further, in shift registers 2 and 3, bits b0 and b7 are supplied to serial input terminals. The sign inverters 4 to 7 are, for example,
It is composed of an OR gate, etc., and inverts the data supplied from shift registers 2 and 3 when the inversion signal S0 is at a high level, and relays the data without inverting when it is at a low level. Adders 8 to 11 add the two supplied data. Sign inverters 12 and 13 output inverted signals S1 and S2
When is at high level, the added data supplied from adders 8 and 9 is inverted, and when is at low level, it is relayed without being inverted. AND gates 14 and 15 receive strobe signal G.
When is at a high level, the addition data supplied from adders 14 and 15 is relayed, and when it is at a low level, the output value is set to 0. The adder 16 adds data c0 and c2 supplied from the sign inverter 12 and the AND gate 14, respectively, to generate added data d0. The adder 17 receives data supplied from the sign inverter 13 and the AND gate 15, respectively.
The data c1 and c3 are added to generate added data d1. That is, from shift registers 2 and 3 to adder 1
Circuit blocks 6 and 17 combine the 8 data strings in units of data strings according to the clock signal and perform addition and subtraction operations on each other.
【0024】[0024]
【数5】[Math 5]
【0025】を得る第1手段である。図2において、乗
算器18は、加算デ―タd0 と係数レジスタ20に予
め記憶されているDCT変換の12の係数デ―タe0
とをクロック信号CK2に従って順次乗算して第1積デ
―タを生成する。乗算器19は、加算デ―タd1 と係
数レジスタ21に予め記憶されているDCT変換の12
の係数デ―タe1 とをクロック信号CK2に従って順
次乗算して第2積デ―タを生成する。累積加算器22及
び23は、乗算器18及び19から夫々供給される積デ
―タを順次累積加算して累積デ―タg0及びg1 を生
成する。
シフトレジスタ24及び25は、累積デ―タg0 及び
g1 をクロック信号CK3に従ってパラレルデ―タh
0 ,……,h3及びh4 ,……,h7 に変換する
。すなわち、乗算器18及び19からシフトレジスタ2
4及び25までの回路ブロックは、第1手段から得られ
る〔P〕に演算を施して、This is the first means to obtain the following. In FIG. 2, the multiplier 18 uses addition data d0 and 12 coefficient data e0 of DCT transformation stored in advance in the coefficient register 20.
and are sequentially multiplied according to the clock signal CK2 to generate first product data. The multiplier 19 uses the addition data d1 and the DCT transform 12 stored in advance in the coefficient register 21.
The second product data is generated by sequentially multiplying the coefficient data e1 by the coefficient data e1 according to the clock signal CK2. The cumulative adders 22 and 23 sequentially cumulatively add the product data supplied from the multipliers 18 and 19, respectively, to generate cumulative data g0 and g1. Shift registers 24 and 25 convert cumulative data g0 and g1 into parallel data h according to clock signal CK3.
0,...,h3 and h4,...,h7. That is, from multipliers 18 and 19 to shift register 2
The circuit blocks up to 4 and 25 perform calculations on [P] obtained from the first means,
【0026】[0026]
【数6】[Math 6]
【0027】なる〔X〕T の所定要素の順序を〔X0
,X2 ,X1 ,X3 ,X4 ,X6 ,X5
,X7 〕の様に入れ替えて、〔h0 ,h1 ,h2
,h3 ,h4 ,h5 ,h6 ,h7 〕を得る
第2手段である。パラレル/シリアル変換器26は、パ
ラレルデ―タh0 ,……,h3 及びh4,……,h
7 をシリアルデ―タ〔X〕に変換する。
又、図1のタイミングジェネレ―タ27は、各クロック
信号をはじめ、ロ―ド信号、反転信号、ストロ―ブ信号
を生成する。The order of the predetermined elements of [X]T becomes [X0
,X2 ,X1 ,X3 ,X4 ,X6 ,X5
,X7], [h0 , h1 , h2
, h3, h4, h5, h6, h7]. The parallel/serial converter 26 converts parallel data h0,...,h3 and h4,...,h
Convert 7 to serial data [X]. Further, the timing generator 27 in FIG. 1 generates each clock signal, a load signal, an inverted signal, and a strobe signal.
【0028】次に図1及び図2の動作について、図3に
示すタイミングジェネレ―タ27からのクロック信号そ
の他のタイミング信号に基づいて説明する。シリアル/
パラレル変換器1に8個のシリアルデ―タD0 ,D1
,……,D7 が供給されると、図3(a)のクロッ
ク信号CK1に従って順次a0 =D0 ,a1 =D
1 ,……がシフトレジスタ2及び3のパラレル入力端
子に供給される。この入力デ―タが8個すなわちD0
からD7 まで揃ったとき、図3(b)に示すロ―ド信
号LOADがロ―レベルとなり、そのロ―レベルの区間
において図3(c)に示す最初のクロック信号CK2に
よってシフトレジスタ2及び3内に取り込まれる。同時
にシフトレジスタ2及び3から図3のT1 の期間、b
0 =D0 ,b1 =D1 ,b2 =D3 ,b3
=D2 及びb4 =D5 ,b5 =D4 ,b6
=D6 ,b7 =D7の夫々4ビットのパラレルデ
―タが2チャンネル出力される。次のT2 の期間にお
いては、シフトレジスタ2のb0 及びシフトレジスタ
3のb7がシリアル入力されるので、シフトされた4ビ
ットのデ―タ、b0 =D1 ,b1 =D3 ,b2
=D2 ,b3 =D0 及びb4 =D7 ,b5
=D5 ,b6 =D4 ,b7 =D6が出力され
る。Next, the operations in FIGS. 1 and 2 will be explained based on the clock signal from the timing generator 27 shown in FIG. 3 and other timing signals. serial/
8 serial data D0, D1 to parallel converter 1
,...,D7 are supplied, a0 = D0 , a1 = D
1, . . . are supplied to the parallel input terminals of shift registers 2 and 3. This input data is 8 pieces, that is, D0
to D7, the load signal LOAD shown in FIG. 3(b) becomes low level, and during the low level period, shift registers 2 and 3 are activated by the first clock signal CK2 shown in FIG. 3(c). taken within. At the same time, from shift registers 2 and 3, period T1 in FIG. 3, b
0 = D0, b1 = D1, b2 = D3, b3
=D2 and b4 =D5,b5 =D4,b6
4-bit parallel data of =D6 and b7 =D7 are outputted in two channels. In the next period T2, b0 of shift register 2 and b7 of shift register 3 are serially input, so the shifted 4-bit data, b0 = D1, b1 = D3, b2
=D2, b3 =D0 and b4 =D7, b5
=D5, b6 =D4, b7 =D6 are output.
【0029】以後、T3 ないしT12の各期間におい
て、クロック信号CK2に応じて順次シフトされたデ―
タが出力される。このT1 からT12の期間Tがシフ
トの1周期となり、クロック信号CK1の8個分の期間
に相当する。従って、T1 からT12の期間が終了す
ると、その間にシリアル/パラレル変換器1に入力され
た8個のシリアルデ―タD8 ないしD15が、新たに
シフトレジスタ2及び3内に取り込まれる。すなわち、
クロック信号CK2はクロック信号CK1の1.5倍の
周波数となっている。Thereafter, in each period from T3 to T12, the data shifted sequentially in accordance with the clock signal CK2 is
data is output. The period T from T1 to T12 is one cycle of the shift, and corresponds to eight periods of the clock signal CK1. Therefore, when the period from T1 to T12 ends, the eight serial data D8 to D15 inputted to the serial/parallel converter 1 during that period are newly taken into the shift registers 2 and 3. That is,
Clock signal CK2 has a frequency 1.5 times that of clock signal CK1.
【0030】T1 の期間において、加算器8の一方の
入力にはb0 =D0 が、他方の入力には符号反転器
7の出力が供給される。この期間は図3(d)に示すよ
うに反転信号S0 はロ―レベルであり、符号反転器7
からはb7 =D7 が反転されずに出力されるので、
加算器8からは加算デ―タD0 +D7 が符号反転器
12に供給される。又、この期間は図3(e)及び(f
)に示すように反転信号S1 及びS2 もロ―レベル
であるので、符号反転器12からは、出力c0 =D0
+D7 が加算器16の一方の入力に供給される。加
算器10の一方の入力にはb2 =D3 が、他方の入
力には符号反転器6の出力b5 =D4 が供給される
。よって、加算器10からは加算デ―タD3 +D4
がANDゲ―ト14に供給される。この期間は図3(g
)に示すように、ストロ―ブ信号Gはハイレベルとなっ
ているので、ANDゲ―ト14からは、出力c2 =D
3 +D4 が加算器16の他方の入力に供給される。
従って、加算器16からは次式で示す加算デ―タd0
が出力される。During the period T1, b0 = D0 is supplied to one input of the adder 8, and the output of the sign inverter 7 is supplied to the other input. During this period, as shown in FIG. 3(d), the inverted signal S0 is at a low level, and the sign inverter 7
Since b7 = D7 is output without being inverted,
Addition data D0 +D7 is supplied from the adder 8 to the sign inverter 12. Also, during this period, Fig. 3(e) and (f)
), since the inverted signals S1 and S2 are also at low level, the sign inverter 12 outputs c0 = D0.
+D7 is applied to one input of adder 16. One input of the adder 10 is supplied with b2 = D3, and the other input is supplied with the output b5 = D4 of the sign inverter 6. Therefore, from the adder 10, the addition data D3 + D4
is supplied to the AND gate 14. This period is shown in Figure 3 (g
), since the strobe signal G is at a high level, the output from the AND gate 14 is c2 = D.
3 +D4 is provided to the other input of adder 16. Therefore, the adder 16 outputs the addition data d0 expressed by the following equation.
is output.
【0031】d0 =D0 +D3 +D4 +D7同
様に、加算器17からは次式で示す加算デ―タd1 が
出力される。
d1 =D1 +D2 +D5 +D6図2において、
このd0 は乗算器18の一方の入力に供給され、他方
の入力には係数レジスタ20から係数デ―タU00が供
給されて乗算がなされる。よって、乗算器18からは、
次式で示す積デ―タが出力される。d0 =D0 +D3 +D4 +D7 Similarly, the adder 17 outputs addition data d1 expressed by the following equation. d1 = D1 + D2 + D5 + D6 In Figure 2,
This d0 is supplied to one input of the multiplier 18, and the coefficient data U00 from the coefficient register 20 is supplied to the other input for multiplication. Therefore, from the multiplier 18,
Product data expressed by the following equation is output.
【0032】
U00d0 =U00D0 +U00D3 +U00D
4 +U00D7同様に、d1 は乗算器19の一方の
入力に供給され、他方の入力には係数レジスタ21から
係数デ―タU41が供給されて乗算がなされる。よって
、乗算器18からは、次式で示す積デ―タが出力される
。
U41d1 =U41D1 +U41D2 +U41D
5 +U41D6これらの積デ―タU00d0 及びU
41d1 は、累積加算器22及び23に供給され累積
加算がなされるが、このT1 期間以前の積デ―タがゼ
ロであるので、累積デ―タg0 及びg1 は次式で示
すようになる。[0032] U00d0 =U00D0 +U00D3 +U00D
4 +U00D7 Similarly, d1 is supplied to one input of the multiplier 19, and the coefficient data U41 from the coefficient register 21 is supplied to the other input to perform multiplication. Therefore, the multiplier 18 outputs product data expressed by the following equation. U41d1 =U41D1 +U41D2 +U41D
5 +U41D6 These product data U00d0 and U
41d1 is supplied to the cumulative adders 22 and 23 and cumulatively added. Since the product data before the T1 period is zero, the cumulative data g0 and g1 are as shown in the following equation.
【0033】
g0 =U00d0 =U00D0 +U00D3
+U00D4 +U00D7 g1 =U41d
1 =U41D1 +U41D2 +U41D5 +U
41D6 次に、T2 の期間においては、クロック信
号CK2によってシフトされた4ビットの2チャンネル
のデ―タ、b0 =D1 ,b1 =D3 ,b2 =
D2 ,b3 =D0 及びb4 =D7 ,b5 =
D5 ,b6 =D4 ,b7 =D6がT1 期間と
同様の演算処理がなされて、加算器16及び17から次
式で示す2チャンネルの加算デ―タd0 及びd1 が
乗算器18及び19に供給される。[0033] g0 =U00d0 =U00D0 +U00D3
+U00D4 +U00D7 g1 =U41d
1 =U41D1 +U41D2 +U41D5 +U
41D6 Next, during the period T2, the 4-bit 2-channel data shifted by the clock signal CK2, b0 = D1, b1 = D3, b2 =
D2, b3 = D0 and b4 = D7, b5 =
D5, b6 = D4, b7 = D6 are subjected to the same arithmetic processing as in the T1 period, and adders 16 and 17 supply two channels of addition data d0 and d1 shown by the following equations to multipliers 18 and 19. Ru.
【0034】d0 =D1 +D2 +D5 +D6d
1 =D0 +D3 +D4 +D7乗算器18及び1
9において係数デ―タU01及びU40と乗算がなされ
て、次式に示す積デ―タが累積加算器22及び23に供
給される。
U01d0 =U01D1 +U01D2 +U01D
5 +U01D6U40d1 =U40D0 +U40
D3 +U40D4 +U40D7従って、累積加算器
22及び23からの累積デ―タg0 及びg1 は、T
1 期間のデ―タと累積加算されて次式に示すようにな
る。[0034]d0 =D1 +D2 +D5 +D6d
1 =D0 +D3 +D4 +D7 Multipliers 18 and 1
9, multiplication is performed with coefficient data U01 and U40, and product data shown in the following equation is supplied to cumulative adders 22 and 23. U01d0 =U01D1 +U01D2 +U01D
5 +U01D6U40d1 =U40D0 +U40
D3 +U40D4 +U40D7 Therefore, the cumulative data g0 and g1 from the cumulative adders 22 and 23 are T
It is cumulatively added to the data for one period and becomes as shown in the following formula.
【0035】g0 =U00d0 +U01d0 =U
00D0 +U01D1 +U01D2 +U00D3
+U00D4 +U01D5 +U01D6+U00
D7 ……(5)
g1 =U41d1 +U40d1 =U40D0 +
U41D1 +U41D2 +U40D3 +U40D
4 +U41D5 +U41D6 +U40D7 ……
(6)
又、このT2 期間において、図3(h)に示すクロッ
ク信号CK3の立ち上りによって、この累積デ―タg0
及びg1 がシフトレジスタ24及び25に取り込ま
れる。[0035]g0 =U00d0 +U01d0 =U
00D0 +U01D1 +U01D2 +U00D3
+U00D4 +U01D5 +U01D6+U00
D7...(5) g1 =U41d1 +U40d1 =U40D0 +
U41D1 +U41D2 +U40D3 +U40D
4 +U41D5 +U41D6 +U40D7...
(6) Also, during this T2 period, this accumulated data g0 is
and g1 are taken into shift registers 24 and 25.
【0036】T3 及びT4 の期間においては、反転
信号S1 がハイレベルになり、符号反転器12及び1
3に供給される加算デ―タが反転され、結局、シフトレ
ジスタ24及び25にはT4 期間におけるクロック信
号CK3の立ち上りによって、次式で示す累積デ―タg
0 及びg1 が取り込まれる。
g0 =U20D0 +U21D1 −U21D2 −
U20D3 −U20D4 −U21D5 +U21D
6 −U20D7 ……(7)g1 =U60D0 +
U61D1 −U61D2 −U60D3 −U60D
4 −U61D5 +U61D6 +U60D7 ……
(8)次にT5 からT12までの期間においては、反
転信号S0 及びS2 がハイレベル、反転信号S1
及びストロ―ブ信号Gがロ―レベルとなる。よって、符
号反転器4ないし7に供給されるデ―タは反転されて加
算器8ないし11に供給される。同様に、符号反転器1
3に供給されるデ―タも反転されて加算器17に供給さ
れる。又、ストロ―ブ信号Gがロ―レベルであるので、
ANDゲ―ト14及び15から加算器16及び17への
デ―タの供給はなされない。従って、T8 期間におけ
るクロック信号CK3の立ち上りによって、次式で示す
累積デ―タg0 及びg1 がシフトレジスタ24及び
25に取り込まれる。During the periods T3 and T4, the inverted signal S1 becomes high level, and the sign inverters 12 and 1
3 is inverted, and as a result, the shift registers 24 and 25 receive accumulated data g as shown by the following equation by the rising edge of the clock signal CK3 during the T4 period.
0 and g1 are taken. g0 =U20D0 +U21D1 −U21D2 −
U20D3 -U20D4 -U21D5 +U21D
6 -U20D7...(7)g1 =U60D0 +
U61D1 -U61D2 -U60D3 -U60D
4 -U61D5 +U61D6 +U60D7...
(8) Next, in the period from T5 to T12, the inverted signals S0 and S2 are at high level, and the inverted signal S1
And the strobe signal G becomes low level. Therefore, the data supplied to sign inverters 4-7 are inverted and supplied to adders 8-11. Similarly, sign inverter 1
The data supplied to adder 17 is also inverted and supplied to adder 17. Also, since the strobe signal G is low level,
No data is supplied from AND gates 14 and 15 to adders 16 and 17. Therefore, the accumulated data g0 and g1 expressed by the following equations are taken into the shift registers 24 and 25 by the rise of the clock signal CK3 during the T8 period.
【0037】g0 =U10D0 +U11D1 +U
12D2 +U13D3 −U13D4 −U12D5
−U11D6 −U10D7 ……(9)
g1 =U50D0 +U51D1 +U52D2 +
U53D3 −U53D4 −U52D5 −U51D
6 −U50D7 ……(10)同様に、T12期間に
おけるクロック信号CK3の立ち上りによって、次式で
示す累積デ―タg0 及びg1 がシフトレジスタ24
及び25に取り込まれる。[0037] g0 =U10D0 +U11D1 +U
12D2 +U13D3 -U13D4 -U12D5
-U11D6 -U10D7 ...(9) g1 =U50D0 +U51D1 +U52D2 +
U53D3 -U53D4 -U52D5 -U51D
6 -U50D7 ... (10) Similarly, with the rise of the clock signal CK3 during the T12 period, the accumulated data g0 and g1 shown by the following equation are transferred to the shift register 24.
and 25.
【0038】g0 =U30D0 +U31D1 +U
32D2 +U33D3 −U33D4 −U32D5
−U31D6 −U30D7 ……(11)
g1 =U70D0 +U71D1 +U72D2 +
U73D3 −U73D4 −U72D5 −U71D
6 −U70D7 ……(12)上記数式(5)ないし
(12)に示す累積デ―タは、夫々数式3におけるX0
,X4 ,X2 ,X6 ,X1 ,X5 ,X3 ,
X7 に相当する。従って、1周期Tの期間の終了時に
は、シフトレジスタ24及び25の出力h0 ないしh
7 は、h0=X0 ,h1 =X2 ,h2 =X1
,h3 =X3 ,h4 =X4 ,h5 =X6
,h6=X5 ,h7 =X7 で表わされる。このh
0 ないしh7 のデ―タが図3(b)のロ―ド信号L
OADによってパラレル/シリアル変換器26内に取り
込まれると同時に、クロック信号CK1に従って、X0
,X1 ,X2 ,X3 ,X4 ,X5 ,X6
,X7 の順序で出力される。[0038] g0 =U30D0 +U31D1 +U
32D2 +U33D3 -U33D4 -U32D5
-U31D6 -U30D7 ...(11) g1 =U70D0 +U71D1 +U72D2 +
U73D3 -U73D4 -U72D5 -U71D
6 -U70D7 ... (12) The cumulative data shown in the above formulas (5) to (12) are
,X4 ,X2 ,X6 ,X1 ,X5 ,X3 ,
Corresponds to X7. Therefore, at the end of one period T, the outputs h0 to h of the shift registers 24 and 25
7 is h0=X0, h1=X2, h2=X1
, h3 =X3, h4 =X4, h5 =X6
, h6=X5, h7=X7. This h
The data from 0 to h7 is the load signal L in Fig. 3(b).
At the same time as being taken into the parallel/serial converter 26 by OAD, X0
,X1 ,X2 ,X3 ,X4 ,X5 ,X6
, X7.
【0039】図4及び図5に、上記DCT演算による図
1及び図2におけるデ―タ列を示す。このように、上記
実施例においては、DCT変換回路を転置行列を用いて
、加算及び減算の回路ブロックと乗算の回路とに分割す
ることにより、乗算器を従来より少なくすることができ
る。さらに、DCT変換回路内の演算処理のクロック信
号をデ―タ伝送のクロック信号の周波数の1.5倍にす
ることにより、非常に簡単な回路構成のDCT変換回路
となる。従って、容易に設計可能でしかも回路規模の小
さいDCT変換専用のLSIを実現することができる。FIGS. 4 and 5 show the data strings in FIGS. 1 and 2 obtained by the above DCT calculation. In this manner, in the above embodiment, the number of multipliers can be reduced compared to the conventional art by dividing the DCT transform circuit into addition and subtraction circuit blocks and multiplication circuits using a transposed matrix. Furthermore, by setting the clock signal for arithmetic processing in the DCT conversion circuit to 1.5 times the frequency of the clock signal for data transmission, the DCT conversion circuit has a very simple circuit configuration. Therefore, it is possible to realize an LSI dedicated to DCT conversion that can be easily designed and has a small circuit scale.
【0040】[0040]
【発明の効果】以上説明したように、本発明によれば、
入力される一連のデ―タ列を8デ―タ列毎に区分してデ
―タブロックを形成し、クロック信号に従ってデ―タブ
ロック内の8デ―タ列をデ―タ列単位で組み合わせて、
互いに加算及び減算の演算処理を所定回数行なって合成
デ―タ列を生成し、レジスタに記憶された離散コサイン
変換の係数デ―タを、この合成デ―タ列に順次乗じつつ
累積加算して、8つの累積デ―タ列を生成し、この8つ
の累積デ―タ列を所定の順序で出力して離散コサイン変
換デ―タとすることにより、高速アルゴリズムを採用す
ることなく、回路規模を小さなDCTの専用LSIを用
いた離散コサイン変換装置を実現することができる。[Effects of the Invention] As explained above, according to the present invention,
A series of input data strings is divided into 8 data strings to form a data block, and the 8 data strings in the data block are combined in data string units according to a clock signal. hand,
A synthetic data string is generated by performing calculation processing of addition and subtraction on each other a predetermined number of times, and the coefficient data of the discrete cosine transform stored in the register is cumulatively added while sequentially multiplying this synthetic data string. By generating eight cumulative data strings and outputting these eight cumulative data strings in a predetermined order as discrete cosine transformed data, the circuit size can be reduced without using a high-speed algorithm. A discrete cosine transform device using a small DCT dedicated LSI can be realized.
【図1】本発明による離散コサイン変換装置のブロック
図。FIG. 1 is a block diagram of a discrete cosine transform device according to the present invention.
【図2】本発明による離散コサイン変換装置のブロック
図。FIG. 2 is a block diagram of a discrete cosine transform device according to the present invention.
【図3】図1及び図2における信号のタイミングチャ―
ト。[Figure 3] Signal timing chart in Figures 1 and 2
to.
【図4】図1及び図2における信号のタイミングチャ―
ト。[Figure 4] Signal timing chart in Figures 1 and 2
to.
【図5】図1及び図2における信号のタイミングチャ―
ト。[Figure 5] Timing chart of signals in Figures 1 and 2
to.
1……シリアル/パラレル変換器
2,3,24,25……シフトレジスタ4,5,6,7
,12,13……符号反転器8,9,10,11,16
,17……加算器14,15……ANDゲ―ト
18,19……乗算器
20,21……係数レジスタ
22,23……累積加算器
26……パラレル/シリアル変換器1... Serial/parallel converter 2, 3, 24, 25... Shift register 4, 5, 6, 7
, 12, 13... Sign inverter 8, 9, 10, 11, 16
, 17... Adder 14, 15... AND gate 18, 19... Multiplier 20, 21... Coefficient register 22, 23... Cumulative adder 26... Parallel/serial converter
Claims (1)
ビットのディジタルデ―タ列に変換し、各桁ビットのデ
―タ列を8デ―タ列毎に区分してこれを D0 ,D1 ,D2 ,D3 ,D4 ,D5 ,D
6 ,D7としたとき、 【数3】 なる離散コサイン変換処理の演算を施して、X0 ,X
1 ,X2 ,X3 ,X4 ,X5 ,X6 ,X7
なる離散コサイン変換デ―タを生成する変換装置であっ
て、 〔D〕T =〔D0 ,D1 ,D2 ,D3 ,D
4 ,D5 ,D6 ,D7 〕とし、〔X〕T =
〔X0 ,X1 ,X2 ,X3 ,X4 ,X5,X
6 ,X7 〕としたとき、【数5】 を得る第1手段と、 【数6】 を得る第2手段とを備えたことを特徴とする離散コサイ
ン変換装置。Claim 1: An analog information signal is sampled and converted into a digital data string of predetermined digit bits, and the data string of each digit bit is divided into eight data strings, which are divided into D0, D1, D2, D3, D4, D5, D
6, D7, perform the discrete cosine transformation processing as shown in [Equation 3] to obtain X0,
1 ,X2 ,X3 ,X4 ,X5 ,X6 ,X7
A transform device that generates discrete cosine transform data such that [D]T = [D0, D1, D2, D3, D
4 , D5 , D6 , D7 ], [X] T =
[X0,X1,X2,X3,X4,X5,X
6,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3113240A JPH04341016A (en) | 1991-05-17 | 1991-05-17 | Discrete cosine transform device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3113240A JPH04341016A (en) | 1991-05-17 | 1991-05-17 | Discrete cosine transform device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04341016A true JPH04341016A (en) | 1992-11-27 |
Family
ID=14607123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3113240A Pending JPH04341016A (en) | 1991-05-17 | 1991-05-17 | Discrete cosine transform device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04341016A (en) |
-
1991
- 1991-05-17 JP JP3113240A patent/JPH04341016A/en active Pending
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