JPH04341016A - Discrete cosine transform device - Google Patents

Abstract

PURPOSE:To reduce a circuit scale by segmenting a series of inputted data string at every 8-data string, combining the 8-data string in the unit of data strings according to a clock signal, applying addition/subtraction processing to the combined result to generate a synthesis data string, outputting the synthesis data string in a prescribed order so as to use it as a discrete cosine transform data. CONSTITUTION:Eight serial data D0-D7 are fed to a serial/parallel converter 1 and signals such as a0=D0, a1=D1 and succeeding similar signals are fed sequentially to shift registers 2, 3 according to a clock signal. Thus, when the eight signals, i.e., D0-D7 are arrayed, a load signal LOAD1 is set to a low level, the same input data are outputted sequentially for each of two channel as 4-bit parallel data after the period of b0=D0, b1=D1. Thereafter, the eight serial data D8-D15 are fetched newly to the shift registers 2, 3 and the data is inputted to adders 8-11, 16, 17 via code inverters 4-7, 12-13 respectively and they are fed to accumulators 22, 23 of the discrete cosine transform device.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【技術分野】本発明は、入力されるデ―タ列に離散コサ
イン変換処理を施して離散コサイン変換デ―タを生成す
る変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transform device that performs discrete cosine transform processing on an input data string to generate discrete cosine transform data.

【０００２】0002

【背景技術】画像信号等のように相関性の強いアナログ
信号を標本化してディジタル信号に変換し、伝送するこ
とは広く知られている。この伝送の際、画像デ―タを符
号化すると共にデ―タ圧縮して伝送効率を上げる方法が
行なわれる。特に近年は、この符号化において、直交変
換を行なって離散デ―タを生成することが行なわれてい
る。画像信号は、信号電力の大部分が低周波領域に集中
しており、そのため低周波成分への電力集中度の高い直
交変換が望ましい。特に周波数領域への直交変換として
フ―リエ変換が広く知られているが、フ―リエ変換は複
素数演算を含み複雑な構成になることから、他の直交変
換が用いられるようになってきた。その中で離散コサイ
ン変換（以下、ＤＣＴと略称する）は、専用ＬＳＩ等の
ハ―ドウェアを実現する可能性が高いこと、さらに変換
効率が優れていることから最近広く用いられてきている
。BACKGROUND ART It is widely known that highly correlated analog signals such as image signals are sampled, converted into digital signals, and transmitted. During this transmission, a method is used in which the image data is encoded and the data is compressed to improve transmission efficiency. Particularly in recent years, in this encoding, orthogonal transformation has been performed to generate discrete data. Most of the signal power of an image signal is concentrated in a low frequency region, and therefore orthogonal transformation with a high degree of power concentration in low frequency components is desirable. In particular, Fourier transform is widely known as an orthogonal transform to the frequency domain, but since Fourier transform involves complex number operations and has a complicated structure, other orthogonal transforms have come to be used. Among them, discrete cosine transform (hereinafter abbreviated as DCT) has recently been widely used because it has a high possibility of being implemented in hardware such as a dedicated LSI and has excellent conversion efficiency.

【０００３】従来のＤＣＴの専用ＬＳＩは、用いるアル
ゴリズムによって２つのタイプに分類することができる
。その第１はＤＣＴの変換式をそのまま実現したＬＳＩ
であり、第２は高速アルゴリズムを採用したＬＳＩであ
る。ところが、第１のＬＳＩは回路規模が大きくなり、
ＬＳＩのチップ面積も大きくせざるを得ないという問題
があった。他方、高速アルゴリズムＬＳＩは回路規模を
小さくできる反面、設計が面倒であり、開発に多大な時
間を要するという問題があった。Conventional DCT dedicated LSIs can be classified into two types depending on the algorithm used. The first is an LSI that directly implements the DCT conversion formula.
The second is an LSI that employs a high-speed algorithm. However, the first LSI had a larger circuit scale,
There was a problem in that the chip area of the LSI had to be increased as well. On the other hand, although high-speed algorithm LSIs can reduce the circuit scale, they have the problem of being complicated to design and requiring a large amount of time to develop.

【０００４】0004

【発明の目的】そこで、本発明の目的は、高速アルゴリ
ズムを採用することなく、回路規模を小さくできるＤＣ
Ｔの専用ＬＳＩすなわち離散コサイン変換装置を提供す
ることにある。[Object of the Invention] Therefore, an object of the present invention is to provide a DC
The purpose of the present invention is to provide a dedicated LSI of T, that is, a discrete cosine transform device.

【０００５】[0005]

【発明の構成】本発明による離散コサイン変換装置は、
アナログ情報信号を標本化して所定桁ビットのディジタ
ルデ―タ列に変換し、各桁ビットのデ―タ列を８デ―タ
列毎に区分してこれを Ｄ０　，Ｄ１　，Ｄ２　，Ｄ３　，Ｄ４　，Ｄ５　，Ｄ
６　，Ｄ７としたとき、[Structure of the Invention] A discrete cosine transform device according to the present invention comprises:
The analog information signal is sampled and converted into a digital data string of predetermined digit bits, and the data string of each digit bit is divided into eight data strings and divided into D0, D1, D2, D3, D4. ,D5 ,D
6, when D7,

【０００６】[0006]

【数３】[Math 3]

【０００７】なる離散コサイン変換処理の演算を施して
、 Ｘ０　，Ｘ１　，Ｘ２　，Ｘ３　，Ｘ４　，Ｘ５　，Ｘ
６　，Ｘ７なる離散コサイン変換デ―タを生成する変換
装置であって、 〔Ｄ〕Ｔ　　＝〔Ｄ０　，Ｄ１　，Ｄ２　，Ｄ３　，Ｄ
４　，Ｄ５　，Ｄ６　，Ｄ７　〕とし、〔Ｘ〕Ｔ　　＝
〔Ｘ０　，Ｘ１　，Ｘ２　，Ｘ３　，Ｘ４　，Ｘ５，Ｘ
６　，Ｘ７　〕としたとき、By performing the discrete cosine transformation processing, X0 , X1 , X2 , X3 , X4 , X5 ,
6, X7, where [D]T = [D0, D1, D2, D3, D
4 , D5 , D6 , D7 ], [X] T =
[X0,X1,X2,X3,X4,X5,X
6,X7],

【０００８】[0008]

【数５】[Math 5]

【０００９】を得る第１手段と、A first means for obtaining

【００１０】0010

【数６】[Math 6]

【００１１】を得る第２手段とを備えた構成となってい
る。The configuration includes a second means for obtaining ##EQU1##.

【００１２】0012

【発明の作用】本発明による離散コサイン変換装置にお
いては、入力される一連のデ―タ列を８デ―タ列毎に区
分してデ―タブロックを形成し、クロック信号に従って
デ―タブロック内の８デ―タ列をデ―タ列単位で組み合
わせて、互いに加算及び減算の演算処理を所定回数行な
って合成デ―タ列を生成し、レジスタに記憶された離散
コサイン変換の係数デ―タを、この合成デ―タ列に順次
乗じつつ累積加算して、８つの累積デ―タ列を生成し、
この８つの累積デ―タ列を所定の順序で出力して離散コ
サイン変換デ―タとする。In the discrete cosine transform device according to the present invention, a series of input data strings is divided into eight data strings to form data blocks, and the data blocks are divided according to a clock signal. The 8 data strings are combined in data string units, and arithmetic operations of addition and subtraction are performed on each other a predetermined number of times to generate a composite data string, and the coefficient data of the discrete cosine transform stored in the register is generated. This composite data string is sequentially multiplied and cumulatively added to generate eight cumulative data strings.
These eight cumulative data strings are output in a predetermined order to become discrete cosine transformed data.

【００１３】[0013]

【実施例】以下、本発明の実施例を詳細に説明する。Ｄ
ＣＴの定義を数式で表わすと数式１のようになる。EXAMPLES Examples of the present invention will be described in detail below. D
The definition of CT can be expressed as formula 1.

【００１４】[0014]

【数１】[Math 1]

【００１５】この数式で、Ｄｉ　は一連の入力デ―タ列
であり、Ｘｊ　はＤＣＴ変換デ―タ列、Ｎは１回の変換
処理演算で変換するデ―タ数である。又、この数式を行
列で表わすと、〔Ｘ〕＝〔Ｕ〕〔Ｄ〕となる。この〔Ｕ
〕はＤＣＴ変換の変換行列であり、数式１においてＮ＝
８としデ―タ数８のＤＣＴ演算を行なうとすると、〔Ｕ
〕は数式２に示すような８次の正方行列となる。In this formula, Di is a series of input data strings, Xj is a DCT converted data string, and N is the number of data to be converted in one conversion processing operation. Moreover, when this formula is expressed as a matrix, it becomes [X]=[U][D]. This [U
] is the transformation matrix of DCT transformation, and in Equation 1, N=
8 and perform a DCT operation with 8 data, [U
] becomes an 8th order square matrix as shown in Equation 2.

【００１６】[0016]

【数２】[Math 2]

【００１７】数式２を用いると、Ｎ＝８の場合の数式１
は数式３で表わせる。Using formula 2, formula 1 for N=8
can be expressed by formula 3.

【００１８】[0018]

【数３】[Math 3]

【００１９】変換行列〔Ｕ〕の要素の対称性を利用し、
さらに、転置行列を用いて数式３を表わせば数式４とな
る。Utilizing the symmetry of the elements of the transformation matrix [U],
Furthermore, if Equation 3 is expressed using a transposed matrix, Equation 4 is obtained.

【００２０】[0020]

【数４】[Math 4]

【００２１】数式４に示すように、変換行列は０，１，
−１の要素をもつ加算及び減算の行列と、係数デ―タＵ
ｊｉ（ｊ，ｉ＝０，１，…，７）の合計２４個の要素を
もつ乗算の行列に分割することができる。従って、デ―
タ数８のＤＣＴ演算を実現する回路は、加算及び減算の
演算処理ブロックと、２個の乗算器を用いて１２回の乗
算を行なう演算処理ブロックとで構成することができる
。As shown in Equation 4, the transformation matrix is 0, 1,
Addition and subtraction matrices with -1 elements and coefficient data U
It can be divided into a multiplication matrix with a total of 24 elements, ji (j, i=0, 1, . . . , 7). Therefore, day
A circuit that realizes a DCT operation with 8 data can be constructed of an operation processing block for addition and subtraction, and an operation processing block that performs 12 multiplications using two multipliers.

【００２２】図１及び図２は、デ―タ数８のＤＣＴ演算
を実現する回路のブロック図である。この回路ブロック
に入力される画像デ―タは通常８ビット又は１６ビット
等、複数ビットのデ―タ列となっていて、図１及び図２
に示す回路ブロックがそのビット数分だけ並列に存在す
る。ただ、ここでは便宜上、入力されるデ―タを１ビッ
トとして説明する。FIGS. 1 and 2 are block diagrams of a circuit for realizing DCT operation with eight data points. The image data input to this circuit block is usually a data string of multiple bits, such as 8 bits or 16 bits, and is shown in Figures 1 and 2.
As many circuit blocks as the number of bits exist in parallel. However, for convenience's sake, the input data will be explained as one bit.

【００２３】図１において、シリアル／パラレル変換器
１は、入力されるシリアルデ―タ〔Ｄ〕＝〔Ｄ０　，Ｄ
１　，……，Ｄ７　〕をクロック信号ＣＫ１に従ってパ
ラレルデ―タに変換する。すなわち、このシリアル／パ
ラレル変換器１は、入力されるシリアルデ―タを８デ―
タ列毎に区分して８個のパラレルデ―タを形成する。シ
フトレジスタ２及び３は、シリアル／パラレル変換器１
から供給されるパラレルデ―タをロ―ド信号ＬＯＡＤに
よって取り込み、クロック信号ＣＫ２に従ってシフトし
つつ、夫々パラレルデ―タｂ０　，……ｂ３　及びｂ４
　，……ｂ７　を生成する。又、シフトレジスタ２及び
３において、ビットｂ０　及びｂ７　はシリアル入力端
子に供給されている。符号反転器４ないし７は例えばＸ
ＯＲゲ―ト等で構成され、反転信号Ｓ０　がハイレベル
のときシフトレジスタ２及び３から供給されるデ―タを
反転し、ロ―レベルのときは反転せずに中継する。加算
器８ないし１１は、供給される２つのデ―タを加算する
。符号反転器１２及び１３は、反転信号Ｓ１　及びＳ２
　がハイレベルのとき加算器８及び９から供給される加
算デ―タを反転し、ロ―レベルのときは反転せずに中継
する。ＡＮＤゲ―ト１４及び１５は、ストロ―ブ信号Ｇ
がハイレベルのとき加算器１４及び１５から供給される
加算デ―タを中継し、ロ―レベルのときは出力値を０に
する。加算器１６は、符号反転器１２及びＡＮＤゲ―ト
１４から夫々供給されるデ―タｃ０　及びｃ２を加算し
て加算デ―タｄ０　を生成する。加算器１７は、符号反
転器１３及びＡＮＤゲ―ト１５から夫々供給されるデ―
タｃ１　及びｃ３　を加算して加算デ―タｄ１　を生成
する。すなわち、シフトレジスタ２及び３から加算器１
６及び１７までの回路ブロックは、クロック信号に従っ
て８デ―タ列をデ―タ列単位で組み合わせて、互いに加
算及び減算の演算を行ないIn FIG. 1, the serial/parallel converter 1 receives input serial data [D]=[D0,D
1, . . . , D7] into parallel data according to the clock signal CK1. That is, this serial/parallel converter 1 converts input serial data into 8 data
Eight pieces of parallel data are formed by dividing each row of data. Shift registers 2 and 3 are serial/parallel converter 1
The parallel data supplied from the terminals are fetched by the load signal LOAD, and while being shifted according to the clock signal CK2, the parallel data b0,...b3 and b4 are respectively input.
,...b7 is generated. Further, in shift registers 2 and 3, bits b0 and b7 are supplied to serial input terminals. The sign inverters 4 to 7 are, for example,
It is composed of an OR gate, etc., and inverts the data supplied from shift registers 2 and 3 when the inversion signal S0 is at a high level, and relays the data without inverting when it is at a low level. Adders 8 to 11 add the two supplied data. Sign inverters 12 and 13 output inverted signals S1 and S2
When is at high level, the added data supplied from adders 8 and 9 is inverted, and when is at low level, it is relayed without being inverted. AND gates 14 and 15 receive strobe signal G.
When is at a high level, the addition data supplied from adders 14 and 15 is relayed, and when it is at a low level, the output value is set to 0. The adder 16 adds data c0 and c2 supplied from the sign inverter 12 and the AND gate 14, respectively, to generate added data d0. The adder 17 receives data supplied from the sign inverter 13 and the AND gate 15, respectively.
The data c1 and c3 are added to generate added data d1. That is, from shift registers 2 and 3 to adder 1
Circuit blocks 6 and 17 combine the 8 data strings in units of data strings according to the clock signal and perform addition and subtraction operations on each other.

【００２４】[0024]

【数５】[Math 5]

【００２５】を得る第１手段である。図２において、乗
算器１８は、加算デ―タｄ０　と係数レジスタ２０に予
め記憶されているＤＣＴ変換の１２の係数デ―タｅ０　
とをクロック信号ＣＫ２に従って順次乗算して第１積デ
―タを生成する。乗算器１９は、加算デ―タｄ１　と係
数レジスタ２１に予め記憶されているＤＣＴ変換の１２
の係数デ―タｅ１　とをクロック信号ＣＫ２に従って順
次乗算して第２積デ―タを生成する。累積加算器２２及
び２３は、乗算器１８及び１９から夫々供給される積デ
―タを順次累積加算して累積デ―タｇ０及びｇ１　を生
成する。 シフトレジスタ２４及び２５は、累積デ―タｇ０　及び
ｇ１　をクロック信号ＣＫ３に従ってパラレルデ―タｈ
０　，……，ｈ３及びｈ４　，……，ｈ７　に変換する
。すなわち、乗算器１８及び１９からシフトレジスタ２
４及び２５までの回路ブロックは、第１手段から得られ
る〔Ｐ〕に演算を施して、This is the first means to obtain the following. In FIG. 2, the multiplier 18 uses addition data d0 and 12 coefficient data e0 of DCT transformation stored in advance in the coefficient register 20.
and are sequentially multiplied according to the clock signal CK2 to generate first product data. The multiplier 19 uses the addition data d1 and the DCT transform 12 stored in advance in the coefficient register 21.
The second product data is generated by sequentially multiplying the coefficient data e1 by the coefficient data e1 according to the clock signal CK2. The cumulative adders 22 and 23 sequentially cumulatively add the product data supplied from the multipliers 18 and 19, respectively, to generate cumulative data g0 and g1. Shift registers 24 and 25 convert cumulative data g0 and g1 into parallel data h according to clock signal CK3.
0,...,h3 and h4,...,h7. That is, from multipliers 18 and 19 to shift register 2
The circuit blocks up to 4 and 25 perform calculations on [P] obtained from the first means,

【００２６】[0026]

【数６】[Math 6]

【００２７】なる〔Ｘ〕Ｔ　の所定要素の順序を〔Ｘ０
　，Ｘ２　，Ｘ１　，Ｘ３　，Ｘ４　，Ｘ６　，Ｘ５　
，Ｘ７　〕の様に入れ替えて、〔ｈ０　，ｈ１　，ｈ２
　，ｈ３　，ｈ４　，ｈ５　，ｈ６　，ｈ７　〕を得る
第２手段である。パラレル／シリアル変換器２６は、パ
ラレルデ―タｈ０　，……，ｈ３　及びｈ４，……，ｈ
７　をシリアルデ―タ〔Ｘ〕に変換する。 又、図１のタイミングジェネレ―タ２７は、各クロック
信号をはじめ、ロ―ド信号、反転信号、ストロ―ブ信号
を生成する。The order of the predetermined elements of [X]T becomes [X0
,X2 ,X1 ,X3 ,X4 ,X6 ,X5
,X7], [h0 , h1 , h2
, h3, h4, h5, h6, h7]. The parallel/serial converter 26 converts parallel data h0,...,h3 and h4,...,h
Convert 7 to serial data [X]. Further, the timing generator 27 in FIG. 1 generates each clock signal, a load signal, an inverted signal, and a strobe signal.

【００２８】次に図１及び図２の動作について、図３に
示すタイミングジェネレ―タ２７からのクロック信号そ
の他のタイミング信号に基づいて説明する。シリアル／
パラレル変換器１に８個のシリアルデ―タＤ０　，Ｄ１
　，……，Ｄ７　が供給されると、図３（ａ）のクロッ
ク信号ＣＫ１に従って順次ａ０　＝Ｄ０　，ａ１　＝Ｄ
１　，……がシフトレジスタ２及び３のパラレル入力端
子に供給される。この入力デ―タが８個すなわちＤ０　
からＤ７　まで揃ったとき、図３（ｂ）に示すロ―ド信
号ＬＯＡＤがロ―レベルとなり、そのロ―レベルの区間
において図３（ｃ）に示す最初のクロック信号ＣＫ２に
よってシフトレジスタ２及び３内に取り込まれる。同時
にシフトレジスタ２及び３から図３のＴ１　の期間、ｂ
０　＝Ｄ０　，ｂ１　＝Ｄ１　，ｂ２　＝Ｄ３　，ｂ３
　＝Ｄ２　及びｂ４　＝Ｄ５　，ｂ５　＝Ｄ４　，ｂ６
　＝Ｄ６　，ｂ７　＝Ｄ７の夫々４ビットのパラレルデ
―タが２チャンネル出力される。次のＴ２　の期間にお
いては、シフトレジスタ２のｂ０　及びシフトレジスタ
３のｂ７がシリアル入力されるので、シフトされた４ビ
ットのデ―タ、ｂ０　＝Ｄ１　，ｂ１　＝Ｄ３　，ｂ２
　＝Ｄ２　，ｂ３　＝Ｄ０　及びｂ４　＝Ｄ７　，ｂ５
　＝Ｄ５　，ｂ６　＝Ｄ４　，ｂ７　＝Ｄ６が出力され
る。Next, the operations in FIGS. 1 and 2 will be explained based on the clock signal from the timing generator 27 shown in FIG. 3 and other timing signals. serial/
8 serial data D0, D1 to parallel converter 1
,...,D7 are supplied, a0 = D0 , a1 = D
1, . . . are supplied to the parallel input terminals of shift registers 2 and 3. This input data is 8 pieces, that is, D0
to D7, the load signal LOAD shown in FIG. 3(b) becomes low level, and during the low level period, shift registers 2 and 3 are activated by the first clock signal CK2 shown in FIG. 3(c). taken within. At the same time, from shift registers 2 and 3, period T1 in FIG. 3, b
0 = D0, b1 = D1, b2 = D3, b3
=D2 and b4 =D5,b5 =D4,b6
4-bit parallel data of =D6 and b7 =D7 are outputted in two channels. In the next period T2, b0 of shift register 2 and b7 of shift register 3 are serially input, so the shifted 4-bit data, b0 = D1, b1 = D3, b2
=D2, b3 =D0 and b4 =D7, b5
=D5, b6 =D4, b7 =D6 are output.

【００２９】以後、Ｔ３　ないしＴ１２の各期間におい
て、クロック信号ＣＫ２に応じて順次シフトされたデ―
タが出力される。このＴ１　からＴ１２の期間Ｔがシフ
トの１周期となり、クロック信号ＣＫ１の８個分の期間
に相当する。従って、Ｔ１　からＴ１２の期間が終了す
ると、その間にシリアル／パラレル変換器１に入力され
た８個のシリアルデ―タＤ８　ないしＤ１５が、新たに
シフトレジスタ２及び３内に取り込まれる。すなわち、
クロック信号ＣＫ２はクロック信号ＣＫ１の１．５倍の
周波数となっている。Thereafter, in each period from T3 to T12, the data shifted sequentially in accordance with the clock signal CK2 is
data is output. The period T from T1 to T12 is one cycle of the shift, and corresponds to eight periods of the clock signal CK1. Therefore, when the period from T1 to T12 ends, the eight serial data D8 to D15 inputted to the serial/parallel converter 1 during that period are newly taken into the shift registers 2 and 3. That is,
Clock signal CK2 has a frequency 1.5 times that of clock signal CK1.

【００３０】Ｔ１　の期間において、加算器８の一方の
入力にはｂ０　＝Ｄ０　が、他方の入力には符号反転器
７の出力が供給される。この期間は図３（ｄ）に示すよ
うに反転信号Ｓ０　はロ―レベルであり、符号反転器７
からはｂ７　＝Ｄ７　が反転されずに出力されるので、
加算器８からは加算デ―タＤ０　＋Ｄ７　が符号反転器
１２に供給される。又、この期間は図３（ｅ）及び（ｆ
）に示すように反転信号Ｓ１　及びＳ２　もロ―レベル
であるので、符号反転器１２からは、出力ｃ０　＝Ｄ０
　＋Ｄ７　が加算器１６の一方の入力に供給される。加
算器１０の一方の入力にはｂ２　＝Ｄ３　が、他方の入
力には符号反転器６の出力ｂ５　＝Ｄ４　が供給される
。よって、加算器１０からは加算デ―タＤ３　＋Ｄ４　
がＡＮＤゲ―ト１４に供給される。この期間は図３（ｇ
）に示すように、ストロ―ブ信号Ｇはハイレベルとなっ
ているので、ＡＮＤゲ―ト１４からは、出力ｃ２　＝Ｄ
３　＋Ｄ４　が加算器１６の他方の入力に供給される。 従って、加算器１６からは次式で示す加算デ―タｄ０　
が出力される。During the period T1, b0 = D0 is supplied to one input of the adder 8, and the output of the sign inverter 7 is supplied to the other input. During this period, as shown in FIG. 3(d), the inverted signal S0 is at a low level, and the sign inverter 7
Since b7 = D7 is output without being inverted,
Addition data D0 +D7 is supplied from the adder 8 to the sign inverter 12. Also, during this period, Fig. 3(e) and (f)
), since the inverted signals S1 and S2 are also at low level, the sign inverter 12 outputs c0 = D0.
+D7 is applied to one input of adder 16. One input of the adder 10 is supplied with b2 = D3, and the other input is supplied with the output b5 = D4 of the sign inverter 6. Therefore, from the adder 10, the addition data D3 + D4
is supplied to the AND gate 14. This period is shown in Figure 3 (g
), since the strobe signal G is at a high level, the output from the AND gate 14 is c2 = D.
3 +D4 is provided to the other input of adder 16. Therefore, the adder 16 outputs the addition data d0 expressed by the following equation.
is output.

【００３１】ｄ０　＝Ｄ０　＋Ｄ３　＋Ｄ４　＋Ｄ７同
様に、加算器１７からは次式で示す加算デ―タｄ１　が
出力される。 ｄ１　＝Ｄ１　＋Ｄ２　＋Ｄ５　＋Ｄ６図２において、
このｄ０　は乗算器１８の一方の入力に供給され、他方
の入力には係数レジスタ２０から係数デ―タＵ００が供
給されて乗算がなされる。よって、乗算器１８からは、
次式で示す積デ―タが出力される。d0 =D0 +D3 +D4 +D7 Similarly, the adder 17 outputs addition data d1 expressed by the following equation. d1 = D1 + D2 + D5 + D6 In Figure 2,
This d0 is supplied to one input of the multiplier 18, and the coefficient data U00 from the coefficient register 20 is supplied to the other input for multiplication. Therefore, from the multiplier 18,
Product data expressed by the following equation is output.

【００３２】 Ｕ００ｄ０　＝Ｕ００Ｄ０　＋Ｕ００Ｄ３　＋Ｕ００Ｄ
４　＋Ｕ００Ｄ７同様に、ｄ１　は乗算器１９の一方の
入力に供給され、他方の入力には係数レジスタ２１から
係数デ―タＵ４１が供給されて乗算がなされる。よって
、乗算器１８からは、次式で示す積デ―タが出力される
。 Ｕ４１ｄ１　＝Ｕ４１Ｄ１　＋Ｕ４１Ｄ２　＋Ｕ４１Ｄ
５　＋Ｕ４１Ｄ６これらの積デ―タＵ００ｄ０　及びＵ
４１ｄ１　は、累積加算器２２及び２３に供給され累積
加算がなされるが、このＴ１　期間以前の積デ―タがゼ
ロであるので、累積デ―タｇ０　及びｇ１　は次式で示
すようになる。[0032] U00d0 =U00D0 +U00D3 +U00D
4 +U00D7 Similarly, d1 is supplied to one input of the multiplier 19, and the coefficient data U41 from the coefficient register 21 is supplied to the other input to perform multiplication. Therefore, the multiplier 18 outputs product data expressed by the following equation. U41d1 =U41D1 +U41D2 +U41D
5 +U41D6 These product data U00d0 and U
41d1 is supplied to the cumulative adders 22 and 23 and cumulatively added. Since the product data before the T1 period is zero, the cumulative data g0 and g1 are as shown in the following equation.

【００３３】 　　ｇ０　＝Ｕ００ｄ０　＝Ｕ００Ｄ０　＋Ｕ００Ｄ３
　＋Ｕ００Ｄ４　＋Ｕ００Ｄ７　　　ｇ１　＝Ｕ４１ｄ
１　＝Ｕ４１Ｄ１　＋Ｕ４１Ｄ２　＋Ｕ４１Ｄ５　＋Ｕ
４１Ｄ６　次に、Ｔ２　の期間においては、クロック信
号ＣＫ２によってシフトされた４ビットの２チャンネル
のデ―タ、ｂ０　＝Ｄ１　，ｂ１　＝Ｄ３　，ｂ２　＝
Ｄ２　，ｂ３　＝Ｄ０　及びｂ４　＝Ｄ７　，ｂ５　＝
Ｄ５　，ｂ６　＝Ｄ４　，ｂ７　＝Ｄ６がＴ１　期間と
同様の演算処理がなされて、加算器１６及び１７から次
式で示す２チャンネルの加算デ―タｄ０　及びｄ１　が
乗算器１８及び１９に供給される。[0033] g0 =U00d0 =U00D0 +U00D3
+U00D4 +U00D7 g1 =U41d
1 =U41D1 +U41D2 +U41D5 +U
41D6 Next, during the period T2, the 4-bit 2-channel data shifted by the clock signal CK2, b0 = D1, b1 = D3, b2 =
D2, b3 = D0 and b4 = D7, b5 =
D5, b6 = D4, b7 = D6 are subjected to the same arithmetic processing as in the T1 period, and adders 16 and 17 supply two channels of addition data d0 and d1 shown by the following equations to multipliers 18 and 19. Ru.

【００３４】ｄ０　＝Ｄ１　＋Ｄ２　＋Ｄ５　＋Ｄ６ｄ
１　＝Ｄ０　＋Ｄ３　＋Ｄ４　＋Ｄ７乗算器１８及び１
９において係数デ―タＵ０１及びＵ４０と乗算がなされ
て、次式に示す積デ―タが累積加算器２２及び２３に供
給される。 Ｕ０１ｄ０　＝Ｕ０１Ｄ１　＋Ｕ０１Ｄ２　＋Ｕ０１Ｄ
５　＋Ｕ０１Ｄ６Ｕ４０ｄ１　＝Ｕ４０Ｄ０　＋Ｕ４０
Ｄ３　＋Ｕ４０Ｄ４　＋Ｕ４０Ｄ７従って、累積加算器
２２及び２３からの累積デ―タｇ０　及びｇ１　は、Ｔ
１　期間のデ―タと累積加算されて次式に示すようにな
る。[0034]d0 =D1 +D2 +D5 +D6d
1 =D0 +D3 +D4 +D7 Multipliers 18 and 1
9, multiplication is performed with coefficient data U01 and U40, and product data shown in the following equation is supplied to cumulative adders 22 and 23. U01d0 =U01D1 +U01D2 +U01D
5 +U01D6U40d1 =U40D0 +U40
D3 +U40D4 +U40D7 Therefore, the cumulative data g0 and g1 from the cumulative adders 22 and 23 are T
It is cumulatively added to the data for one period and becomes as shown in the following formula.

【００３５】ｇ０　＝Ｕ００ｄ０　＋Ｕ０１ｄ０　＝Ｕ
００Ｄ０　＋Ｕ０１Ｄ１　＋Ｕ０１Ｄ２　＋Ｕ００Ｄ３
　＋Ｕ００Ｄ４　＋Ｕ０１Ｄ５　＋Ｕ０１Ｄ６＋Ｕ００
Ｄ７　……（５） ｇ１　＝Ｕ４１ｄ１　＋Ｕ４０ｄ１　＝Ｕ４０Ｄ０　＋
Ｕ４１Ｄ１　＋Ｕ４１Ｄ２　＋Ｕ４０Ｄ３　＋Ｕ４０Ｄ
４　＋Ｕ４１Ｄ５　＋Ｕ４１Ｄ６　＋Ｕ４０Ｄ７　……
（６） 又、このＴ２　期間において、図３（ｈ）に示すクロッ
ク信号ＣＫ３の立ち上りによって、この累積デ―タｇ０
　及びｇ１　がシフトレジスタ２４及び２５に取り込ま
れる。[0035]g0 =U00d0 +U01d0 =U
00D0 +U01D1 +U01D2 +U00D3
+U00D4 +U01D5 +U01D6+U00
D7...(5) g1 =U41d1 +U40d1 =U40D0 +
U41D1 +U41D2 +U40D3 +U40D
4 +U41D5 +U41D6 +U40D7...
(6) Also, during this T2 period, this accumulated data g0 is
and g1 are taken into shift registers 24 and 25.

【００３６】Ｔ３　及びＴ４　の期間においては、反転
信号Ｓ１　がハイレベルになり、符号反転器１２及び１
３に供給される加算デ―タが反転され、結局、シフトレ
ジスタ２４及び２５にはＴ４　期間におけるクロック信
号ＣＫ３の立ち上りによって、次式で示す累積デ―タｇ
０　及びｇ１　が取り込まれる。 ｇ０　＝Ｕ２０Ｄ０　＋Ｕ２１Ｄ１　−Ｕ２１Ｄ２　−
Ｕ２０Ｄ３　−Ｕ２０Ｄ４　−Ｕ２１Ｄ５　＋Ｕ２１Ｄ
６　−Ｕ２０Ｄ７　……（７）ｇ１　＝Ｕ６０Ｄ０　＋
Ｕ６１Ｄ１　−Ｕ６１Ｄ２　−Ｕ６０Ｄ３　−Ｕ６０Ｄ
４　−Ｕ６１Ｄ５　＋Ｕ６１Ｄ６　＋Ｕ６０Ｄ７　……
（８）次にＴ５　からＴ１２までの期間においては、反
転信号Ｓ０　及びＳ２　がハイレベル、反転信号Ｓ１　
及びストロ―ブ信号Ｇがロ―レベルとなる。よって、符
号反転器４ないし７に供給されるデ―タは反転されて加
算器８ないし１１に供給される。同様に、符号反転器１
３に供給されるデ―タも反転されて加算器１７に供給さ
れる。又、ストロ―ブ信号Ｇがロ―レベルであるので、
ＡＮＤゲ―ト１４及び１５から加算器１６及び１７への
デ―タの供給はなされない。従って、Ｔ８　期間におけ
るクロック信号ＣＫ３の立ち上りによって、次式で示す
累積デ―タｇ０　及びｇ１　がシフトレジスタ２４及び
２５に取り込まれる。During the periods T3 and T4, the inverted signal S1 becomes high level, and the sign inverters 12 and 1
3 is inverted, and as a result, the shift registers 24 and 25 receive accumulated data g as shown by the following equation by the rising edge of the clock signal CK3 during the T4 period.
0 and g1 are taken. g0 =U20D0 +U21D1 −U21D2 −
U20D3 -U20D4 -U21D5 +U21D
6 -U20D7...(7)g1 =U60D0 +
U61D1 -U61D2 -U60D3 -U60D
4 -U61D5 +U61D6 +U60D7...
(8) Next, in the period from T5 to T12, the inverted signals S0 and S2 are at high level, and the inverted signal S1
And the strobe signal G becomes low level. Therefore, the data supplied to sign inverters 4-7 are inverted and supplied to adders 8-11. Similarly, sign inverter 1
The data supplied to adder 17 is also inverted and supplied to adder 17. Also, since the strobe signal G is low level,
No data is supplied from AND gates 14 and 15 to adders 16 and 17. Therefore, the accumulated data g0 and g1 expressed by the following equations are taken into the shift registers 24 and 25 by the rise of the clock signal CK3 during the T8 period.

【００３７】ｇ０　＝Ｕ１０Ｄ０　＋Ｕ１１Ｄ１　＋Ｕ
１２Ｄ２　＋Ｕ１３Ｄ３　−Ｕ１３Ｄ４　−Ｕ１２Ｄ５
　−Ｕ１１Ｄ６　−Ｕ１０Ｄ７　……（９） ｇ１　＝Ｕ５０Ｄ０　＋Ｕ５１Ｄ１　＋Ｕ５２Ｄ２　＋
Ｕ５３Ｄ３　−Ｕ５３Ｄ４　−Ｕ５２Ｄ５　−Ｕ５１Ｄ
６　−Ｕ５０Ｄ７　……（１０）同様に、Ｔ１２期間に
おけるクロック信号ＣＫ３の立ち上りによって、次式で
示す累積デ―タｇ０　及びｇ１　がシフトレジスタ２４
及び２５に取り込まれる。[0037] g0 =U10D0 +U11D1 +U
12D2 +U13D3 -U13D4 -U12D5
-U11D6 -U10D7 ...(9) g1 =U50D0 +U51D1 +U52D2 +
U53D3 -U53D4 -U52D5 -U51D
6 -U50D7 ... (10) Similarly, with the rise of the clock signal CK3 during the T12 period, the accumulated data g0 and g1 shown by the following equation are transferred to the shift register 24.
and 25.

【００３８】ｇ０　＝Ｕ３０Ｄ０　＋Ｕ３１Ｄ１　＋Ｕ
３２Ｄ２　＋Ｕ３３Ｄ３　−Ｕ３３Ｄ４　−Ｕ３２Ｄ５
　−Ｕ３１Ｄ６　−Ｕ３０Ｄ７　……（１１） ｇ１　＝Ｕ７０Ｄ０　＋Ｕ７１Ｄ１　＋Ｕ７２Ｄ２　＋
Ｕ７３Ｄ３　−Ｕ７３Ｄ４　−Ｕ７２Ｄ５　−Ｕ７１Ｄ
６　−Ｕ７０Ｄ７　……（１２）上記数式（５）ないし
（１２）に示す累積デ―タは、夫々数式３におけるＸ０
，Ｘ４　，Ｘ２　，Ｘ６　，Ｘ１　，Ｘ５　，Ｘ３　，
Ｘ７　に相当する。従って、１周期Ｔの期間の終了時に
は、シフトレジスタ２４及び２５の出力ｈ０　ないしｈ
７　は、ｈ０＝Ｘ０　，ｈ１　＝Ｘ２　，ｈ２　＝Ｘ１
　，ｈ３　＝Ｘ３　，ｈ４　＝Ｘ４　，ｈ５　＝Ｘ６　
，ｈ６＝Ｘ５　，ｈ７　＝Ｘ７　で表わされる。このｈ
０　ないしｈ７　のデ―タが図３（ｂ）のロ―ド信号Ｌ
ＯＡＤによってパラレル／シリアル変換器２６内に取り
込まれると同時に、クロック信号ＣＫ１に従って、Ｘ０
　，Ｘ１　，Ｘ２　，Ｘ３　，Ｘ４　，Ｘ５　，Ｘ６　
，Ｘ７　の順序で出力される。[0038] g0 =U30D0 +U31D1 +U
32D2 +U33D3 -U33D4 -U32D5
-U31D6 -U30D7 ...(11) g1 =U70D0 +U71D1 +U72D2 +
U73D3 -U73D4 -U72D5 -U71D
6 -U70D7 ... (12) The cumulative data shown in the above formulas (5) to (12) are
,X4 ,X2 ,X6 ,X1 ,X5 ,X3 ,
Corresponds to X7. Therefore, at the end of one period T, the outputs h0 to h of the shift registers 24 and 25
7 is h0=X0, h1=X2, h2=X1
, h3 =X3, h4 =X4, h5 =X6
, h6=X5, h7=X7. This h
The data from 0 to h7 is the load signal L in Fig. 3(b).
At the same time as being taken into the parallel/serial converter 26 by OAD, X0
,X1 ,X2 ,X3 ,X4 ,X5 ,X6
, X7.

【００３９】図４及び図５に、上記ＤＣＴ演算による図
１及び図２におけるデ―タ列を示す。このように、上記
実施例においては、ＤＣＴ変換回路を転置行列を用いて
、加算及び減算の回路ブロックと乗算の回路とに分割す
ることにより、乗算器を従来より少なくすることができ
る。さらに、ＤＣＴ変換回路内の演算処理のクロック信
号をデ―タ伝送のクロック信号の周波数の１．５倍にす
ることにより、非常に簡単な回路構成のＤＣＴ変換回路
となる。従って、容易に設計可能でしかも回路規模の小
さいＤＣＴ変換専用のＬＳＩを実現することができる。FIGS. 4 and 5 show the data strings in FIGS. 1 and 2 obtained by the above DCT calculation. In this manner, in the above embodiment, the number of multipliers can be reduced compared to the conventional art by dividing the DCT transform circuit into addition and subtraction circuit blocks and multiplication circuits using a transposed matrix. Furthermore, by setting the clock signal for arithmetic processing in the DCT conversion circuit to 1.5 times the frequency of the clock signal for data transmission, the DCT conversion circuit has a very simple circuit configuration. Therefore, it is possible to realize an LSI dedicated to DCT conversion that can be easily designed and has a small circuit scale.

【００４０】[0040]

【発明の効果】以上説明したように、本発明によれば、
入力される一連のデ―タ列を８デ―タ列毎に区分してデ
―タブロックを形成し、クロック信号に従ってデ―タブ
ロック内の８デ―タ列をデ―タ列単位で組み合わせて、
互いに加算及び減算の演算処理を所定回数行なって合成
デ―タ列を生成し、レジスタに記憶された離散コサイン
変換の係数デ―タを、この合成デ―タ列に順次乗じつつ
累積加算して、８つの累積デ―タ列を生成し、この８つ
の累積デ―タ列を所定の順序で出力して離散コサイン変
換デ―タとすることにより、高速アルゴリズムを採用す
ることなく、回路規模を小さなＤＣＴの専用ＬＳＩを用
いた離散コサイン変換装置を実現することができる。[Effects of the Invention] As explained above, according to the present invention,
A series of input data strings is divided into 8 data strings to form a data block, and the 8 data strings in the data block are combined in data string units according to a clock signal. hand,
A synthetic data string is generated by performing calculation processing of addition and subtraction on each other a predetermined number of times, and the coefficient data of the discrete cosine transform stored in the register is cumulatively added while sequentially multiplying this synthetic data string. By generating eight cumulative data strings and outputting these eight cumulative data strings in a predetermined order as discrete cosine transformed data, the circuit size can be reduced without using a high-speed algorithm. A discrete cosine transform device using a small DCT dedicated LSI can be realized.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明による離散コサイン変換装置のブロック
図。FIG. 1 is a block diagram of a discrete cosine transform device according to the present invention.

【図２】本発明による離散コサイン変換装置のブロック
図。FIG. 2 is a block diagram of a discrete cosine transform device according to the present invention.

【図３】図１及び図２における信号のタイミングチャ―
ト。[Figure 3] Signal timing chart in Figures 1 and 2
to.

【図４】図１及び図２における信号のタイミングチャ―
ト。[Figure 4] Signal timing chart in Figures 1 and 2
to.

【図５】図１及び図２における信号のタイミングチャ―
ト。[Figure 5] Timing chart of signals in Figures 1 and 2
to.

【符号の説明】[Explanation of symbols]

１……シリアル／パラレル変換器 ２，３，２４，２５……シフトレジスタ４，５，６，７
，１２，１３……符号反転器８，９，１０，１１，１６
，１７……加算器１４，１５……ＡＮＤゲ―ト １８，１９……乗算器 ２０，２１……係数レジスタ ２２，２３……累積加算器 ２６……パラレル／シリアル変換器1... Serial/parallel converter 2, 3, 24, 25... Shift register 4, 5, 6, 7
, 12, 13... Sign inverter 8, 9, 10, 11, 16
, 17... Adder 14, 15... AND gate 18, 19... Multiplier 20, 21... Coefficient register 22, 23... Cumulative adder 26... Parallel/serial converter

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　アナログ情報信号を標本化して所定桁
ビットのディジタルデ―タ列に変換し、各桁ビットのデ
―タ列を８デ―タ列毎に区分してこれを Ｄ０　，Ｄ１　，Ｄ２　，Ｄ３　，Ｄ４　，Ｄ５　，Ｄ
６　，Ｄ７としたとき、 【数３】 なる離散コサイン変換処理の演算を施して、Ｘ０　，Ｘ
１　，Ｘ２　，Ｘ３　，Ｘ４　，Ｘ５　，Ｘ６　，Ｘ７
なる離散コサイン変換デ―タを生成する変換装置であっ
て、 〔Ｄ〕Ｔ　　＝〔Ｄ０　，Ｄ１　，Ｄ２　，Ｄ３　，Ｄ
４　，Ｄ５　，Ｄ６　，Ｄ７　〕とし、〔Ｘ〕Ｔ　　＝
〔Ｘ０　，Ｘ１　，Ｘ２　，Ｘ３　，Ｘ４　，Ｘ５，Ｘ
６　，Ｘ７　〕としたとき、【数５】 を得る第１手段と、 【数６】 を得る第２手段とを備えたことを特徴とする離散コサイ
ン変換装置。Claim 1: An analog information signal is sampled and converted into a digital data string of predetermined digit bits, and the data string of each digit bit is divided into eight data strings, which are divided into D0, D1, D2, D3, D4, D5, D
6, D7, perform the discrete cosine transformation processing as shown in [Equation 3] to obtain X0,
1 ,X2 ,X3 ,X4 ,X5 ,X6 ,X7
A transform device that generates discrete cosine transform data such that [D]T = [D0, D1, D2, D3, D
4 , D5 , D6 , D7 ], [X] T =
[X0,X1,X2,X3,X4,X5,X
6,