JPH04340744A - Manufacture of semiconductor device - Google Patents
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】 本発明は半導体装置の製造方
法に関し、更に詳しくは、誘電体分離技術および選択エ
ピタキシャル技術により素子形成領域を形成し、その素
子形成領域に異なる素子を構築する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming an element formation region using dielectric isolation technology and selective epitaxial technology and constructing different elements in the element formation region.
【０００２】0002
【従来の技術】 従来より高耐圧を必要とする用途に
は島領域を完全に絶縁する誘電体分離法が用いられてい
る。図８乃至図１２はその従来例を経時的に示す模式断
面図である。Ｎ型半導体基板１０上にシリコン酸化膜１
１を形成する（図８）。次にそのシリコン酸化膜１１上
にレジスト１２を塗布した後、周知のフォトリソ法によ
りレジスト１２を開口し、そのレジスト１２直下のシリ
コン酸化膜１１を除去する（図９）。BACKGROUND OF THE INVENTION Conventionally, dielectric isolation methods that completely insulate island regions have been used for applications requiring high breakdown voltages. 8 to 12 are schematic sectional views showing the conventional example over time. Silicon oxide film 1 on N-type semiconductor substrate 10
1 (Figure 8). Next, a resist 12 is applied on the silicon oxide film 11, and then the resist 12 is opened by a well-known photolithography method, and the silicon oxide film 11 immediately below the resist 12 is removed (FIG. 9).
【０００３】次にシリコン酸化膜１１上に残存するレジ
スト１２を除去し、シリコン酸化膜１１をマスクにして
半導体基板１０をウェットエッチングすることによりＶ
溝１６を形成する（図１０）。次に、シリコン酸化膜１
１を除去した後、Ｎ＋ 不純物たとえばアンチモン等を
所定の厚さに沈積しＮ＋不純物拡散層１３を形成すると
同時に、その後そのＮ＋ 不純物拡散層１３上に酸化ド
ライブを行うことにより、酸化膜１４を形成する（図１
１）。Next, the resist 12 remaining on the silicon oxide film 11 is removed, and the semiconductor substrate 10 is wet-etched using the silicon oxide film 11 as a mask.
A groove 16 is formed (FIG. 10). Next, silicon oxide film 1
After removing 1, an N+ impurity such as antimony is deposited to a predetermined thickness to form an N+ impurity diffusion layer 13. At the same time, an oxide film 14 is formed by performing oxidation drive on the N+ impurity diffusion layer 13. (Figure 1
1).
【０００４】その後、ポリシリコン１５を約６００μｍ
堆積する。なおそのポリシリコン１５を酸化膜１４上に
堆積するかわりに、半導体基板表面側にウェハを張り合
わせ支持体としてもよい。その後半導体基板１０の裏面
からポリシリコン１５をＶ溝１６の先端が出現するまで
研磨し、ポリシリコン１５を分離領域とし、半導体基板
１０を絶縁分離することにより半導体基板１０には素子
形成領域が形成される（図１２）。[0004] After that, polysilicon 15 is coated with a thickness of about 600 μm.
accumulate. Note that instead of depositing the polysilicon 15 on the oxide film 14, a wafer may be attached to the surface of the semiconductor substrate as a support. Thereafter, polysilicon 15 is polished from the back surface of semiconductor substrate 10 until the tip of V-groove 16 appears, polysilicon 15 is used as an isolation region, and semiconductor substrate 10 is insulated and separated, thereby forming an element formation region in semiconductor substrate 10. (Figure 12).
【０００５】[0005]
【発明が解決しようとする課題】 ところで、従来の
誘電体分離においてはｐｎ接合分離に比べデバイス間の
ラッチアップ現象が発生せず良好であるが、大電流化を
考慮したときに限界がある。また、同じ特性をもつ素子
形成領域の構築に限定され、異なる特性をもつ素子形成
領域は構築できず、フレキシビリティに欠ける。[Problems to be Solved by the Invention] Conventional dielectric isolation is better than pn junction isolation because no latch-up phenomenon occurs between devices, but there is a limit when considering large currents. Furthermore, it is limited to constructing element forming regions with the same characteristics, and cannot construct element forming regions having different characteristics, resulting in a lack of flexibility.
【０００６】本発明は上記に鑑みてなされたもので、異
なる特性をもつ素子形成領域を形成し、その素子形成領
域に異なる素子を構築でき、またその構築された素子は
高耐圧および大電流を可能とし、かつ電流容量の大きい
半導体装置の製造方法を提供することを目的とする。The present invention has been made in view of the above, and it is possible to form element formation regions with different characteristics, to construct different elements in the element formation regions, and to allow the constructed elements to withstand high voltage and large current. It is an object of the present invention to provide a method for manufacturing a semiconductor device that is possible and has a large current capacity.
【０００７】[0007]
【課題を解決するための手段】 本発明の半導体装置
の製造方法は、第１導電型半導体基板表面上に第１導電
型不純物を拡散することにより第１導電型不純物拡散層
を形成すると同時に、その第１導電型不純物拡散層上に
第１酸化膜を形成し、その後その第１酸化膜上に窒化膜
を形成し、次いでその窒化膜上にレジストを形成した後
、上記第１導電型不純物拡散層上の上記第１酸化膜と上
記窒化膜および上記レジストの所定部位を除去し、次い
でその除去した上記第１酸化膜直下の上記第１導電型半
導体基板をエッチングすることにより底部が平坦な形状
のトレンチを形成し、次いで残存する上記レジストを除
去した後、上記第１導電型不純物を上記トレンチの内壁
および底部に拡散することにより第１導電型不純物拡散
層を形成すると同時に、そのトレンチの内壁および底部
の第１導電型不純物拡散層上に第２酸化膜を形成し、そ
の後上記トレンチ底部の上記第２酸化膜を除去し、次い
で残存する上記窒化膜を除去した後、上記トレンチ内に
第２導電型ポリシリコンを形成した後、そのトレンチ底
部の第２導電型ポリシリコンを除去し、その後そのトレ
ンチにエピタキシャル層を形成し、その後そのエピタキ
シャル層上に第２導電型不純物を拡散した後、そのエピ
タキシャル層上、上記第１酸化膜および上記第２導電型
ポリシリコン上に支持体を形成した後、上記基板裏面か
ら素子形成領域が出現するまでラッピングすることによ
り、第１および第２の素子形成領域を形成し、その後そ
れぞれの素子形成領域に異なる素子を構築する。Means for Solving the Problems A method for manufacturing a semiconductor device of the present invention includes forming a first conductivity type impurity diffusion layer by diffusing a first conductivity type impurity onto the surface of a first conductivity type semiconductor substrate; A first oxide film is formed on the first conductivity type impurity diffusion layer, a nitride film is formed on the first oxide film, a resist is formed on the nitride film, and then the first conductivity type impurity is formed on the first conductivity type impurity diffusion layer. By removing predetermined portions of the first oxide film, the nitride film, and the resist on the diffusion layer, and then etching the first conductivity type semiconductor substrate immediately below the removed first oxide film, a flat bottom portion is formed. After forming a trench of the same shape and then removing the remaining resist, a first conductivity type impurity diffusion layer is formed by diffusing the first conductivity type impurity into the inner wall and bottom of the trench. A second oxide film is formed on the first conductivity type impurity diffusion layer on the inner wall and the bottom, and then the second oxide film on the bottom of the trench is removed, and then the remaining nitride film is removed, and then a second oxide film is formed in the trench. After forming the second conductivity type polysilicon, removing the second conductivity type polysilicon at the bottom of the trench, then forming an epitaxial layer in the trench, and then diffusing second conductivity type impurities on the epitaxial layer. After forming a support on the epitaxial layer, the first oxide film, and the second conductivity type polysilicon, the first and second Device formation regions are formed, and then different devices are constructed in each device formation region.
【０００８】[0008]
【作用】 基板に平坦な底部を有し、側面にポリシリ
コン層が形成されたトレンチ部を設け、そのトレンチに
エピタキシャル層を形成し、その基板の裏面側をラッピ
ングするので、同一基板上に異なる特性をもち、かつ完
全に素子間の絶縁性を保つ素子形成領域が形成される。
また、高耐圧かつ大電流化を可能とする素子を形成する
ことができ、主端子間の電気抵抗および熱抵抗を低減で
き、電流容量を増大できる。[Operation] A trench portion with a flat bottom and a polysilicon layer formed on the side surfaces is provided on the substrate, an epitaxial layer is formed in the trench, and the back side of the substrate is lapped, so different materials can be formed on the same substrate. An element formation region is formed which has characteristics and maintains complete insulation between elements. Further, it is possible to form an element that can withstand a high voltage and handle a large current, and the electrical resistance and thermal resistance between the main terminals can be reduced, and the current capacity can be increased.
【０００９】[0009]
【実施例】 図１乃至図７は本発明を経時的に示す模
式断面図である。Ｐ型半導体基板１上にＰ＋ 不純物を
拡散し、Ｐ＋ 不純物拡散層２を形成すると同時に、そ
のＰ＋ 不純物拡散層２上をドライブ酸化することによ
りシリコン酸化膜３を形成し、続いてそのシリコン酸化
膜３上にＣＶＤ法によりシリコン窒化膜４を形成する（
図１）。Embodiments FIGS. 1 to 7 are schematic cross-sectional views showing the present invention over time. A P+ impurity is diffused onto a P-type semiconductor substrate 1 to form a P+ impurity diffusion layer 2, and at the same time, a silicon oxide film 3 is formed by drive oxidation on the P+ impurity diffusion layer 2, and then the silicon oxide film is A silicon nitride film 4 is formed on 3 by CVD method (
Figure 1).
【００１０】次に、シリコン窒化膜４上に、レジスト５
を塗布した後、周知のフォトリソ工程により、そのレジ
スト５を開口する（図２）。次に、トレンチ部７となる
Ｐ型半導体基板１直上のシリコン窒化膜４をドライエッ
チングし、さらにシリコン酸化膜３をウェットエッチン
グにすることにより除去し、さらにレジスト５をマスク
にしてＰ型半導体基板１を異方性のドライエッチングに
より約４０μｍの深さのトレンチ部７を形成する（図３
）。Next, a resist 5 is formed on the silicon nitride film 4.
After coating, the resist 5 is opened by a well-known photolithography process (FIG. 2). Next, the silicon nitride film 4 directly above the P-type semiconductor substrate 1, which will become the trench portion 7, is removed by dry etching, and the silicon oxide film 3 is removed by wet etching, and the P-type semiconductor substrate is further removed using the resist 5 as a mask. 1 is subjected to anisotropic dry etching to form a trench portion 7 with a depth of approximately 40 μm (FIG. 3).
).
【００１１】次に、残存するレジスト５を除去した後、
高濃度のＰ＋ 不純物を拡散することにより、トレンチ
部７の底面および側壁にＰ＋ 不純物拡散層２ａを形成
する。その後、そのＰ＋ 不純物拡散層２ａ上にシリコ
ン酸化膜３ａ、１００００ 〜１５０００ Åを形成し
た後、トレンチ部７の底面のシリコン酸化膜３ａを除去
する。その後、先に形成したシリコン窒化膜４を熱リン
酸により除去する（図４）。Next, after removing the remaining resist 5,
By diffusing high concentration P+ impurities, P+ impurity diffusion layers 2a are formed on the bottom and side walls of trench portion 7. Thereafter, a silicon oxide film 3a having a thickness of 10,000 to 15,000 Å is formed on the P+ impurity diffusion layer 2a, and then the silicon oxide film 3a on the bottom surface of the trench portion 7 is removed. Thereafter, the previously formed silicon nitride film 4 is removed using hot phosphoric acid (FIG. 4).
【００１２】次に、Ｎ＋ ポリシリコン６ａをトレンチ
部７にＣＶＤ法により堆積した後、異方性ドライエッチ
ングにより、トレンチ部７底部のＮ＋ ポリシリコン６
ａを除去する。その後、トレンチ部７内に周知の選択エ
ピ技術により、たとえばＮ型のエピタキシャル層８を成
長させた後、そのエピタキシャル層８に高濃度のＮ＋＋
不純物たとえば砒素、リン等を拡散する（図５）。Next, after N+ polysilicon 6a is deposited in the trench portion 7 by CVD, the N+ polysilicon 6a at the bottom of the trench portion 7 is removed by anisotropic dry etching.
Remove a. Thereafter, for example, an N-type epitaxial layer 8 is grown in the trench portion 7 by a well-known selective epitaxial technique, and then a high concentration of N++ is applied to the epitaxial layer 8.
Diffuse impurities such as arsenic, phosphorus, etc. (FIG. 5).
【００１３】次に、この半導体基板１表面上に支持体と
して、Ｎ＋ ポリシリコン６ｂを約６００μｍの厚さに
堆積する。なお、上述したエピタキシャル層８へ高濃度
のＮ＋＋不純物を拡散することにより、エピタキシャル
層８表面側およびトレンチ部７側面側にＮ＋＋層９が形
成される。その後、半導体基板１裏面側より素子形成領
域が出現するまでラッピングすることにより、異なる特
性をもつ素子形成領域１０１、１０３および１０２が形
成される（図６）。Next, N+ polysilicon 6b is deposited as a support on the surface of semiconductor substrate 1 to a thickness of about 600 μm. Note that by diffusing high concentration N++ impurities into the epitaxial layer 8 described above, an N++ layer 9 is formed on the surface side of the epitaxial layer 8 and the side surface side of the trench portion 7. Thereafter, lapping is performed from the back side of the semiconductor substrate 1 until an element formation region appears, thereby forming element formation regions 101, 103, and 102 having different characteristics (FIG. 6).
【００１４】次に、素子形成領域１０１、１０２、１０
３のそれぞれに周知の方法により素子を形成する。本実
施例では、素子形成領域１０１にはＮＭＯＳおよびＰＭ
ＯＳが形成され、半導体装置のロジック部を形成してい
る。また、素子形成領域１０２にはＮチャンネルＤＭＯ
Ｓ（Ｎ ＤＳＡ トランジスタ） が形成されており、
高耐圧かつ大電流を可能とする素子が形成されている。
また素子形成領域１０３にはＰチャンネルＤＭＯＳ（Ｐ
ＤＳＡ トランジスタ） が形成されており、ドライ
バ部を形成している。Next, element formation regions 101, 102, 10
Elements are formed on each of 3 by a well-known method. In this embodiment, the element formation region 101 includes NMOS and PM.
An OS is formed, forming the logic section of the semiconductor device. In addition, an N-channel DMO is provided in the element formation region 102.
S (NDSA transistor) is formed,
Elements that can withstand high voltage and handle large current are formed. Further, in the element formation region 103, a P-channel DMOS (P
A DSA (transistor) is formed, forming a driver section.
【００１５】[0015]
【発明の効果】 以上説明したように、本発明によれ
ば、従来の誘電体分離法に選択エピタキシャル法を組み
込む工程、すなわち平坦な底部を有するトレンチを基板
に設け、その側面にポリシリコン層が形成されたトレン
チにエピタキシャル層を形成する工程を設けたので、同
一基板上に容易に異なる特性をもつ完全に素子分離され
た素子形成領域を形成でき、その素子形成領域に異なる
素子を構築できる。またその構築された素子は高耐圧お
よび大電流を可能とし、かつ電流容量を増大できる。Effects of the Invention As explained above, according to the present invention, a process of incorporating a selective epitaxial method into a conventional dielectric isolation method, that is, a trench having a flat bottom is provided in a substrate, and a polysilicon layer is formed on the side surface of the trench. Since the step of forming an epitaxial layer in the formed trench is provided, it is possible to easily form completely isolated element formation regions having different characteristics on the same substrate, and different elements can be constructed in the element formation region. Furthermore, the constructed element can handle high voltage and large current, and can increase current capacity.
【００１６】すなわち、フレキシビリティに富んだ半導
体装置の製造方法を提供できる。In other words, it is possible to provide a highly flexible method for manufacturing a semiconductor device.
【図１】 本発明実施例を説明する図[Fig. 1] Diagram explaining an embodiment of the present invention
【図２】 本
発明実施例を説明する図[Fig. 2] Diagram explaining the embodiment of the present invention
【図３】 本発明実施例を説
明する図[Figure 3] Diagram explaining the embodiment of the present invention
【図４】 本発明実施例を説明する図[Figure 4] Diagram explaining the embodiment of the present invention
【図５
】 本発明実施例を説明する図[Figure 5
] Diagrams explaining embodiments of the present invention
【図６】 本発明実
施例を説明する図[Fig. 6] Diagram explaining the embodiment of the present invention
【図７】 本発明実施例を説明する
図[Figure 7] Diagram explaining the embodiment of the present invention
【図８】 誘電体分離法による従来の製造方法を説
明する図[Figure 8] Diagram explaining the conventional manufacturing method using dielectric separation method
【図９】 誘電体分離法による従来の製造方法を説明
する図[Figure 9] Diagram explaining the conventional manufacturing method using dielectric separation method
【図１０】 誘電体分離法による従来の製造方法を説
明する図[Figure 10] Diagram explaining the conventional manufacturing method using dielectric separation method
【図１１】 誘電体分離法による従来の製造方法を説
明する図[Figure 11] Diagram explaining the conventional manufacturing method using dielectric separation method
【図１２】 誘電体分離法による従来の製造方法を説
明する図[Figure 12] Diagram explaining the conventional manufacturing method using dielectric separation method
１・・・・Ｐ型半導体基板
２、２ａ・・・・Ｐ＋ 不純物拡散層
３、３ａ・・・・シリコン酸化膜
４・・・・シリコン窒化膜
５・・・・レジスト
６ａ、６ｂ・・・・Ｎ＋ ポリシリコン７・・・・トレ
ンチ部
８・・・・選択エピタキシャル層
９・・・・Ｎ＋＋層
１０１、１０２、１０３・・・・素子1...P-type semiconductor substrate 2, 2a...P+ Impurity diffusion layer 3, 3a...Silicon oxide film 4...Silicon nitride film 5...Resist 6a, 6b...・N+ polysilicon 7...Trench portion 8...Selected epitaxial layer 9...N++ layer 101, 102, 103...Element
Claims (1)
電型不純物を拡散することにより第１導電型不純物拡散
層を形成すると同時に、その第１導電型不純物拡散層上
に第１酸化膜を形成し、その後その第１酸化膜上に窒化
膜を形成し、次いでその窒化膜上にレジストを形成した
後、上記第１導電型不純物拡散層上の上記第１酸化膜と
上記窒化膜および上記レジストの所定部位を除去し、次
いでその除去した上記第１酸化膜直下の上記第１導電型
半導体基板をエッチングすることにより底部が平坦な形
状のトレンチを形成し、次いで残存する上記レジストを
除去した後、上記第１導電型不純物を上記トレンチの内
壁および底部に拡散することにより第１導電型不純物拡
散層を形成すると同時に、そのトレンチの内壁および底
部の第１導電型不純物拡散層上に第２酸化膜を形成し、
その後上記トレンチ底部の上記第２酸化膜を除去し、次
いで残存する上記窒化膜を除去した後、上記トレンチ内
に第２導電型ポリシリコンを形成した後、そのトレンチ
底部の第２導電型ポリシリコンを除去し、その後そのト
レンチにエピタキシャル層を形成し、その後そのエピタ
キシャル層上に第２導電型不純物を拡散した後、そのエ
ピタキシャル層上、上記第１酸化膜および上記第２導電
型ポリシリコン上に支持体を形成した後、上記基板裏面
から素子形成領域が出現するまでラッピングすることに
より、第１および第２の素子形成領域を形成し、その後
それぞれの素子形成領域に異なる素子を構築する、半導
体装置の製造方法。1. A first conductivity type impurity diffusion layer is formed by diffusing a first conductivity type impurity on the surface of a first conductivity type semiconductor substrate, and at the same time, a first oxide film is formed on the first conductivity type impurity diffusion layer. After forming a nitride film on the first oxide film, and then forming a resist on the nitride film, the first oxide film and the nitride film on the first conductivity type impurity diffusion layer are formed. A predetermined portion of the resist is removed, and then the first conductivity type semiconductor substrate immediately below the removed first oxide film is etched to form a trench with a flat bottom, and then the remaining resist is removed. After that, a first conductivity type impurity diffusion layer is formed by diffusing the first conductivity type impurity into the inner wall and bottom of the trench, and at the same time, a first conductivity type impurity diffusion layer is formed on the first conductivity type impurity diffusion layer at the inner wall and bottom of the trench. Forms a dioxide film,
After that, the second oxide film at the bottom of the trench is removed, the remaining nitride film is removed, a second conductivity type polysilicon is formed in the trench, and the second conductivity type polysilicon at the bottom of the trench is removed. After that, an epitaxial layer is formed in the trench, and then a second conductivity type impurity is diffused on the epitaxial layer, and then on the epitaxial layer, the first oxide film, and the second conductivity type polysilicon. After forming the support, lapping is performed from the back surface of the substrate until an element formation area appears, thereby forming first and second element formation areas, and then constructing different elements in each element formation area. Method of manufacturing the device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113044A JPH04340744A (en) | 1991-05-17 | 1991-05-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113044A JPH04340744A (en) | 1991-05-17 | 1991-05-17 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340744A true JPH04340744A (en) | 1992-11-27 |
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Family Applications (1)
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|---|---|---|---|
| JP3113044A Pending JPH04340744A (en) | 1991-05-17 | 1991-05-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340744A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11207448B2 (en) | 2015-11-26 | 2021-12-28 | Japan Medical Device Technology Co., Ltd. | Bioabsorbable stent |
-
1991
- 1991-05-17 JP JP3113044A patent/JPH04340744A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11207448B2 (en) | 2015-11-26 | 2021-12-28 | Japan Medical Device Technology Co., Ltd. | Bioabsorbable stent |
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