JPH04340322A - 短絡保護回路 - Google Patents
短絡保護回路Info
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- JPH04340322A JPH04340322A JP3107899A JP10789991A JPH04340322A JP H04340322 A JPH04340322 A JP H04340322A JP 3107899 A JP3107899 A JP 3107899A JP 10789991 A JP10789991 A JP 10789991A JP H04340322 A JPH04340322 A JP H04340322A
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- 229920006395 saturated elastomer Polymers 0.000 description 2
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Landscapes
- Protection Of Static Devices (AREA)
- Control Of Ac Motors In General (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、モータ制御用インバー
タ装置等のアーム短絡や負荷短絡の事故対策として、半
導体素子の保護に用いられる短絡保護回路の改良に関す
る。
タ装置等のアーム短絡や負荷短絡の事故対策として、半
導体素子の保護に用いられる短絡保護回路の改良に関す
る。
【０００２】
【従来の技術】従来、この種の短絡保護回路として、図
５に示すものが用いられてきた。以下、図５に基づいて
従来の短絡保護回路の構成を説明する。図５において、
１は主電源、２は負荷、３は半導体スイッチ素子（図示
は絶縁ゲート形バイポーラトランジスタ：ＩＧＢＴ、以
下単にＩＧＢＴと称す）、１０１は電流検出抵抗であり
、これらは全て直列接続されて主回路を構成している。 ＩＧＢＴ３のゲート・エミッタ間はゲートドライバ１０
５の出力に接続され、電流検出抵抗１０１の両端電圧は
それと基準電圧源１０３との差が比較器１０２の入力と
して与えられるように接続される。比較器１０２の出力
はエッジトリガ形フリップフロップ１０６のリセット入
力に接続される。負荷２への電力供給をオン・オフ制御
するための入力信号ＶＩＮは、前記フリップフロップ１
０６のセット入力に接続されるとともに、ＡＮＤ回路１
０４によってそれと前記フリップフロップ１０６の出力
との論理積をとって前記ゲートドライバ一１０５の入力
に与えるよう構成される。
５に示すものが用いられてきた。以下、図５に基づいて
従来の短絡保護回路の構成を説明する。図５において、
１は主電源、２は負荷、３は半導体スイッチ素子（図示
は絶縁ゲート形バイポーラトランジスタ：ＩＧＢＴ、以
下単にＩＧＢＴと称す）、１０１は電流検出抵抗であり
、これらは全て直列接続されて主回路を構成している。 ＩＧＢＴ３のゲート・エミッタ間はゲートドライバ１０
５の出力に接続され、電流検出抵抗１０１の両端電圧は
それと基準電圧源１０３との差が比較器１０２の入力と
して与えられるように接続される。比較器１０２の出力
はエッジトリガ形フリップフロップ１０６のリセット入
力に接続される。負荷２への電力供給をオン・オフ制御
するための入力信号ＶＩＮは、前記フリップフロップ１
０６のセット入力に接続されるとともに、ＡＮＤ回路１
０４によってそれと前記フリップフロップ１０６の出力
との論理積をとって前記ゲートドライバ一１０５の入力
に与えるよう構成される。
【０００３】以下、図６の動作波形図を参照して上記従
来回路の動作を説明する。負荷が正常な場合、制御入力
ＶＩＮを論理「１」として与えると、この電圧の立ち上
がりによってエッジトリガ形フリップフロップ１０６が
セットされ、出力Ｑが論理「１」となる。これによって
、ＡＮＤ回路１０４の出力が論理「１」となって、ゲー
トドライバ１０５がＩＧＢＴ３をオン状態に駆動する。 ＩＧＢＴ３が導通すると、主電源１の電圧を負荷２のイ
ンピーダンスで除した有限な値の電流がＩＣ として主
回路に流れる。この主電流が電流検出抵抗１０１をなが
れる際の発生する電圧降下が基準電圧源１０３の電圧値
未満になるようにすれば、比較器１０２の出力は論理「
０」であり、フリップフロップ１０６はセットされたま
まなので、ＡＮＤ回路１０４は入力信号ＶＩＮをそのま
まゲートドライバ１０５に伝達する。したがってこの場
合は、入力信号ＶＩＮのオン・オフによって負荷２への
電力供給を制御することができる。
来回路の動作を説明する。負荷が正常な場合、制御入力
ＶＩＮを論理「１」として与えると、この電圧の立ち上
がりによってエッジトリガ形フリップフロップ１０６が
セットされ、出力Ｑが論理「１」となる。これによって
、ＡＮＤ回路１０４の出力が論理「１」となって、ゲー
トドライバ１０５がＩＧＢＴ３をオン状態に駆動する。 ＩＧＢＴ３が導通すると、主電源１の電圧を負荷２のイ
ンピーダンスで除した有限な値の電流がＩＣ として主
回路に流れる。この主電流が電流検出抵抗１０１をなが
れる際の発生する電圧降下が基準電圧源１０３の電圧値
未満になるようにすれば、比較器１０２の出力は論理「
０」であり、フリップフロップ１０６はセットされたま
まなので、ＡＮＤ回路１０４は入力信号ＶＩＮをそのま
まゲートドライバ１０５に伝達する。したがってこの場
合は、入力信号ＶＩＮのオン・オフによって負荷２への
電力供給を制御することができる。
【０００４】一方、インバータ装置におけるアーム短絡
や負荷が短絡した場合は、負荷２のインピーダンスがほ
とんど無くなり、ＩＧＢＴ３には電源電圧がほぼそのま
ま印加された状態で流し得る最大の電流、すなわち飽和
コレクタ電流が主回路に流れる。この電流値は通常動作
時の主回路電流に比べて大幅に大きいので、この電流に
よって電流検出抵抗１０１に発生する電圧降下を基準電
圧源１０３の電圧よりも大きくすることは容易である。 このように回路条件を設定すると、短絡電流通電時には
比較器１０２の出力は論理「１」となり、フリップフロ
ップ１０６をリセットする。これによって、ＡＮＤ回路
１０４はそれ以降は入力信号ＶＩＮの状態にかかわらず
論理「０」を出力するので、ＩＧＢＴ３をスイッチ・オ
フし短絡負荷電流を遮断する。
や負荷が短絡した場合は、負荷２のインピーダンスがほ
とんど無くなり、ＩＧＢＴ３には電源電圧がほぼそのま
ま印加された状態で流し得る最大の電流、すなわち飽和
コレクタ電流が主回路に流れる。この電流値は通常動作
時の主回路電流に比べて大幅に大きいので、この電流に
よって電流検出抵抗１０１に発生する電圧降下を基準電
圧源１０３の電圧よりも大きくすることは容易である。 このように回路条件を設定すると、短絡電流通電時には
比較器１０２の出力は論理「１」となり、フリップフロ
ップ１０６をリセットする。これによって、ＡＮＤ回路
１０４はそれ以降は入力信号ＶＩＮの状態にかかわらず
論理「０」を出力するので、ＩＧＢＴ３をスイッチ・オ
フし短絡負荷電流を遮断する。
【０００５】この短絡保護回路では、主スイッチ素子に
高い電源電圧と大電流が同時に印加されるので極めて大
きな電力損失が発生し、主スイッチ素子の短絡耐量が十
分に大きくかつ保護回路の応答が極めて早くないと素子
が破壊する場合がある。
高い電源電圧と大電流が同時に印加されるので極めて大
きな電力損失が発生し、主スイッチ素子の短絡耐量が十
分に大きくかつ保護回路の応答が極めて早くないと素子
が破壊する場合がある。
【０００６】主スイッチ素子の短絡破壊を防ぐため、オ
ン駆動時のゲートバイアス電圧を低めに設定して飽和電
流を小さくすることが行なわれるが、通常動作時に主ス
イッチ素子の通電能力が低下し、導通時の電圧降下が大
きくなって損失が増える問題がある。また、ＩＧＢＴな
どの主スイッチ素子の設計を行なう上でも、短絡破壊に
強くするため飽和電流を低く抑える設計をすることがで
きるが、飽和電流を低く抑えるとスイッチ素子の通電能
力が低下するため耐圧、オン時間、スイッチング時間の
トレードオフが悪化し、インバータ装置など応用機器の
性能が十分に出せない原因となっている。さらに、短絡
電流遮断時には大きな短絡電流をＩＧＢＴが高速に遮断
するため、回路の寄生インダクタンスに蓄えられた電磁
エネルギーによる大きなサージ電圧が発生し、ＩＧＢＴ
の耐圧を越えて素子破壊する問題があった。また、フリ
ップフロップ回路はラッチ動作をするので、ノイズシミ
ュレータ試験等の極めてパルス幅の狭いノイズでもいっ
たん誤動作すると、次の制御パルスが来るまでは制御不
能となる問題もあった。
ン駆動時のゲートバイアス電圧を低めに設定して飽和電
流を小さくすることが行なわれるが、通常動作時に主ス
イッチ素子の通電能力が低下し、導通時の電圧降下が大
きくなって損失が増える問題がある。また、ＩＧＢＴな
どの主スイッチ素子の設計を行なう上でも、短絡破壊に
強くするため飽和電流を低く抑える設計をすることがで
きるが、飽和電流を低く抑えるとスイッチ素子の通電能
力が低下するため耐圧、オン時間、スイッチング時間の
トレードオフが悪化し、インバータ装置など応用機器の
性能が十分に出せない原因となっている。さらに、短絡
電流遮断時には大きな短絡電流をＩＧＢＴが高速に遮断
するため、回路の寄生インダクタンスに蓄えられた電磁
エネルギーによる大きなサージ電圧が発生し、ＩＧＢＴ
の耐圧を越えて素子破壊する問題があった。また、フリ
ップフロップ回路はラッチ動作をするので、ノイズシミ
ュレータ試験等の極めてパルス幅の狭いノイズでもいっ
たん誤動作すると、次の制御パルスが来るまでは制御不
能となる問題もあった。
【０００７】
【発明が解決しようとする課題】以上のように従来の短
絡保護回路では、電圧比較器やフリップフロップなどで
保護回路を構成しているので、 １）大きな短絡電流が流れ同時に高電圧が印加されるの
で、主スイッチ素子に高度な短絡耐量が要求される。 ２）短絡耐量を重視すると主スイッチ素子の高性能化（
低損失化）が困難になる。 ３）保護回路に高速な応答が要求され、回路のコストが
高い。 ４）過電流遮断時のサージ電圧が大きくなりやすい。 ５）ノイズ誤動作に弱い。 などの実用上の問題がある。本発明は上記のような問題
を解決するためになされたもので、高性能なスイッチ素
子に適した短絡保護回路を提供することを目的とする。
絡保護回路では、電圧比較器やフリップフロップなどで
保護回路を構成しているので、 １）大きな短絡電流が流れ同時に高電圧が印加されるの
で、主スイッチ素子に高度な短絡耐量が要求される。 ２）短絡耐量を重視すると主スイッチ素子の高性能化（
低損失化）が困難になる。 ３）保護回路に高速な応答が要求され、回路のコストが
高い。 ４）過電流遮断時のサージ電圧が大きくなりやすい。 ５）ノイズ誤動作に弱い。 などの実用上の問題がある。本発明は上記のような問題
を解決するためになされたもので、高性能なスイッチ素
子に適した短絡保護回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による短絡保護回
路は、半導体スイッチ素子と、この半導体スイッチ素子
の制御の基準となる電極と主電源の一方の電極との間に
接続された定電流素子とを有し、前記半導体スイッチ素
子の制御電極と主電源の前記電極との間にその出力が接
続されたゲートドライバを有するものである。
路は、半導体スイッチ素子と、この半導体スイッチ素子
の制御の基準となる電極と主電源の一方の電極との間に
接続された定電流素子とを有し、前記半導体スイッチ素
子の制御電極と主電源の前記電極との間にその出力が接
続されたゲートドライバを有するものである。
【０００９】
【作用】本発明による短絡保護回路においては、短絡時
の過電流では主スイッチ素子に直列接続された定電流素
子の飽和特性によって主スイッチ素子のゲート電圧が減
少することを利用して、主スイッチ素子を任意の過電流
値で定電流動作させる。これによって、応答が速く、高
性能なスイッチ素子に適した短絡保護回路を実現できる
。
の過電流では主スイッチ素子に直列接続された定電流素
子の飽和特性によって主スイッチ素子のゲート電圧が減
少することを利用して、主スイッチ素子を任意の過電流
値で定電流動作させる。これによって、応答が速く、高
性能なスイッチ素子に適した短絡保護回路を実現できる
。
【００１０】
【実施例】図１は本発明による短絡保護回路の一実施例
を示す回路図、図２は図１回路の動作波形図、図３は本
発明で使用するＭＯＳＦＥＴの出力特性を示す図である
。以下、この実施例の基づいて説明する。
を示す回路図、図２は図１回路の動作波形図、図３は本
発明で使用するＭＯＳＦＥＴの出力特性を示す図である
。以下、この実施例の基づいて説明する。
【００１１】図１の短絡保護回路では、ＩＧＢＴ（主ス
イッチ素子）３のエミッタと主電源１の負電源との間に
ＭＯＳＦＥＴ１０１のドレイン・ソース間を接続する。 制御入力信号ＶＩＮを受けたゲートドライバ１０５の出
力は、ＩＧＢＴ３のゲートとＭＯＳＦＥＴ１０１のソー
ス電極に接続し、さらにＭＯＳＦＥＴ１０１のゲート・
ソース間には電圧源１０３の出力を与えるように構成す
る。主回路に主電源１と負荷２が接続されるのは従来の
回路と同様である。
イッチ素子）３のエミッタと主電源１の負電源との間に
ＭＯＳＦＥＴ１０１のドレイン・ソース間を接続する。 制御入力信号ＶＩＮを受けたゲートドライバ１０５の出
力は、ＩＧＢＴ３のゲートとＭＯＳＦＥＴ１０１のソー
ス電極に接続し、さらにＭＯＳＦＥＴ１０１のゲート・
ソース間には電圧源１０３の出力を与えるように構成す
る。主回路に主電源１と負荷２が接続されるのは従来の
回路と同様である。
【００１２】次に、上記実施例の動作を図２を参照して
説明する。本発明で使用するＭＯＳＦＥＴ１０１は図３
に示すような飽和電流特性を持っており、ゲート電圧で
決まる飽和電流ＩＳＡＴ未満のドレイン電流ではわずか
な抵抗を持った抵抗体として動作する一方、この電流値
以上にドレイン電流を増やそうとすると、急にドレイン
・ソース間の抵抗が増してドレイン電流の増加を防ぎ、
定電流動作を行なう。
説明する。本発明で使用するＭＯＳＦＥＴ１０１は図３
に示すような飽和電流特性を持っており、ゲート電圧で
決まる飽和電流ＩＳＡＴ未満のドレイン電流ではわずか
な抵抗を持った抵抗体として動作する一方、この電流値
以上にドレイン電流を増やそうとすると、急にドレイン
・ソース間の抵抗が増してドレイン電流の増加を防ぎ、
定電流動作を行なう。
【００１３】このようなＭＯＳＦＥＴを使用し、そのゲ
ート電圧として電圧源１０３によってその飽和電流ＩＳ
ＡＴ が正常負荷時の負荷電流よりも十分大きくかつ短
絡などの以上負荷電流よりも十分小さくなるように設定
することにより、図１の回路では図２のような動作をさ
せることができる。すなわち、正常な負荷電流ではＭＯ
ＳＦＥＴ１０１はそのドレイン・ソース間が低抵抗で、
その電圧はＶ０１に示したわずかな電圧（１００ｍＶ程
度）となるようにすれば、ゲートドライバ１０５の出力
電圧はほぼ全てＩＧＢＴ３のゲート・エミッタ間に印加
されるので、ＩＧＢＴ３は完全にオン状態に駆動できる
。
ート電圧として電圧源１０３によってその飽和電流ＩＳ
ＡＴ が正常負荷時の負荷電流よりも十分大きくかつ短
絡などの以上負荷電流よりも十分小さくなるように設定
することにより、図１の回路では図２のような動作をさ
せることができる。すなわち、正常な負荷電流ではＭＯ
ＳＦＥＴ１０１はそのドレイン・ソース間が低抵抗で、
その電圧はＶ０１に示したわずかな電圧（１００ｍＶ程
度）となるようにすれば、ゲートドライバ１０５の出力
電圧はほぼ全てＩＧＢＴ３のゲート・エミッタ間に印加
されるので、ＩＧＢＴ３は完全にオン状態に駆動できる
。
【００１４】このときのＩＧＢＴ３ＴＯＭＯＳＦＥＴ１
０１の電圧降下の和がオン状態損失となるが、ＩＧＢＴ
３の飽和電圧が２Ｖ程度あるのでＭＯＳＦＥＴ１０１を
追加することによる損失は数％にとどめることができる
。一方、異常な負荷状態になって負荷電流が急増すると
、ＭＯＳＦＥＴ１０１が飽和状態となってそのドレイン
・コレクタ間電圧が急増してＶ０２になる。これによっ
てＩＧＢＴ３のゲート・エミッタ間電圧はゲートドライ
バ１０５の出力ＶＤＲＶ からＶ０２を差し引いた値に
減少する。これによってＩＧＢＴ３は通電能力が減少し
、結局そのコレクタ電流はＭＯＳＦＥＴ１０１の飽和電
流ＩＳＡＴ に制限され、負荷電流は定電流制御される
。この定電流レベルではＩＧＢＴは比較的長時間耐える
ことができるので、所定の時間までに過電流を遮断すれ
ば良い。
０１の電圧降下の和がオン状態損失となるが、ＩＧＢＴ
３の飽和電圧が２Ｖ程度あるのでＭＯＳＦＥＴ１０１を
追加することによる損失は数％にとどめることができる
。一方、異常な負荷状態になって負荷電流が急増すると
、ＭＯＳＦＥＴ１０１が飽和状態となってそのドレイン
・コレクタ間電圧が急増してＶ０２になる。これによっ
てＩＧＢＴ３のゲート・エミッタ間電圧はゲートドライ
バ１０５の出力ＶＤＲＶ からＶ０２を差し引いた値に
減少する。これによってＩＧＢＴ３は通電能力が減少し
、結局そのコレクタ電流はＭＯＳＦＥＴ１０１の飽和電
流ＩＳＡＴ に制限され、負荷電流は定電流制御される
。この定電流レベルではＩＧＢＴは比較的長時間耐える
ことができるので、所定の時間までに過電流を遮断すれ
ば良い。
【００１５】この回路のよる過電流制御レベルは電圧源
１０３の電圧によって変化することができ、また過電流
保護状態のなっているか否かは、ＭＯＳＦＥＴ１０１の
ドレイン・ソース間の電圧Ｖ０ が数Ｖ程度と大きく変
化するので、これを監視すれば容易に判定できる。
１０３の電圧によって変化することができ、また過電流
保護状態のなっているか否かは、ＭＯＳＦＥＴ１０１の
ドレイン・ソース間の電圧Ｖ０ が数Ｖ程度と大きく変
化するので、これを監視すれば容易に判定できる。
【００１６】また、ＭＯＳＦＥＴ１０１のドレイン・ソ
ース間に印加される電圧は最大でもゲートドライバの出
力電圧以内であり、通常２０Ｖ程度以下なので、ＭＯＳ
ＦＥＴ１０１には３０Ｖ程度の低耐圧のものが使用でき
る。このような低耐圧ＭＯＳＦＥＴは低オン抵抗化が進
んでおり、１００Ａ程度の電流でＶ０１を１００ｍＶ程
度にするために必要な１ｍΩ程度のものも十分経済的に
実現できるようになりつつある。
ース間に印加される電圧は最大でもゲートドライバの出
力電圧以内であり、通常２０Ｖ程度以下なので、ＭＯＳ
ＦＥＴ１０１には３０Ｖ程度の低耐圧のものが使用でき
る。このような低耐圧ＭＯＳＦＥＴは低オン抵抗化が進
んでおり、１００Ａ程度の電流でＶ０１を１００ｍＶ程
度にするために必要な１ｍΩ程度のものも十分経済的に
実現できるようになりつつある。
【００１７】従来の回路ではフリップフロップにラッチ
動作によって制御していたため、細かいパルスノイズで
も長時間の誤動作が起こる問題があったが、この回路で
は仮に一旦誤動作してもパルスノイズが終了するとただ
ちに復旧するので問題が少ない。
動作によって制御していたため、細かいパルスノイズで
も長時間の誤動作が起こる問題があったが、この回路で
は仮に一旦誤動作してもパルスノイズが終了するとただ
ちに復旧するので問題が少ない。
【００１８】図４は図１のような短絡保護回路を３相イ
ンバータ装置に応用した回路の例を示す図である。図に
おいて、３０１〜３０６は主スイッチ素子のＩＧＢＴブ
リッジ、２はモータ等の負荷回路、１０７はマイコンや
ゲートドライバ等を含む制御回路、１０８はレベルシフ
タやゲートドライバを含むインタフェイス回路である。 図中、ＩＧＢＴ３０１〜３０３とＭＯＳＦＥＴ１０１、
制御回路１０７の中のゲートドライバおよびマイコンの
Ｄ／Ａ出力が図１と同様な機能を持つように構成されて
いる。本発明による短絡保護回路はこのようにシステム
化して使うと、マイコンのプログラムで過電流制御レベ
ルをトリミングしたり、図２に破線で示したように過電
流に遮断を行なうこともでき、またＭＯＳＦＥＴ１０１
のオン電圧を使って負荷電流を検出しインバータの制御
に使用する（ただし、精度を必要とするときは温度や電
流値に対しリニアライズをする必要がある）ことができ
るなどの実用上のメリットが得られる。
ンバータ装置に応用した回路の例を示す図である。図に
おいて、３０１〜３０６は主スイッチ素子のＩＧＢＴブ
リッジ、２はモータ等の負荷回路、１０７はマイコンや
ゲートドライバ等を含む制御回路、１０８はレベルシフ
タやゲートドライバを含むインタフェイス回路である。 図中、ＩＧＢＴ３０１〜３０３とＭＯＳＦＥＴ１０１、
制御回路１０７の中のゲートドライバおよびマイコンの
Ｄ／Ａ出力が図１と同様な機能を持つように構成されて
いる。本発明による短絡保護回路はこのようにシステム
化して使うと、マイコンのプログラムで過電流制御レベ
ルをトリミングしたり、図２に破線で示したように過電
流に遮断を行なうこともでき、またＭＯＳＦＥＴ１０１
のオン電圧を使って負荷電流を検出しインバータの制御
に使用する（ただし、精度を必要とするときは温度や電
流値に対しリニアライズをする必要がある）ことができ
るなどの実用上のメリットが得られる。
【００１９】なお、以上の説明では主スイッチ素子とし
てＩＧＢＴの場合について説明したが、バイポーラトラ
ンジスタやＭＯＳＦＥＴなどであっても同様に構成でき
る。また、過電流検出にＭＯＳＦＥＴを用いたが、他の
素子であっても定電流特性と低オン抵抗を持ったものな
らば置き換えることができる。
てＩＧＢＴの場合について説明したが、バイポーラトラ
ンジスタやＭＯＳＦＥＴなどであっても同様に構成でき
る。また、過電流検出にＭＯＳＦＥＴを用いたが、他の
素子であっても定電流特性と低オン抵抗を持ったものな
らば置き換えることができる。
【００２０】
【発明の効果】以上説明したように、本発明に係る短絡
保護回路によれば、主スイッチ素子のゲート制御の基準
となる主電極に定電流素子を構成するＭＯＳＦＥＴのド
レイン・ソース間を直列接続し、主スイッチ素子のゲー
トとＭＯＳＦＥＴのソースとの間にスイッチング制御信
号を与え、ＭＯＳＦＥＴのゲート・ソース間に過電流制
御電圧を与えるように構成したので、 １）短絡電流が制御できるので、主スイッチ素子の短絡
ストレスが低減できる。 ２）短絡ストレスの低減により、主スイッチ素子の高性
能化（低損失化）が容易になる。 ３）保護回路の高速な応答が不要となり、回路のコスト
が安くなる。 ４）短絡電流遮断時のサージ電圧が抑制できる。 ５）ノイズ誤動作に強い。 などの実用上の効果がある。
保護回路によれば、主スイッチ素子のゲート制御の基準
となる主電極に定電流素子を構成するＭＯＳＦＥＴのド
レイン・ソース間を直列接続し、主スイッチ素子のゲー
トとＭＯＳＦＥＴのソースとの間にスイッチング制御信
号を与え、ＭＯＳＦＥＴのゲート・ソース間に過電流制
御電圧を与えるように構成したので、 １）短絡電流が制御できるので、主スイッチ素子の短絡
ストレスが低減できる。 ２）短絡ストレスの低減により、主スイッチ素子の高性
能化（低損失化）が容易になる。 ３）保護回路の高速な応答が不要となり、回路のコスト
が安くなる。 ４）短絡電流遮断時のサージ電圧が抑制できる。 ５）ノイズ誤動作に強い。 などの実用上の効果がある。
【図１】本発明による短絡保護回路の一実施例を示す回
路図である。
路図である。
【図２】図１の動作波形を示す図である。
【図３】本発明の過電流検出に適したＭＯＳＦＥＴの出
力特性を示す図である。
力特性を示す図である。
【図４】本発明の３相インバータシステムへ応用した回
路の例を示す図である。
路の例を示す図である。
【図５】従来の短絡保護回路図を示す図である。
【図６】図５の動作波形を示す図である。
【符号の説明】
１ 主電源
２ 負荷
３ ＩＧＢＴ（主スイッチ素子）
１０１ ＭＯＳＦＥＴ
１０５ ゲートドライバ
Claims (5)
- 【請求項１】 半導体スイッチ素子と、この半導体ス
イッチ素子の制御の基準となる電極と主電源の一方の電
極との間に接続された定電流素子とを有し、前記半導体
スイッチ素子の制御電極と主電源の前記電極との間にそ
の出力が接続されたゲートドライバを有することを特徴
とする短絡保護回路。 - 【請求項２】 前記半導体素子として絶縁ゲート形バ
イポーラトランジスタを用い、前記定電流素子として低
耐圧ＭＯＳＦＥＴを用いたことを特徴とする請求項１記
載の短絡保護回路。 - 【請求項３】 前記定電流素子の両端電圧を監視する
ことによって過電流保護状態か否かを判定する回路を有
することを特徴とする請求項１または２記載の短絡保護
回路。 - 【請求項４】 前記定電流素子の定電流特性を電圧に
より変化し、過電流保護レベルを調整できるようにした
ことを特徴とする請求項１記載の短絡保護回路。 - 【請求項５】 過電流保護状態でないときの前記ＭＯ
ＳＦＥＴのドレイン・ソース間電圧を検出して回路電流
をモニタする回路を有することを特徴とする請求項２記
載の短絡保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107899A JPH04340322A (ja) | 1991-05-14 | 1991-05-14 | 短絡保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107899A JPH04340322A (ja) | 1991-05-14 | 1991-05-14 | 短絡保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340322A true JPH04340322A (ja) | 1992-11-26 |
Family
ID=14470893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107899A Pending JPH04340322A (ja) | 1991-05-14 | 1991-05-14 | 短絡保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850518A (ja) * | 1994-04-13 | 1996-02-20 | Sgs Thomson Microelectron Sa | 過電流保護装置 |
| WO2019244252A1 (ja) * | 2018-06-19 | 2019-12-26 | 三菱電機株式会社 | モータ制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164218A (ja) * | 1988-12-02 | 1990-06-25 | Hitachi Ltd | 半導体制御素子の保護回路 |
-
1991
- 1991-05-14 JP JP3107899A patent/JPH04340322A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164218A (ja) * | 1988-12-02 | 1990-06-25 | Hitachi Ltd | 半導体制御素子の保護回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850518A (ja) * | 1994-04-13 | 1996-02-20 | Sgs Thomson Microelectron Sa | 過電流保護装置 |
| WO2019244252A1 (ja) * | 2018-06-19 | 2019-12-26 | 三菱電機株式会社 | モータ制御装置 |
| JPWO2019244252A1 (ja) * | 2018-06-19 | 2020-12-17 | 三菱電機株式会社 | モータ制御装置 |
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