JPH043364A - Noise reduction system - Google Patents
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- JPH043364A JPH043364A JP10384290A JP10384290A JPH043364A JP H043364 A JPH043364 A JP H043364A JP 10384290 A JP10384290 A JP 10384290A JP 10384290 A JP10384290 A JP 10384290A JP H043364 A JPH043364 A JP H043364A
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分界〕
本発明は、ｌ−１ｉ−ＦｉＶＴＲの音声回路に関し、特
にＶＨ８方式のＨｉ−Ｆｉ音声処理のノイズリダクショ
ンシステムに関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to an audio circuit for an l-1i-Fi VTR, and particularly to a noise reduction system for VH8 Hi-Fi audio processing.
第３図はこの種のノイズリダクションシステムの従来例
のブロック図である。FIG. 3 is a block diagram of a conventional example of this type of noise reduction system.
このノイズリダクションシステムは、録音信号入力端子
１と、再生信号入力端子１０と、録音信号出力端子９と
、再生信号出力端子６と、非反転入力端が録音信号入力
端子１に接続されたアンプ２と、反転入力端と出力が接
続されたバッファアンプ３と、入力ａがアンプ２の出力
に、入力すがバッファアンプ３の出力に接続されたスイ
ッチ回路４と、入力がスイッチ回路４の出力に、出力が
アンプ２の反転入力端と再生信号出力端子６に接続され
た対数伸長回路５と、ディエンファシス回路８と、非反
転入力端がスイッチ回路４の出力に、反転入力端がバッ
ファアンプ３の非反転入力端およびディエンファシス回
路８の出力に接続されたバッファアンプ１１と、非反転
入力端が再生信号端子１０に接続され、出力と反転入力
端が接続されたアンプ１２と、入力Ｃがバッファアンプ
１１の出力に、入力ｄがアンプ１２の出力に接続され、
出力が録音信号出力端子９とディエンファシス回路８の
入力に接続されたスイッチ回路１３で構成されている。This noise reduction system includes a recording signal input terminal 1, a reproduction signal input terminal 10, a recording signal output terminal 9, a reproduction signal output terminal 6, and an amplifier 2 whose non-inverting input terminal is connected to the recording signal input terminal 1. , a buffer amplifier 3 whose inverting input terminal is connected to its output, a switch circuit 4 whose input a is connected to the output of the amplifier 2, an input terminal connected to the output of the buffer amplifier 3, and whose input is connected to the output of the switch circuit 4. , a logarithmic expansion circuit 5 whose output is connected to the inverting input terminal of the amplifier 2 and the reproduction signal output terminal 6, a de-emphasis circuit 8, a non-inverting input terminal connected to the output of the switch circuit 4, and an inverting input terminal connected to the buffer amplifier 3. a buffer amplifier 11 connected to the non-inverting input terminal of the de-emphasis circuit 8 and an output of the de-emphasis circuit 8; The input d is connected to the output of the buffer amplifier 11 and the output of the amplifier 12,
It consists of a switch circuit 13 whose output is connected to the recording signal output terminal 9 and the input of the de-emphasis circuit 8.
ここで、アンプ２とバッファアンプ３とスイッチ回路４
は出力選択回路１５を構成し、バッファアンプ１１とア
ンプ１２とスイッチ回路１３は出力選択回路１６を構成
している。Here, amplifier 2, buffer amplifier 3, and switch circuit 4
constitutes an output selection circuit 15, and buffer amplifier 11, amplifier 12, and switch circuit 13 constitute output selection circuit 16.
次に、本従来例の動作を説明する。Next, the operation of this conventional example will be explained.
スイッチ回路４がａ点側で、スイッチ回路１３が０点側
の時録音信号入力端子１に入力された信号は、スイッチ
回路４と対数伸長回路５を介しアンプ２の反転入力端に
入力することにより対数圧縮処理され、アンプ１１の非
反転入力端に入力され、スイッチ回路１３とディエンフ
ァシス回路８を介しアンプ１１の反転入力端に入力する
ことによりエンファシス処理され、録音信号出力端子９
に出力される。When the switch circuit 4 is on the a point side and the switch circuit 13 is on the 0 point side, the signal input to the recording signal input terminal 1 is input to the inverting input terminal of the amplifier 2 via the switch circuit 4 and the logarithmic expansion circuit 5. The signal is logarithmically compressed, inputted to the non-inverting input terminal of the amplifier 11, and then inputted to the inverting input terminal of the amplifier 11 via the switch circuit 13 and de-emphasis circuit 8, subjected to emphasis processing, and then output to the recording signal output terminal 9.
is output to.
次に、スイッチ回路４がｂ点側でスイッチ回路１３がｄ
点側の時、再生信号入力端子１０に入力された信号はバ
ッファアンプ１２とスイッチ回路１３を介しディエンフ
ァシス回路８に入力しディエンファシス処理され、バッ
ファアンプ３とスイッチ回路４を介し対数伸長回路５に
入力し対数伸長処理され、再生信号出力端子６に出力さ
れる。Next, the switch circuit 4 is on the side of point b, and the switch circuit 13 is on the side of point b.
On the point side, the signal input to the playback signal input terminal 10 is input to the de-emphasis circuit 8 via the buffer amplifier 12 and the switch circuit 13, where it is de-emphasized, and then sent via the buffer amplifier 3 and the switch circuit 4 to the logarithmic expansion circuit 5. The signal is inputted to , subjected to logarithmic expansion processing, and outputted to the reproduced signal output terminal 6.
上述した従来のノイズリダクションシステムは、記録時
には対数圧縮処理した信号をエンファシス処理して録音
信号出力とし、再生時にはディエンファシス処理した信
号を再生信号出力としており、対数伸長回路とディエン
ファシス回路がシリーズ接続されているため、対数伸長
回路で発生したＤＣオフセットがディエンファシス回路
により乗算され、さらにディエンファシス回路のＤＣオ
フセットが加算されることによりＤＣオフセットが大き
くなるという欠点とノイズリダクションシステムが複雑
であるという欠点がある。In the conventional noise reduction system described above, during recording, the logarithmically compressed signal is emphasized and output as the recording signal, and during playback, the de-emphasized signal is output as the playback signal, and the logarithmic expansion circuit and de-emphasis circuit are connected in series. Therefore, the DC offset generated in the logarithmic expansion circuit is multiplied by the de-emphasis circuit, and the DC offset of the de-emphasis circuit is further added, resulting in a large DC offset, and the noise reduction system is complicated. There are drawbacks.
本発明の目的は、ＤＣオフセットが小さく、かつ構成が
簡単なノイズリダクションシステムを提供することであ
る。An object of the present invention is to provide a noise reduction system with a small DC offset and a simple configuration.
本発明のノイズリダクションシステムは、録音信号入力
端子と、
録音信号出力端子と、
再生信号入力端子と、
再生信号出力端子と、
非反転入力端と反転入力端を有し、非反転入力端が録音
信号入力端子に接続されたアンプと、非反転入力端と反
転入力端を有し、非反転入力端が再生信号入力端子に接
続され、出力端子と反転入力端が接続されたバッファア
ンプと、ディエンファシス回路と、
入力がディエンファシス回路の出力に接続され、出力が
前記アンプの反転入力端と再生信号出力端子に接続され
た対数伸長回路と、
第１の入力が前記アンプの出力に、第２の入力が前記バ
ッファアンプの出力にそれぞれ接続され、出力が録音信
号出力端子とディエンファシス回路の入力に接続された
スイッチ回路とを有する。The noise reduction system of the present invention has a recording signal input terminal, a recording signal output terminal, a reproduction signal input terminal, a reproduction signal output terminal, a non-inverting input terminal and an inverting input terminal, and the non-inverting input terminal is used for recording. An amplifier connected to a signal input terminal, a buffer amplifier having a non-inverting input terminal and an inverting input terminal, the non-inverting input terminal being connected to the reproduced signal input terminal, and an output terminal and an inverting input terminal being connected, an emphasis circuit; a logarithmic expansion circuit having an input connected to the output of the de-emphasis circuit and an output connected to the inverting input terminal and the reproduction signal output terminal of the amplifier; a first input connected to the output of the amplifier; The switch circuit has an input connected to the output of the buffer amplifier, and an output connected to a recording signal output terminal and an input of the de-emphasis circuit.
ディエンファシス回路が対数伸長回路の前に置き、１つ
の帰還ループに挿入することでＤＣオフセットの発生す
る箇所が１つとなり、ＤＣオフセットを軽減することが
でき、かつノイズリダクションシステムが簡素化される
。By placing the de-emphasis circuit before the logarithmic expansion circuit and inserting it into one feedback loop, there is only one place where DC offset occurs, which reduces DC offset and simplifies the noise reduction system. .
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のノイズリダクションシステ
ムのブロック図である。FIG. 1 is a block diagram of a noise reduction system according to an embodiment of the present invention.
本実施例のノイズリダクションシステムは、録音信号入
力端子１と、録音信号出力端子９と、再生信号入力端子
１０と、再生信号出力端子９と、非反転入力端と反転入
力端を有し、非反転入力端が録音信号入力端子１に接続
されたアンプ２と、非反転入力端と反転入力端を有し、
非反転入力端が再生信号入力端子１０１．：接続され、
出力端と反転入力端が接続されたバッファアンプ３と、
ディエンファシス回路８と、入力がディエンファシス回
路８の出力に接続され、出力がアンプ２の反転入力端と
再生信号出力端子６に接続された対数伸長回路５と、入
力ａがアンプ２の出力に、入力すがバッファアンプ３の
出力にそれぞれ接続され、出力が録音信号出力端子９と
ディエンファシス回路８の入力に接続されたスイッチ回
路４とからなる。ここで、アンプ２．バッフ７アンプ３
．スイッチ回路４は出力選択回路１５を構成している。The noise reduction system of this embodiment has a recording signal input terminal 1, a recording signal output terminal 9, a reproduction signal input terminal 10, a reproduction signal output terminal 9, a non-inverting input terminal, an inverting input terminal, and a non-inverting input terminal. An amplifier 2 having an inverting input terminal connected to the recording signal input terminal 1, a non-inverting input terminal and an inverting input terminal,
The non-inverting input terminal is the reproduction signal input terminal 101. : connected,
a buffer amplifier 3 to which an output end and an inverting input end are connected;
A de-emphasis circuit 8, a logarithmic expansion circuit 5 whose input is connected to the output of the de-emphasis circuit 8, whose output is connected to the inverting input terminal of the amplifier 2 and the reproduced signal output terminal 6, and whose input a is connected to the output of the amplifier 2. , a switch circuit 4 whose inputs are connected to the outputs of a buffer amplifier 3, and whose outputs are connected to a recording signal output terminal 9 and an input of a de-emphasis circuit 8. Here, amplifier 2. buff 7 amp 3
．． The switch circuit 4 constitutes an output selection circuit 15.
次に、本実施例の動作を説明する。Next, the operation of this embodiment will be explained.
スイッチ回路４がａ点側の時、録音信号入力端子１に入
力された信号は、アンプ２とスイッチ回路４とディエン
ファシス回路８と対数伸長回路５を介してアンプ２の反
転入力端に入力することにより、対数圧縮、かつエンフ
ァシス処理され、録音信号端子９に出力される。When the switch circuit 4 is on the point a side, the signal input to the recording signal input terminal 1 is input to the inverting input terminal of the amplifier 2 via the amplifier 2, the switch circuit 4, the de-emphasis circuit 8, and the logarithmic expansion circuit 5. As a result, the signal is subjected to logarithmic compression and emphasis processing, and is output to the recording signal terminal 9.
次に、スイッチ回路４がｂ点側の時再生信号入力端子１
０に入力された信号はバッファアンプ３とスイッチ回路
４とディエンファシス回路８と対数伸長回路５を介する
ことにより、ディエンファシス処理、かつ対数伸Ｑされ
、再生信号比ツノ端子６に出力される。Next, when the switch circuit 4 is on the b point side, the reproduction signal input terminal 1
The signal input to 0 is subjected to de-emphasis processing and logarithmic expansion Q by passing through the buffer amplifier 3, switch circuit 4, de-emphasis circuit 8, and logarithmic expansion circuit 5, and is output to the reproduced signal ratio horn terminal 6.
第２図は第１図のノイズリダクションシステムの具体例
の回路図である。トランジスタＱ１とトランジスタＱ２
の共通エミッタがスイッチ回路４の入力端ａに接続され
、トランジスタＱ３とトランジスタＱ４の共通エミッタ
がスイッチ回路４の入力端すに接続され、スイッチ回路
４の出力端が定電流源１１に接続され、トランジスタＱ
１とトランジスタＱ３の共通コレクタがトランジスタＱ
５のコレクタとトランジスタＱ７のベースに接続され、
トランジスタＱ２とトランジスタＱ４の共通コレクタが
トランジスタＱ５とトランジスタＱ６の共通ベースとト
ランジスタＱ６のコレクタに接続され、トランジスタＱ
ａのベースがトランジスタＱ７のコレクタと定電流源Ｉ
２に接続されて出力選択回路１５が構成されている。デ
ィエンファシス回路８の入力が出力選択回路１５の出力
に接続されディエンファシス回路８の出力が対数伸長回
路５を介してトランジスタＱ２のベースに接続され、ト
ランジスタＱ１のベースを録音信号入力端子１とし、ト
ランジスタＱ３のベースを再生信号入力端子１０とし、
トランジスタＱ２のベースを再生信号出力端子６とする
。FIG. 2 is a circuit diagram of a specific example of the noise reduction system of FIG. 1. Transistor Q1 and transistor Q2
The common emitters of the transistors Q3 and Q4 are connected to the input terminal a of the switch circuit 4, the common emitters of the transistors Q3 and Q4 are connected to the input terminal a of the switch circuit 4, and the output terminal of the switch circuit 4 is connected to the constant current source 11, transistor Q
The common collector of transistor Q1 and transistor Q3 is transistor Q.
5 and the base of transistor Q7,
The common collector of transistor Q2 and transistor Q4 is connected to the common base of transistor Q5 and transistor Q6 and the collector of transistor Q6, and transistor Q
The base of a is connected to the collector of transistor Q7 and constant current source I.
2, an output selection circuit 15 is configured. The input of the de-emphasis circuit 8 is connected to the output of the output selection circuit 15, the output of the de-emphasis circuit 8 is connected to the base of the transistor Q2 via the logarithmic expansion circuit 5, and the base of the transistor Q1 is used as the recording signal input terminal 1, The base of the transistor Q3 is used as a reproduction signal input terminal 10,
The base of the transistor Q2 is the reproduction signal output terminal 6.
スイッチ回路４がａ点側の時、トランジスタＱ１．Ｑ２
は導通状態、トランジスタＱ３．Ｑ４は非導通状態とな
り、録音入力端子１に入力された信号は、出力選択回路
１５とディエンファシス回路８と対数伸長回路５を介し
てトランジスタＱ２のベースに入力することにより、対
数圧縮され、かつエンファシス処理され、録音信号出力
端子９に出力される。When the switch circuit 4 is on the point a side, the transistor Q1. Q2
is conductive, transistor Q3. Q4 becomes non-conductive, and the signal input to the recording input terminal 1 is logarithmically compressed by inputting it to the base of the transistor Q2 via the output selection circuit 15, de-emphasis circuit 8, and logarithmic expansion circuit 5, and The signal is subjected to emphasis processing and output to the recording signal output terminal 9.
次に、スイッチ回路４がｂ点側の時、トランジスタ（ｈ
、Ｑ２は非導通状態、トランジスタＱ３゜Ｑ４は導通
状態となり、再生信号入力端子１０に入力された時は、
出力選択回路１５とディエンファシス回路８と対数伸長
回路５を介することにより、ディエンファシス処理、か
つ対数伸長されて再生信号出力端子６に出力される。Next, when the switch circuit 4 is on the b point side, the transistor (h
, Q2 are in a non-conducting state, transistors Q3 and Q4 are in a conducting state, and when the reproduced signal is input to the input terminal 10,
The signal is subjected to de-emphasis processing and logarithmic expansion through the output selection circuit 15, de-emphasis circuit 8, and logarithmic expansion circuit 5, and is output to the reproduction signal output terminal 6.
以上説明したように本発明は、ディエンファシス回路を
対数伸長回路の前に置き、１つの帰還ループに挿入する
ことでＤＣオフセットの発生する箇所を１つとすること
により、ＤＣオフセットを軽減することができ、かつノ
イズリダクションシステムの簡素化ができる効果がある
。As explained above, the present invention places a de-emphasis circuit in front of the logarithmic expansion circuit and inserts it into one feedback loop, thereby reducing the number of points where DC offset occurs to one, thereby reducing DC offset. This has the effect of simplifying the noise reduction system.
第１図は本発明の一実施例のノイズリダクションシステ
ムのブロック図、第２図は第１図の具体的な回路図、第
３図は従来のノイズリダクションシステムのブロック図
である。
１・・・録音信号入力端子、
２．１２・・・アンプ、
３．１１・・・バッファアンプ、
４．１３・・・スイッチ回路、
５・・・対数伸長回路、
６・・・再生信号出力端子、
８−・・ディエンファシス回路、
９・・・録音信号出力端子、
１０・・・再生信号入力端子、
１５．１６・・・出力選択回路、
０１〜Ｑ７・・・トランジスタ、
１１、Ｔ２・・・定Ｉｉ流源。FIG. 1 is a block diagram of a noise reduction system according to an embodiment of the present invention, FIG. 2 is a specific circuit diagram of FIG. 1, and FIG. 3 is a block diagram of a conventional noise reduction system. 1... Recording signal input terminal, 2.12... Amplifier, 3.11... Buffer amplifier, 4.13... Switch circuit, 5... Logarithmic expansion circuit, 6... Playback signal output Terminals, 8--De-emphasis circuit, 9--Recording signal output terminal, 10--Reproduction signal input terminal, 15.16--Output selection circuit, 01-Q7--Transistor, 11, T2-- ... Constant Ii flow source.
Claims (1)
信号入力端子に接続されたアンプと、非反転入力端と反
転入力端を有し、非反転入力端が再生信号入力端子に接
続され、出力端と反転入力端が接続されたバッファアン
プと、 ディエンファシス回路と、 入力がディエンファシス回路の出力に接続され、出力が
前記アンプの反転入力端と再生信号出力端子に接続され
た対数伸長回路と、 第１の入力が前記アンプの出力に、第２の入力が前記バ
ッファアンプの出力にそれぞれ接続され、出力が録音信
号出力端子とディエンファシス回路の入力に接続された
スイッチ回路とを有するノイズリダクションシステム。[Claims] 1. has a recording signal input terminal, a recording signal output terminal, a reproduction signal input terminal, a reproduction signal output terminal, a non-inverting input terminal and an inverting input terminal, where the non-inverting input terminal is used for recording. an amplifier connected to a signal input terminal, a buffer amplifier having a non-inverting input terminal and an inverting input terminal, the non-inverting input terminal being connected to the reproduced signal input terminal, and an output terminal and an inverting input terminal; an emphasis circuit; a logarithmic expansion circuit having an input connected to the output of the de-emphasis circuit and an output connected to the inverting input terminal and the reproduction signal output terminal of the amplifier; a first input connected to the output of the amplifier; A noise reduction system comprising a switch circuit whose inputs are respectively connected to outputs of the buffer amplifier and whose outputs are connected to a recording signal output terminal and an input of a de-emphasis circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10384290A JPH043364A (en) | 1990-04-19 | 1990-04-19 | Noise reduction system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10384290A JPH043364A (en) | 1990-04-19 | 1990-04-19 | Noise reduction system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043364A true JPH043364A (en) | 1992-01-08 |
Family
ID=14364687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10384290A Pending JPH043364A (en) | 1990-04-19 | 1990-04-19 | Noise reduction system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043364A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307971A (en) * | 1988-06-06 | 1989-12-12 | Toshiba Corp | Noise eliminating circuit |
-
1990
- 1990-04-19 JP JP10384290A patent/JPH043364A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307971A (en) * | 1988-06-06 | 1989-12-12 | Toshiba Corp | Noise eliminating circuit |
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