JPH04334218A - Multiplexing device - Google Patents

Abstract

PURPOSE:To obtain a multiplexing device where the number of the intra-device wirings of a data signal and a clock signal on a transmission-side and a reception-side in the digital multiplex device is reduced. CONSTITUTION:Tristate gate circuits 50, 70 and 90 are respectively provided on intra-device signal interface parts of plural channel parts 3, a multiplexing part 10 and a separation part 20. Then, the data signal and the clock signal on the transmission-side and the reception-side are alternately communicated by transmission/reception control signals 120 and 130 from a control part 40. Since the data signal and the clock signal on the transmission-side and the reception-side are communicated by using the same intra-device wiring, the number of the intra-device wirings can be reduced compared with that of a conventional multiplexing device.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明はディジタル同期多重化装
置に関し、特にディジタル信号の多重・分離を行なう装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital synchronous multiplexing device, and more particularly to a device for multiplexing and demultiplexing digital signals.

【０００２】0002

【従来の技術】従来の多重化装置は図２に示す様に、チ
ャンネル部と多重化部間及びチャンネル部と分離部間の
データ信号とクロック信号のやりとり、つまり送信側と
受信側のデータとクロックの送受はそれぞれ別々に行な
われている。2. Description of the Related Art A conventional multiplexing device, as shown in FIG. The clocks are transmitted and received separately.

【０００３】0003

【発明が解決しようとする課題】しかしながら、この従
来の方式では、多重化するチャンネル数が増すのに比例
してデータ信号とクロック信号とのやりとりが増える。 またバイト多重により信号のパラレル伝送が必要となる
場合はさらに信号本数が増え、装置内の信号布線が複雑
化し、信号の伝送特性に支障をきたすという問題があっ
た。However, in this conventional system, as the number of multiplexed channels increases, the number of exchanges between data signals and clock signals increases. Furthermore, when parallel transmission of signals is required due to byte multiplexing, the number of signals increases further, complicating signal wiring within the device, and causing problems in signal transmission characteristics.

【０００４】そこで、本発明の技術的課題は、上記欠点
に鑑み、ディジタル多重化装置の装置内の送信側及び受
信側のデータ信号とクロック信号との装置内布線数を減
らす多重化装置を提供することである。In view of the above-mentioned drawbacks, the technical problem of the present invention is to provide a multiplexing device that reduces the number of wiring lines for data signals and clock signals on the transmitting side and receiving side within the device of a digital multiplexing device. It is to provide.

【０００５】[0005]

【課題を解決するための手段】本発明によれば、送信側
及び受信側のチャネルトライステートゲート回路を有す
る複数のチャネル部と、多重トライステートゲート回路
を有する多重化部と、分離トライステートゲート回路を
有する分離部とを有すると共に、前記チャネルトライス
テートゲート回路と前記多重トライステートゲート回路
と分離トライステートゲート回路とは、夫々互いにチャ
ネル毎に接続され、前記送信側及び受信側のチャネルト
ライステートゲート回路を、夫々、送受信制御信号によ
り、交互に作動させて送信側と受信側のデータ信号及び
クロック信号の通信を交互に行なわせしめる制御部を設
けたことを特徴とする多重化装置が得られる。According to the present invention, there is provided a plurality of channel sections having channel tri-state gate circuits on the transmitting side and receiving side, a multiplexing section having multiple tri-state gate circuits, and a separate tri-state gate circuit. the channel tri-state gate circuit, the multiple tri-state gate circuit, and the separate tri-state gate circuit are connected to each other for each channel, and the channel tri-state gate circuit on the transmitting side and the receiving side A multiplexing device is provided, comprising a control section that alternately operates the gate circuits in accordance with transmission and reception control signals to alternately communicate data signals and clock signals between the transmitting side and the receiving side. .

【０００６】また、本発明によれば、前記多重化装置に
おいて、前記送信側チャネルトライステートゲート回路
は、入力低速信号を、前記多重化部からの読み出しクロ
ック信号に基づいて２倍の信号速度で処理する変換回路
を有し、前記受信側チャネルトライステートゲート回路
は、前記分離部からの２倍の速度の前記データ信号及び
前記クロック信号に基づいて、もとの低速信号速度に戻
す変換回路を有することを特徴とする多重化装置が得ら
れる。Further, according to the present invention, in the multiplexer, the transmitting side channel tri-state gate circuit converts the input low-speed signal at twice the signal speed based on the read clock signal from the multiplexer. the receiver channel tri-state gate circuit converts the signal back to the original low speed signal speed based on the double speed data signal and the clock signal from the separation unit. A multiplexing device is obtained, which is characterized in that it has.

【０００７】さらに、本発明によれば、前記多重化装置
において、前記多重化部は、前記複数のチャネル部から
前記２倍の速度のデータ信号を通常の速度に変換させた
後に多重化して、多重化信号を送出する多重化回路を有
し、前記分離部は、前記多重化信号をもとの低速度信号
に分離した後に、前記受信制御信号に従い、前記２倍の
データ信号に変換して、前記複数のチャネル部に送出す
ることを特徴とする多重化装置が得られる。Further, according to the present invention, in the multiplexing device, the multiplexing section converts the double speed data signals from the plurality of channel sections to the normal speed and then multiplexes the data signals, It has a multiplexing circuit that sends out a multiplexed signal, and the separation unit separates the multiplexed signal into the original low-speed signal and then converts it into the double data signal according to the reception control signal. , a multiplexing device is obtained, characterized in that the multiplexing device transmits data to the plurality of channel units.

【０００８】[0008]

【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.

【０００９】図１に示すように、複数のチャンネル部３
０内における送信側と受信側とのチャンネルトライステ
ートゲート９０の入力と出力と、多重化部１０の多重化
トライステートゲート回路５０及び分離部２０の分離ト
ライステートゲート回路７０の入力及び出力が、それぞ
れのチャンネル毎に接続されている。As shown in FIG. 1, a plurality of channel sections 3
The inputs and outputs of the channel tri-state gate 90 on the transmitting side and the receiving side in 0, the inputs and outputs of the multiplexing tri-state gate circuit 50 of the multiplexing section 10 and the separating tri-state gate circuit 70 of the separating section 20, connected to each channel.

【００１０】チャンネルトライステートゲート９０の送
信側トライステートゲート回路と受信側トライステート
ゲート回路とは、それぞれ制御部４０からの送信制御信
号１２０と受信制御信号１３０とで交互に機能するよう
制御されている。The transmitting side tristate gate circuit and the receiving side tristate gate circuit of the channel tristate gate 90 are controlled to function alternately by a transmitting control signal 120 and a receiving control signal 130 from the control section 40, respectively. There is.

【００１１】以上のごとく、データ信号，クロック信号
の装置内信号布線を送信側と受信側とで共用するため、
その信号速度は、従来の多重化装置で必要な信号速度の
２倍の速度が必要となる。As described above, in order to share the internal signal wiring for data signals and clock signals between the transmitting side and the receiving side,
The signal rate required is twice that required by conventional multiplexers.

【００１２】従ってチャンネル部３０の送信回路１００
には、入力低速信号をトライステートゲート回路が機能
する時間内で、多重化部１０からの読み出しクロック信
号に従って２倍の信号速度で処理する変換回路が設けら
れている。同様に受信回路１１０には、分離部２０から
の２倍の速度のデータ信号とクロック信号をもとの低速
信号速度に戻す変換回路が設けられている。Therefore, the transmitting circuit 100 of the channel section 30
is provided with a conversion circuit that processes the input low-speed signal at twice the signal speed according to the read clock signal from the multiplexer 10 within the time that the tri-state gate circuit functions. Similarly, the receiving circuit 110 is provided with a conversion circuit that returns the double-speed data signal and clock signal from the separation section 20 to the original low-speed signal speed.

【００１３】多重化部１０の多重化回路６０では、チャ
ンネル部３０からの２倍の速度のデータ信号を一度通常
の速度に変換した後多重化して、多重化信号を伝送路に
送出する。分離部２０の分離回路８０では伝送路からの
多重化信号を通常の低速信号速度に分離した後、制御部
４０からの受信制御信号１３０に従い分離回路８０で２
倍のデータ信号に変換し、チャンネル部３０に送出する
。The multiplexing circuit 60 of the multiplexing section 10 converts the double speed data signal from the channel section 30 once to the normal speed, multiplexes it, and sends out the multiplexed signal to the transmission path. After the demultiplexing circuit 80 of the demultiplexing section 20 demultiplexes the multiplexed signal from the transmission path into normal low-speed signal speed signals, the demultiplexing circuit 80 demultiplexes the multiplexed signal from the transmission path into two signals according to the reception control signal 130 from the control section 40.
It is converted into a double data signal and sent to the channel section 30.

【００１４】[0014]

【発明の効果】以上説明したように本発明は、多重・分
離に必要なデータとクロック信号の装置内伝送を多重化
部と分離部とチャンネル部に備えたトライステートゲー
ト回路を用いて、多重動作と分離動作とを交互に行なう
ことにより、データとクロック信号の装置内布線を１／
２に減らすという効果を有する。Effects of the Invention As explained above, the present invention performs multiplexing and demultiplexing by using tri-state gate circuits provided in the multiplexing section, the demultiplexing section, and the channel section to transmit data and clock signals necessary for multiplexing and demultiplexing within the device. By alternately performing operation and separation operation, the internal wiring of data and clock signals can be reduced to 1/2.
It has the effect of reducing the number to 2.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】本発明の実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the invention.

【図２】従来の多重化装置の実施例を示すブロック図で
ある。FIG. 2 is a block diagram showing an example of a conventional multiplexing device.

【符号の説明】[Explanation of symbols]

１０　　　　多重化部 ２０　　　　分離部 ３０　　　　チャンネル部 ４０　　　　制御部 ５０　　　　多重化トライステートゲート回路６０　　
　　多重化回路 ７０　　　　分離部トライステートゲート回路８０　　
　　分離回路 ９０　　　　チャンネル部トライステートゲート回路１
００　　　　送信回路 １１０　　　　受信回路 １２０　　　　送信制御信号 １３０　　　　受信制御信号10 Multiplexing section 20 Separating section 30 Channel section 40 Control section 50 Multiplexing tri-state gate circuit 60
Multiplexing circuit 70 Separation section tri-state gate circuit 80
Separation circuit 90 Channel section tri-state gate circuit 1
00 Transmission circuit 110 Receiving circuit 120 Transmission control signal 130 Reception control signal

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】　　送信側及び受信側のチャネルトライス
テートゲート回路を有する複数のチャネル部と、多重ト
ライステートゲート回路を有する多重化部と、分離トラ
イステートゲート回路を有する分離部とを有すると共に
、前記チャネルトライステートゲート回路と前記多重ト
ライステートゲート回路と分離トライステートゲート回
路とは、夫々互いにチャネル毎に接続され、前記送信側
及び受信側のチャネルトライステートゲート回路を、夫
々、送受信制御信号により、交互に作動させて送信側と
受信側のデータ信号及びクロック信号の通信を交互に行
なわせしめる制御部を設けたことを特徴とする多重化装
置。1. A plurality of channel sections having transmitter and receiver channel tri-state gate circuits, a multiplexing section having multiple tri-state gate circuits, and a separating section having separate tri-state gate circuits; The channel tristate gate circuit, the multiplex tristate gate circuit, and the separate tristate gate circuit are connected to each other for each channel, and each of the channel tristate gate circuits on the transmitting side and the receiving side is controlled by a transmission/reception control signal. 1. A multiplexing device comprising: a control section which is operated alternately to cause data signals and clock signals to be communicated alternately between a transmitting side and a receiving side. 【請求項２】　　請求項１記載の多重化装置において、
前記送信側チャネルトライステートゲート回路は、入力
低速信号を、前記多重化部からの読み出しクロック信号
に基づいて２倍の信号速度で処理する変換回路を有し、
前記受信側チャネルトライステートゲート回路は、前記
分離部からの２倍の速度の前記データ信号及び前記クロ
ック信号に基づいて、もとの低速信号速度に戻す変換回
路を有することを特徴とする多重化装置。2. The multiplexing device according to claim 1,
The transmitting side channel tri-state gate circuit has a conversion circuit that processes an input low-speed signal at twice the signal speed based on a read clock signal from the multiplexer,
Multiplexing characterized in that the receiving side channel tri-state gate circuit has a conversion circuit that returns to the original low speed signal speed based on the double speed data signal and the clock signal from the separation section. Device. 【請求項３】　　請求項２記載の多重化装置において、
前記多重化部は、前記複数のチャネル部から前記２倍の
速度のデータ信号を通常の速度に変換させた後に多重化
して、多重化信号を送出する多重化回路を有し、前記分
離部は、前記多重化信号をもとの低速度信号に分離した
後に、前記受信制御信号に従い、前記２倍のデータ信号
に変換して、前記複数のチャネル部に送出することを特
徴とする多重化装置。3. The multiplexing device according to claim 2,
The multiplexing section includes a multiplexing circuit that converts the double-speed data signals from the plurality of channel sections to a normal speed, multiplexes the signals, and sends out a multiplexed signal, and the demultiplexing section , a multiplexing device characterized in that, after separating the multiplexed signal into the original low-speed signal, the multiplexed signal is converted into the double data signal and sent to the plurality of channel sections according to the reception control signal. .