JPH0433178A - 画像情報処理方式 - Google Patents
画像情報処理方式Info
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- JPH0433178A JPH0433178A JP2140748A JP14074890A JPH0433178A JP H0433178 A JPH0433178 A JP H0433178A JP 2140748 A JP2140748 A JP 2140748A JP 14074890 A JP14074890 A JP 14074890A JP H0433178 A JPH0433178 A JP H0433178A
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- 238000000034 method Methods 0.000 claims abstract description 14
- 238000003672 processing method Methods 0.000 claims description 7
- 230000006870 function Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 4
- 101150073133 Cpt1a gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像情報処理方式に関し、特に、画像情報の
縮小と回転を行う方式に関する。
縮小と回転を行う方式に関する。
従来の技術
従来におけるこの種の画像情報処理方式は、画像情報を
処理するCPUと、前記画像情報を格納するワークメモ
リと、入力が前記CPUのI/Oアドレス空間に各々割
り付けられたL個のにビット画像情報ラッチ回路(L:
回転ゲート回路のビット数をLビット/バイトとする)
と、M個のにビット画像情報ラッチ回路(M:所望の縮
小率をi/K、間引きゲート回路のビット数をJビット
/バイトとし、Jを工とJの最大公約数で割った数)と
、前記M個の画像情報ラッチ回路のにビ・ントの出力よ
り各々選択されたiビットの出力をjビット単位で各々
入力に接続され、出力が前記CPUのI/Oアドレス空
間に割り付けられたN個(N= (MXI)/J)の間
引きゲート回路と、各々前記り個のにビ・ント画像情報
ラッチ回路の出力の同一ビットが入力に接続され、出力
が前記CPUのI/Oアドレス空間に割り付けられたに
個のLビット回転ゲート回路とを備え、前記ワークメモ
リの画像情報を縦並びに横方向に各々あらかじめ定めら
れた割合いα、β(β−I/に)で縮小させる時に、前
記CP[Jが前記ワークメモリの画像情報の縦方向の間
引き率αに如じて有効となる画素列を選択し、前記有効
な画素列の画素情報を順次前記M個の画像情報ラッチ回
路に蓄積し、前記N個の間引きゲート回路から順次画素
情報を読み込み、前記RAMに格納する事と前記ワーク
メモリの画素情報を画素単位で90度単位の任意の角度
で回転させる時に前記CPUが前記画像情報をに画素×
L列の画素情報群に分割し各画素情報群の各列の画素情
報を順次前記り個の画像情報ラッチ回路に出力し、前記
に個の回転ゲート回路から順次読み出した後に前記画像
情報を分割した画像情報群を一要素として90度単位の
所望の角度で回転したブロックに書き込む事を特徴とし
ていた。
処理するCPUと、前記画像情報を格納するワークメモ
リと、入力が前記CPUのI/Oアドレス空間に各々割
り付けられたL個のにビット画像情報ラッチ回路(L:
回転ゲート回路のビット数をLビット/バイトとする)
と、M個のにビット画像情報ラッチ回路(M:所望の縮
小率をi/K、間引きゲート回路のビット数をJビット
/バイトとし、Jを工とJの最大公約数で割った数)と
、前記M個の画像情報ラッチ回路のにビ・ントの出力よ
り各々選択されたiビットの出力をjビット単位で各々
入力に接続され、出力が前記CPUのI/Oアドレス空
間に割り付けられたN個(N= (MXI)/J)の間
引きゲート回路と、各々前記り個のにビ・ント画像情報
ラッチ回路の出力の同一ビットが入力に接続され、出力
が前記CPUのI/Oアドレス空間に割り付けられたに
個のLビット回転ゲート回路とを備え、前記ワークメモ
リの画像情報を縦並びに横方向に各々あらかじめ定めら
れた割合いα、β(β−I/に)で縮小させる時に、前
記CP[Jが前記ワークメモリの画像情報の縦方向の間
引き率αに如じて有効となる画素列を選択し、前記有効
な画素列の画素情報を順次前記M個の画像情報ラッチ回
路に蓄積し、前記N個の間引きゲート回路から順次画素
情報を読み込み、前記RAMに格納する事と前記ワーク
メモリの画素情報を画素単位で90度単位の任意の角度
で回転させる時に前記CPUが前記画像情報をに画素×
L列の画素情報群に分割し各画素情報群の各列の画素情
報を順次前記り個の画像情報ラッチ回路に出力し、前記
に個の回転ゲート回路から順次読み出した後に前記画像
情報を分割した画像情報群を一要素として90度単位の
所望の角度で回転したブロックに書き込む事を特徴とし
ていた。
第5図に上述した従来における画像情報処理方式のブロ
ック構成を示す。
ック構成を示す。
次に第5図を参照して従来の技術を更に詳しく説明する
と下記の通りである。
と下記の通りである。
第5図分参照するに、ROM202にはCPU201が
実行する処理のためのプログラムが格納されており、R
AM203には64画素×64画素の画像情報と24画
素×24画素の画像情報が格納されている。CPU20
1に接続されているIloは8ビツトバス構成である9
i&初に64画素×64画素の画像情報、水平方向及び
垂直方向とも第1画素から1画素おきに画素を有効にし
、間の画素を間引いて1/2に縮小する処理について説
明する。 CPU201はRAM203に格納されてい
る画像情報の第1列目が第2図(a)に示す様に垂直方
向の間引き率に合わせて有効となる画素列であるかを判
断する。 CPU201は、有効となる画素列の場合に
は第1列目の第1画素から2バイト分の画素列を1バイ
トずつ、画像情報ラッチ回路272.273にラッチ回
路制御信号線292.293で指示し、ラッチ回路デー
タ信号線282.283を通し第2図(b)に示す様に
蓄積する。
実行する処理のためのプログラムが格納されており、R
AM203には64画素×64画素の画像情報と24画
素×24画素の画像情報が格納されている。CPU20
1に接続されているIloは8ビツトバス構成である9
i&初に64画素×64画素の画像情報、水平方向及び
垂直方向とも第1画素から1画素おきに画素を有効にし
、間の画素を間引いて1/2に縮小する処理について説
明する。 CPU201はRAM203に格納されてい
る画像情報の第1列目が第2図(a)に示す様に垂直方
向の間引き率に合わせて有効となる画素列であるかを判
断する。 CPU201は、有効となる画素列の場合に
は第1列目の第1画素から2バイト分の画素列を1バイ
トずつ、画像情報ラッチ回路272.273にラッチ回
路制御信号線292.293で指示し、ラッチ回路デー
タ信号線282.283を通し第2図(b)に示す様に
蓄積する。
画像情報ラッチ回路272.273は蓄積された2by
te分の画像情報の同各画像情報ラッチ回路272.2
73の第1bit目、第3bit目、第5biL目、第
7bit目に相当する1byte分の画像情報を間引き
ゲート回路271に出力する。間引きゲート回路271
は、ゲート回路制御信号!!291を通して出されるC
−PU201の指示により、画像情報ラッチ回路272
.273から入力した第2図(b)に示す様な1byt
e分の画像情報をゲート回路データ信号線281に出力
する。CPU201は間引きゲート回路271が出力し
た画像情報をRAM203に格納する。CPU201は
上記処理を第1列目の第17画素から64画素まで繰り
返す。
te分の画像情報の同各画像情報ラッチ回路272.2
73の第1bit目、第3bit目、第5biL目、第
7bit目に相当する1byte分の画像情報を間引き
ゲート回路271に出力する。間引きゲート回路271
は、ゲート回路制御信号!!291を通して出されるC
−PU201の指示により、画像情報ラッチ回路272
.273から入力した第2図(b)に示す様な1byt
e分の画像情報をゲート回路データ信号線281に出力
する。CPU201は間引きゲート回路271が出力し
た画像情報をRAM203に格納する。CPU201は
上記処理を第1列目の第17画素から64画素まで繰り
返す。
無効な画素列であれば何もしない、CPU201は第2
列目から最終列まで前記処理を繰り返し、64画素×6
4画素の画像情報を水平方向、垂直方向ともに1/2に
縮小し、32画素×32画素の画像情報を作る。
列目から最終列まで前記処理を繰り返し、64画素×6
4画素の画像情報を水平方向、垂直方向ともに1/2に
縮小し、32画素×32画素の画像情報を作る。
次に24画素×24画素の画像情報画素単位で反時計回
り方向に90度回転させる処理について説明する。24
画素×24画素の画像情報を第3図(a)に示す様に第
3図(b)に示す8画素×8画素の画素情報郡に分割す
る。 CPU201は第4図(a)に示す様にラッチ回
路制御信号線231〜238で指示し、ラッチ回路デー
タ信号線221〜228を通し、第3図(b)に示す画
素情報郡内の画像情報の第1列目の第1画素から第8画
素までを画像情報ラッチ回路211に第2列目の第1画
素から第8画素までを画像情報ラッチ回路212という
様に各列毎に8個の画像情報ラッチ回路211〜218
に蓄積する。8個の画像情報ラッチ回路211〜218
は蓄積された画素情報郡内の画像情報の内、各画像情報
回路211〜218の第1bit目を回転ゲート回路2
48に一1第2bit目を回転ゲート回路247にとい
う様に各ラッチ回路の同じbitを8個の回転ゲート回
路241〜248に出力する。8個の回転ゲート回路2
41〜248はゲート回路制御信号線261〜268を
通してCPU201の指示により8個の画像情報ラッチ
回路211〜218から入力した画素情報郡内の画像情
報をゲート回路データ信号線251〜258へ出力する
。CPU201は第4図(b)に示す様に8個の回転ゲ
ート回路241〜248が出力した画素情報郡内の画像
情報をRAM 203に格納する。 CPU201は分
割したすべての画素情報群に対して上記処理を繰り返す
、更にCPU201は画像情報を分割した画素情報群を
一要素として反時計回り方向に90度回転させ、24画
素×24画素の画像情報を画素単位で反時計回り方向に
90度回転させる事ができる。
り方向に90度回転させる処理について説明する。24
画素×24画素の画像情報を第3図(a)に示す様に第
3図(b)に示す8画素×8画素の画素情報郡に分割す
る。 CPU201は第4図(a)に示す様にラッチ回
路制御信号線231〜238で指示し、ラッチ回路デー
タ信号線221〜228を通し、第3図(b)に示す画
素情報郡内の画像情報の第1列目の第1画素から第8画
素までを画像情報ラッチ回路211に第2列目の第1画
素から第8画素までを画像情報ラッチ回路212という
様に各列毎に8個の画像情報ラッチ回路211〜218
に蓄積する。8個の画像情報ラッチ回路211〜218
は蓄積された画素情報郡内の画像情報の内、各画像情報
回路211〜218の第1bit目を回転ゲート回路2
48に一1第2bit目を回転ゲート回路247にとい
う様に各ラッチ回路の同じbitを8個の回転ゲート回
路241〜248に出力する。8個の回転ゲート回路2
41〜248はゲート回路制御信号線261〜268を
通してCPU201の指示により8個の画像情報ラッチ
回路211〜218から入力した画素情報郡内の画像情
報をゲート回路データ信号線251〜258へ出力する
。CPU201は第4図(b)に示す様に8個の回転ゲ
ート回路241〜248が出力した画素情報郡内の画像
情報をRAM 203に格納する。 CPU201は分
割したすべての画素情報群に対して上記処理を繰り返す
、更にCPU201は画像情報を分割した画素情報群を
一要素として反時計回り方向に90度回転させ、24画
素×24画素の画像情報を画素単位で反時計回り方向に
90度回転させる事ができる。
発明が解決しようとする課題
しかしながら、上述した従来の画像情報処理方式は、画
像情報を垂直方向又は水平方向に任意の割合いで縮小さ
せる機能で使う画像情報ラッチ回路と、画像情報を90
度単位の任意の角度で回転させる機能で使う画像情報ラ
ッチ回路とが独立しており、各機能で使うラッチ回路の
合計個数分のラッチ回路が必要となるために、各機能を
実現するための装置の回路規模が大きくなるという欠点
がある。
像情報を垂直方向又は水平方向に任意の割合いで縮小さ
せる機能で使う画像情報ラッチ回路と、画像情報を90
度単位の任意の角度で回転させる機能で使う画像情報ラ
ッチ回路とが独立しており、各機能で使うラッチ回路の
合計個数分のラッチ回路が必要となるために、各機能を
実現するための装置の回路規模が大きくなるという欠点
がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、各必要な機能を実現するための装置の構成規
模を小さくすることを可能とじた新規な画像情報処理方
式を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、各必要な機能を実現するための装置の構成規
模を小さくすることを可能とじた新規な画像情報処理方
式を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る画像情報処理方
式は、画像情報を処理するCPUと、前記画像情報を格
納するワークメモリと、入力が前記CPUのI/O/O
アドレス空各々割り付けられたL個のにビット画像情報
ラッチ回路(L:回転ゲート回路のビット数をLビット
/バイトとする)と、前記り個のにビット画像情報より
選択されたM個の各画像情報ラッチ回路(M:所望の縮
小率を■/に、間引きゲート回路のビット数をJビット
/バイトとしJを■とJの最大公約数で割った数)のに
ビットの出力より各々選択された1ビツトの出力をJビ
ット単位で各々入力に接続され、出力が前記CPUのI
/O/Oアドレス空割り付けられたN個(N=(MXI
>/J)の閏引きゲート回路と、各々前記り個のにビッ
ト画像情報ラッチ回路の出力の同一ビットが入力に接続
され出力が前記CPUの1/Oアドレス空間に割り付け
られたに個のしビット回転ゲート回路とを備え、前記ワ
ークメモリの画像情報を縦並びに横方向に各々あらかじ
め定められた割合いα、β(β=−1/K)で縮小させ
る時に、前記CPUが前記ワークメモリの画像情報の縮
方向の間引き率αに応じて有効となる画素列を選択し、
前記有効な画素列の画素情報を順次前記M個の画像情報
ラッチ回路に蓄積し、前記N個の開引きゲート回路から
順次画素情報を読み込み、RAMに格納する事と、前記
ワークメモリの画素情報を画素単位で90度単位の任意
の角度で回転させる時に前記CPUが前記画像情報をに
画素×L列の画素情報群に分割し、各画素情報群の各列
の画素情報を順次前記り個の画像情報ラッチ回路に出力
し、前記に個の回転ゲート回路から順次読み出した後に
前記画像情報を分割した画像情報群を一要素として90
度単位の所望の角度で回転したブロックに書き込む事を
特徴としている。
式は、画像情報を処理するCPUと、前記画像情報を格
納するワークメモリと、入力が前記CPUのI/O/O
アドレス空各々割り付けられたL個のにビット画像情報
ラッチ回路(L:回転ゲート回路のビット数をLビット
/バイトとする)と、前記り個のにビット画像情報より
選択されたM個の各画像情報ラッチ回路(M:所望の縮
小率を■/に、間引きゲート回路のビット数をJビット
/バイトとしJを■とJの最大公約数で割った数)のに
ビットの出力より各々選択された1ビツトの出力をJビ
ット単位で各々入力に接続され、出力が前記CPUのI
/O/Oアドレス空割り付けられたN個(N=(MXI
>/J)の閏引きゲート回路と、各々前記り個のにビッ
ト画像情報ラッチ回路の出力の同一ビットが入力に接続
され出力が前記CPUの1/Oアドレス空間に割り付け
られたに個のしビット回転ゲート回路とを備え、前記ワ
ークメモリの画像情報を縦並びに横方向に各々あらかじ
め定められた割合いα、β(β=−1/K)で縮小させ
る時に、前記CPUが前記ワークメモリの画像情報の縮
方向の間引き率αに応じて有効となる画素列を選択し、
前記有効な画素列の画素情報を順次前記M個の画像情報
ラッチ回路に蓄積し、前記N個の開引きゲート回路から
順次画素情報を読み込み、RAMに格納する事と、前記
ワークメモリの画素情報を画素単位で90度単位の任意
の角度で回転させる時に前記CPUが前記画像情報をに
画素×L列の画素情報群に分割し、各画素情報群の各列
の画素情報を順次前記り個の画像情報ラッチ回路に出力
し、前記に個の回転ゲート回路から順次読み出した後に
前記画像情報を分割した画像情報群を一要素として90
度単位の所望の角度で回転したブロックに書き込む事を
特徴としている。
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第1図は本発明の一実施例を示すブロック構成図である
。第1図を参照するに、RO14/O2はCPt1/O
1が実行する処理のためのプログラムが格納されており
、RAM/O3には64画素×64画素の画像情報と2
4画素×24画素の画像情報が格納されている。CPU
/O1に接続されているIloは8とットバス構成であ
る。
。第1図を参照するに、RO14/O2はCPt1/O
1が実行する処理のためのプログラムが格納されており
、RAM/O3には64画素×64画素の画像情報と2
4画素×24画素の画像情報が格納されている。CPU
/O1に接続されているIloは8とットバス構成であ
る。
最初に64画素×64画素の画像情報、水平方向及び垂
直方向とも第1画素から1画素おきに画素を有効にし、
間の画素を間引いて1/2に縮小する処理について説明
する。CPUl0IはRAM/O3に格納されている画
像情報の第1列目が第2図(a)に示す様に垂直方向の
間引き率に合わせて有効となる画素列であるかを判断す
る。 CPUl0Iは、有効となる画素列の場合には、
第1列目の第1画素から2バイト分の画素列を1バイト
ずつ、画像情報ラッチ回路111 + 112にラッチ
回路制御信号l1131.132で指示し、ラッチ回路
データ信号線121.122を通して第2図(b)に示
す様に蓄積する。
直方向とも第1画素から1画素おきに画素を有効にし、
間の画素を間引いて1/2に縮小する処理について説明
する。CPUl0IはRAM/O3に格納されている画
像情報の第1列目が第2図(a)に示す様に垂直方向の
間引き率に合わせて有効となる画素列であるかを判断す
る。 CPUl0Iは、有効となる画素列の場合には、
第1列目の第1画素から2バイト分の画素列を1バイト
ずつ、画像情報ラッチ回路111 + 112にラッチ
回路制御信号l1131.132で指示し、ラッチ回路
データ信号線121.122を通して第2図(b)に示
す様に蓄積する。
画像情報ラッチ回路111.112は蓄積された2by
te分の画像情報の内容画像情報ラッチ回路111.1
12の第1bit目、第3bit目、第5bit目、第
7bit目に相当する1byte分の画像情報を間引き
ゲート回路171に出力する0間引きゲート回路171
はゲート回路制御信号線191を通して出されるCPU
/O1の指示により、画像情報ラッチ回路111.11
2から入力した第2図(b)に示す様な1byte分の
画像情報をゲート回路データ信号&1181に出力する
。CPUl0Iは間引きゲート回路171が出力した画
像情報をRAM/O3に格納する。 CPUl0Iは上
記処理を第1列目の第17画素から64画素まで繰り返
す。
te分の画像情報の内容画像情報ラッチ回路111.1
12の第1bit目、第3bit目、第5bit目、第
7bit目に相当する1byte分の画像情報を間引き
ゲート回路171に出力する0間引きゲート回路171
はゲート回路制御信号線191を通して出されるCPU
/O1の指示により、画像情報ラッチ回路111.11
2から入力した第2図(b)に示す様な1byte分の
画像情報をゲート回路データ信号&1181に出力する
。CPUl0Iは間引きゲート回路171が出力した画
像情報をRAM/O3に格納する。 CPUl0Iは上
記処理を第1列目の第17画素から64画素まで繰り返
す。
無効な画素列であれば何もしない、 CPUl0Iは第
2列目から最終列まで前記処理を繰り返し、64画素×
64画素の画像情報を水平方向、垂直方向ともに172
に縮小し、32画素×32画素の画像情報を作る。
2列目から最終列まで前記処理を繰り返し、64画素×
64画素の画像情報を水平方向、垂直方向ともに172
に縮小し、32画素×32画素の画像情報を作る。
次に24画素×24画素の画像情報画素単位で反時計回
り方向に90度回転させる処理について説明する。24
画素×24画素の画像情報を第3図(a)に示す様に第
3図(b)に示す8画素×8画素の画素情報群に分割す
る。 CPUl0Iは第4図(a)に示す様にラッチ回
路制御信号線131〜138で指示し、ラッチ回路デー
タ信号線121〜128を通し第3図(b)に示す画素
情報郡内の画像情報の第1列目の第1画素から第8画素
までを画像情報ラッチ回路111に第2列目の第1画素
から第8画素までを画像情報ラッチ回路112という様
に各列毎に8個の画像情報ラッチ回路111〜118に
蓄積する。8個の画像情報ラッチ回路111〜118は
蓄積された画素情報郡内の画像情報の内、各画像情報回
路111〜118の第1bit目を回転ゲート回路14
8に、第2bit目を回転ゲート回路147にという様
に各ラッチ回路の同じbitを8個の回転ゲート回路1
41〜148に出力する。8個の回転ゲート回路141
〜148はゲート回路制御信号線161〜168を通し
てCPUl0Iの指示により8個の画像情報ラッチ回路
111〜118から入力した画素情報郡内の画像情報を
ゲート回路データ信号線151〜158へ出力する。
り方向に90度回転させる処理について説明する。24
画素×24画素の画像情報を第3図(a)に示す様に第
3図(b)に示す8画素×8画素の画素情報群に分割す
る。 CPUl0Iは第4図(a)に示す様にラッチ回
路制御信号線131〜138で指示し、ラッチ回路デー
タ信号線121〜128を通し第3図(b)に示す画素
情報郡内の画像情報の第1列目の第1画素から第8画素
までを画像情報ラッチ回路111に第2列目の第1画素
から第8画素までを画像情報ラッチ回路112という様
に各列毎に8個の画像情報ラッチ回路111〜118に
蓄積する。8個の画像情報ラッチ回路111〜118は
蓄積された画素情報郡内の画像情報の内、各画像情報回
路111〜118の第1bit目を回転ゲート回路14
8に、第2bit目を回転ゲート回路147にという様
に各ラッチ回路の同じbitを8個の回転ゲート回路1
41〜148に出力する。8個の回転ゲート回路141
〜148はゲート回路制御信号線161〜168を通し
てCPUl0Iの指示により8個の画像情報ラッチ回路
111〜118から入力した画素情報郡内の画像情報を
ゲート回路データ信号線151〜158へ出力する。
CPUl01は第4図(b)に示す様に8個の回転ゲー
ト回路141〜148が出力した画素情報郡内の画像情
報をRAM/O3に格納する。 CPUlolは分割し
たすべての画素情報群に対して上記処理を繰り返す、更
にCPUl0Iは画像情報を分割した画素情報群を一要
素として反時計回り方向に90度回転させ、24画素×
24画素の画像情報を画素単位で反時計回り方向に90
度回転させる事ができる。
ト回路141〜148が出力した画素情報郡内の画像情
報をRAM/O3に格納する。 CPUlolは分割し
たすべての画素情報群に対して上記処理を繰り返す、更
にCPUl0Iは画像情報を分割した画素情報群を一要
素として反時計回り方向に90度回転させ、24画素×
24画素の画像情報を画素単位で反時計回り方向に90
度回転させる事ができる。
発明の詳細
な説明したように、本発明によれば、画像情報を垂直方
向又は水平方向に任意の割合いで縮小させる機能で使う
画像情報ラッチ回路と、画像情報を90度単位の任意の
角度で回転させる機能で使う画像情報ラッチ回路とを、
共有化することにより、各機能を実現するための装置の
回路規模を小さくする事ができる効果径られる。
向又は水平方向に任意の割合いで縮小させる機能で使う
画像情報ラッチ回路と、画像情報を90度単位の任意の
角度で回転させる機能で使う画像情報ラッチ回路とを、
共有化することにより、各機能を実現するための装置の
回路規模を小さくする事ができる効果径られる。
第1図は本発明の一実施例を示すブロック構成図、第2
図は画像情報を間引く時の動作を示す図、第3図、第4
図は画像情報を回転させる時の動作を示す図、第5図は
従来例のブロック図である。 /O1.201−CPU 、/O2.202・−RO
M 、/O3.203・−RAM 、111〜11
8.211〜218.272.273・−画像情報ラッ
チ回路、141〜148.241〜248一回転ゲート
回路、171.271・−間引きゲート回路、121〜
128,221〜228.282.283・−ラッチ回
路データ信号線、131〜138.231〜238,2
92.293・−ラッチ回路制御信号線、151〜15
8.181.251〜258,281・−ゲート回路デ
ータ信号線、161〜168,191.251〜258
.291・−ゲート回路制御信号線
図は画像情報を間引く時の動作を示す図、第3図、第4
図は画像情報を回転させる時の動作を示す図、第5図は
従来例のブロック図である。 /O1.201−CPU 、/O2.202・−RO
M 、/O3.203・−RAM 、111〜11
8.211〜218.272.273・−画像情報ラッ
チ回路、141〜148.241〜248一回転ゲート
回路、171.271・−間引きゲート回路、121〜
128,221〜228.282.283・−ラッチ回
路データ信号線、131〜138.231〜238,2
92.293・−ラッチ回路制御信号線、151〜15
8.181.251〜258,281・−ゲート回路デ
ータ信号線、161〜168,191.251〜258
.291・−ゲート回路制御信号線
Claims (1)
- 【特許請求の範囲】 画像情報を処理するCPUと、前記画像情報を格納する
ワークメモリと、入力が前記CPUのI/Oアドレス空
間に各々割り付けられたL個のKビット画像情報ラッチ
回路(L:回転ゲート回路のビット数をLビット/バイ
トとする)と、前記L個のKビット画像情報より選択さ
れたM個の各画像情報ラッチ回路(M:所望の縮小率を
I/K、間引きゲート回路のビット数をJビット/バイ
トとしJをIとJの最大公約数で割った数)のKビット
の出力より各々選択されたIビットの出力をJビット単
位で各々入力に接続され出力が前記CPUのI/Oアド
レス空間に割り付けられたN個(N=(M×I)/J)
の間引きゲート回路と、各々前記L個のKビット画像情
報ラッチ回路の出力の同一ビットが入力に接続され出力
が前記CPUのI/Oアドレス空間に割り付けられたK
個のLビット回転ゲート回路とを備え、 前記ワークメモリの画像情報を縦並びに横方向に各々あ
らかじめ定められた割合いα、β(β=I/K)で縮小
させる時に、前記CPUが前記ワークメモリの画像情報
の縦方向の間引き率αに応じて有効となる画素列を選択
し、前記有効な画素列の画素情報を順次前記M個の画像
情報ラッチ回路に蓄積し、前記N個の間引きゲート回路
から順次画素情報を読み込み、前記ワークメモリに格納
する事と、 前記ワークメモリの画素情報を画素単位で90度単位の
任意の角度で回転させる時に前記CPUが前記画像情報
をK画素×L列の画素情報群に分割し各画素情報群の各
列の画素情報を順次前記L個の画像情報ラッチ回路に出
力し、前記K個の回転ゲート回路から順次読み出した後
に前記画像情報を分割した画像情報群を一要素として9
0度単位の所定の角度で回転したブロックに書き込むこ
とを特徴とする画像情報処理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2140748A JPH0433178A (ja) | 1990-05-30 | 1990-05-30 | 画像情報処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2140748A JPH0433178A (ja) | 1990-05-30 | 1990-05-30 | 画像情報処理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0433178A true JPH0433178A (ja) | 1992-02-04 |
Family
ID=15275818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2140748A Pending JPH0433178A (ja) | 1990-05-30 | 1990-05-30 | 画像情報処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0433178A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4908467A (en) * | 1983-03-28 | 1990-03-13 | Ciba-Geigy Corporation | Certain fluoroalkylphenylsulfonamides |
-
1990
- 1990-05-30 JP JP2140748A patent/JPH0433178A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4908467A (en) * | 1983-03-28 | 1990-03-13 | Ciba-Geigy Corporation | Certain fluoroalkylphenylsulfonamides |
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