JPH04328980A - Video signal display device - Google Patents

Abstract

PURPOSE:To display a picture of a PAL signal or a SECAM signal simply in an excellent way by using a video signal display device having a matrix display means for NTSC signal. CONSTITUTION:A scanning converter 14a generates a video signal subject to time compression, scanning conversion and non-interlace processing so that an interpolated scanning line number is less than a scanning line number of an input signal for a prescribed period and gives the video signal subject to non-interlace processing to a matrix display means, in which the picture is longitudinally compressed and the result is displayed.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、映像信号表示装置に係
るものであり、例えば液晶プロジェクタや液晶ＴＶ受像
機などのようなマトリクス方式の映像信号表示装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal display device, and relates to a matrix type video signal display device such as a liquid crystal projector or a liquid crystal TV receiver.

【０００２】0002

【従来の技術】マトリクス方式の表示装置としては、例
えば液晶プロジェクタがある。従来のＮＴＳＣ方式のテ
レビジョン映像信号（以下ＮＴＳＣ信号という）を表示
する液晶プロジェクタとしては、図７乃至図１０に示す
ものがある。図７にはその光学系が示されており、図８
には信号処理系、図９にはその要部の信号処理系、図１
０には図９のタイムチャートが示されている。2. Description of the Related Art An example of a matrix type display device is a liquid crystal projector. 2. Description of the Related Art Examples of conventional liquid crystal projectors that display NTSC television video signals (hereinafter referred to as NTSC signals) are shown in FIGS. 7 to 10. The optical system is shown in Fig. 7, and Fig. 8
shows the signal processing system, Figure 9 shows the main part of the signal processing system, and Figure 1 shows the main part of the signal processing system.
0 shows the time chart of FIG.

【０００３】まず光学系から説明すると、図７に示すよ
うに、ハロゲンランプなどの光源１１０から放射出力さ
れた光は、まず、青色（Ｂ）ダイクロイックミラー１１
２に入射し、ここで青色光が分離される。分離された青
色信号は反射ミラー１１４によって反射されて青色用液
晶ライトバルブＬＢに入射する。この青色液晶用ライト
バルブＬＢには後述する信号処理系から青色のビデオ信
号が入力されており、これに基づいて液晶の駆動が行な
われてＢの映像が形成される。First, to explain the optical system, as shown in FIG. 7, light emitted from a light source 110 such as a halogen lamp first passes through a blue (B) dichroic mirror 11
2, where the blue light is separated. The separated blue signal is reflected by the reflection mirror 114 and enters the blue liquid crystal light valve LB. A blue video signal is inputted to the blue liquid crystal light valve LB from a signal processing system to be described later, and based on this, the liquid crystal is driven to form a B image.

【０００４】次に、青色ダイクロイックミラー１１２を
透過した光は、緑色（Ｇ）ダイクロイックミラー１１６
に入射し、ここで緑色光が分離される。分離された緑色
光は、緑色用液晶ライトバルブＬＧに入射する。そして
、ここで、上述したＢの場合と同様にして、Ｇの画像が
形成される。更に、緑色ダイクロイックミラー１１６を
透過した赤色（Ｒ）光は、反射ミラー１１８，１２０に
よって順に反射され、赤色用ライトバルブＬＲ入射する
。そして、ここで同様にしてＲの映像が形成される。 以上のようにして形成されたＲ，Ｇ，Ｂの各映像は、色
合成用ダイクロイックプリズム１２２によって合成され
、合成されたカラー映像が投写光学系１２４によってス
クリーン１２６に映し出される。Next, the light transmitted through the blue dichroic mirror 112 passes through the green (G) dichroic mirror 116.
The green light is separated here. The separated green light enters the green liquid crystal light valve LG. Then, in the same manner as in the case of B described above, a G image is formed. Furthermore, the red (R) light that has passed through the green dichroic mirror 116 is sequentially reflected by reflection mirrors 118 and 120, and enters the red light valve LR. Here, an R image is formed in the same manner. The R, G, and B images formed as described above are combined by a color combining dichroic prism 122, and the combined color image is projected onto a screen 126 by a projection optical system 124.

【０００５】次に、信号処理系について説明すると、図
８に示すように、端子１０に入力されたＮＴＳＣ信号は
、まずＮＴＳＣ用Ｙ／Ｃ分離回路１２に入力されて輝度
信号（以下、「Ｙ信号」という）とカラー信号（以下、
「Ｃ信号」という）に分離される。これらのうち、Ｃ信
号は更にＮＴＳＣデコーダ１６でＲ−ＹとＢ−Ｙの色差
信号にデコードされ、Ｙ信号とともに走査変換器１４に
供給される。走査変換器１４では、入力されたＹ，Ｒ−
Ｙ，Ｂ−Ｙ信号に基づいて走査線補間が行なわれ、走査
線数が２倍のノンインターレース化されたＹ，Ｒ−Ｙ，
Ｂ−Ｙ信号が得られる。これらのノンインターレース化
された信号は、マトリクス回路１８に供給されてＲ，Ｇ
，Ｂの映像信号に変換された後、液晶ライトバルブＬＲ
，ＬＧ，ＬＢに対するそれぞれの信号供給回路２４に入
力される。Next, to explain the signal processing system, as shown in FIG. signal) and color signal (hereinafter referred to as
(referred to as the "C signal"). Of these, the C signal is further decoded into R-Y and B-Y color difference signals by the NTSC decoder 16, and supplied to the scan converter 14 together with the Y signal. In the scan converter 14, the input Y, R-
Scanning line interpolation is performed based on the Y, B-Y signal, and non-interlaced Y, R-Y, with twice the number of scanning lines.
A B-Y signal is obtained. These non-interlaced signals are supplied to a matrix circuit 18 to
, B, and then the liquid crystal light valve LR
, LG, and LB.

【０００６】他方、ＮＴＳＣ信号は、同期分離回路２０
にも入力され、ここで水平，垂直の各同期信号ＨＤ，Ｖ
Ｄが各々分離される。分離された水平，垂直同期信号Ｈ
Ｄ，ＶＤは、タイミングジェネレータ２２に入力される
。このタイミングジェネレータ２２では、各同期信号Ｈ
Ｄ，ＶＤに基づいて、リードクロックＲＣＫ，ライトク
ロックＷＣＫ，垂直走査クロックＨｃｋが各々生成され
る。 これらのうち、リードクロックＲＣＫは、１ライン分の
Ｒ，Ｇ，Ｂ信号を信号供給回路２４に取り込むためにも
使用される。垂直同期信号ＶＤは１枚の画面の表示スタ
ートを示す信号としても使用される。また、垂直走査ク
ロックＨｃｋは、液晶ライトバルブＬＲ，ＬＧ，ＬＢに
おける垂直方向の走査を行なうためにも使用される信号
であって、水平同期信号ＨＤの周波数の２倍の周波数の
信号である。On the other hand, the NTSC signal is processed by the synchronous separation circuit 20.
It is also input to the horizontal and vertical synchronization signals HD and V.
D are separated from each other. Separated horizontal and vertical synchronization signals H
D and VD are input to the timing generator 22. In this timing generator 22, each synchronization signal H
Based on D and VD, a read clock RCK, a write clock WCK, and a vertical scanning clock Hck are generated, respectively. Among these, the read clock RCK is also used to take in one line's worth of R, G, and B signals to the signal supply circuit 24. The vertical synchronization signal VD is also used as a signal indicating the start of displaying one screen. The vertical scanning clock Hck is also used to perform vertical scanning in the liquid crystal light valves LR, LG, and LB, and has a frequency twice that of the horizontal synchronizing signal HD.

【０００７】各液晶ライトバルブＬＲ，ＬＧ，ＬＢでは
、リードクロックＲＣＫのタイミングで信号供給回路２
４に取り込まれたＲ，Ｇ，Ｂの各信号が、垂直走査クロ
ックＨｃｋの入力によって走査回路２６で指示された横
方向ラインに転送される。この動作が順次繰り返し行な
われて、各液晶ライトバルブＬＲ，ＬＧ，ＬＢにＲ，Ｇ
，Ｂの映像が形成される。これらの映像は、更に合成さ
れてスクリーン１２６に投写される。In each liquid crystal light valve LR, LG, LB, the signal supply circuit 2 is activated at the timing of the read clock RCK.
Each of the R, G, and B signals taken in by the scanning circuit 26 is transferred to the horizontal line designated by the scanning circuit 26 in response to the input of the vertical scanning clock Hck. This operation is repeated in sequence, and each liquid crystal light valve LR, LG, LB receives R, G.
, B are formed. These images are further combined and projected onto the screen 126.

【０００８】走査変換については図９及び図１０に示す
ように行なわれる。図８に示した走査変換器１４の入力
端子３９に入力された映像信号は図９に示すＡ／Ｄ変換
器４０にてデジタル信号（以下、映像信号ともいう）に
変換され、ラインメモリ１，１ライン遅延回路１３０，
１フィールド遅延回路１３２，加算器１３４の一方の入
力端子及び動き検出回路１４０に供給される。ラインメ
モリ１にはＡ／Ｄ変換器４０よりの映像信号が図１０（
Ｇ）に示すように順次書き込まれる。加算器１３４の他
方の入力端子には１ライン遅延回路１３０によって１走
査線（以下、ラインともいう）期間だけ遅延された映像
信号が入力され、その出力は減衰器１３６で１／２にレ
ベルが減衰されてスイッチＳＷ４の一方の固定端子に供
給される（図１０（Ｉ））。ＳＷ４の他方の固定端子に
は１フィールド遅延回路１３２により１フィールド期間
だけ遅延された映像信号が供給される（図１０（Ｊ））
。１フィールド遅延回路１３２の出力は１フィールド遅
延回路１３８を経て動き検出回路１４０にも供給されて
映像信号の動きを検出する。動き検出回路１４０からス
イッチ切換制御信号が供給されるＳＷ４は、動き検出回
路１４０が動き有りと判断したときには、減衰器１３６
の出力をラインメモリ２に供給し、動き検出回路１４０
が動き無しと判断したときは、１フィールド遅延回路１
３２の出力をラインメモリ２に供給するように切換制御
される。従って、ラインメモリ２には映像信号の動きに
応じて図１０（Ｌ）に示すように書き込まれる。Scan conversion is performed as shown in FIGS. 9 and 10. The video signal input to the input terminal 39 of the scan converter 14 shown in FIG. 8 is converted into a digital signal (hereinafter also referred to as a video signal) by the A/D converter 40 shown in FIG. 1 line delay circuit 130,
The signal is supplied to a one-field delay circuit 132, one input terminal of an adder 134, and a motion detection circuit 140. The video signal from the A/D converter 40 is stored in the line memory 1 as shown in FIG.
They are written sequentially as shown in G). The other input terminal of the adder 134 receives a video signal delayed by one scanning line (hereinafter also referred to as line) period by a one-line delay circuit 130, and its output is reduced in level to 1/2 by an attenuator 136. The signal is attenuated and supplied to one fixed terminal of the switch SW4 (FIG. 10(I)). A video signal delayed by one field period by the one-field delay circuit 132 is supplied to the other fixed terminal of SW4 (FIG. 10(J)).
. The output of the 1-field delay circuit 132 is also supplied to a motion detection circuit 140 via a 1-field delay circuit 138 to detect motion of the video signal. SW4 to which a switch switching control signal is supplied from the motion detection circuit 140 switches the attenuator 136 when the motion detection circuit 140 determines that there is movement.
The output of the motion detection circuit 140 is supplied to the line memory 2.
When it is determined that there is no movement, the 1-field delay circuit 1
Switching is controlled so that the output of 32 is supplied to the line memory 2. Therefore, data is written into the line memory 2 as shown in FIG. 10(L) according to the movement of the video signal.

【０００９】水平同期信号ＨＤの周波数を逓倍器（×９
１０）３２で９１０逓倍して発生したライトクロックＷ
ＣＫのレートでラインメモリ１及びラインメモリ２に書
き込まれた映像信号は、それぞれ、水平同期信号ＨＤの
周波数を逓倍器（×１８２０）１４２で１８２０逓倍し
て発生したリードクロックＲＣＫのレートでラインメモ
リ１及びラインメモリ２から図１０（Ｈ）及び図１０（
Ｍ）に示すように読み出される。これらの信号が合成さ
れて、結局図１０（Ｐ）に示すノンインターレース化さ
れた映像信号が出力端子４２より出力され、マトリクス
１８及び信号供給回路２４を経て液晶パネルＬＲ，ＬＧ
，ＬＢに表示される。なお、液晶プロジェクタとしては
、例えば特開昭６２−１２５７９１号公報に開示された
ものなどがある。[0009] The frequency of the horizontal synchronizing signal HD is adjusted by a multiplier (×9
10) Write clock W generated by multiplying 910 by 32
The video signals written to the line memory 1 and line memory 2 at the rate of CK are respectively written to the line memory at the rate of the read clock RCK generated by multiplying the frequency of the horizontal synchronizing signal HD by 1820 using a multiplier (x1820) 142. 1 and line memory 2 to FIG. 10(H) and FIG. 10(
M) is read out as shown in FIG. These signals are combined, and the non-interlaced video signal shown in FIG.
, LB. Note that, as a liquid crystal projector, there is, for example, one disclosed in Japanese Unexamined Patent Publication No. 125791/1983.

【００１０】ところで、ＮＴＳＣ信号のライン数を２倍
にしてノンインターレース化信号に変換すると、１フィ
ールドのライン数は５２５本となり、そのうち画面表示
に有効なライン数は約４８０本である。ＮＴＳＣ用の液
晶パネルの表示ライン数は、この値に設定されている。 しかし、ＰＡＬまたはＳＥＣＡＭ方式の映像信号（以下
ＰＡＬ信号，ＳＥＣＡＭ信号という）は、ライン数を２
倍にしてノンインターレース変換すると、１フィールド
当りのライン数は６２５本であり、その有効ライン数は
約５７５本となる。この信号をそのままＮＴＳＣ用の液
晶パネルに表示すると、約４８０本の表示部しかないた
め、画面が縦方向に間延びして表示され、１フィールド
の画面のうち下端部の部分が表示されない。By the way, if the number of lines of an NTSC signal is doubled and converted into a non-interlaced signal, the number of lines in one field becomes 525, of which about 480 lines are effective for screen display. The number of display lines of the NTSC liquid crystal panel is set to this value. However, PAL or SECAM video signals (hereinafter referred to as PAL signals and SECAM signals) have a line count of 2.
When doubled and subjected to non-interlace conversion, the number of lines per field is 625, and the effective number of lines is approximately 575. If this signal is displayed as it is on an NTSC liquid crystal panel, since there are only about 480 display sections, the screen will be extended in the vertical direction, and the lower end portion of one field screen will not be displayed.

【００１１】このため、以上のようなノンインターレー
ス化されたＮＴＳＣ信号に対応した液晶パネルに、ＮＴ
ＳＣ信号の代わりにＰＡＬ信号やＳＥＣＡＭ信号を表示
するような場合には、ＮＴＳＣ信号への方式変換を行な
う必要がある。すなわち、ＰＡＬまたはＳＥＣＡＭ方式
は、ＮＴＳＣ信号とフィールド周波数や走査線数が異な
るため、一般に標準方式変換装置によってＮＴＳＣ信号
へ変換される。この変換されたＮＴＳＣ信号を液晶パネ
ルに表示していた。[0011] Therefore, in a liquid crystal panel compatible with non-interlaced NTSC signals as described above, NT
When displaying a PAL signal or a SECAM signal instead of an SC signal, it is necessary to convert the format to an NTSC signal. That is, since the PAL or SECAM format differs from the NTSC signal in field frequency and number of scanning lines, it is generally converted to the NTSC signal by a standard format converter. This converted NTSC signal was displayed on a liquid crystal panel.

【００１２】0012

【発明が解決しようとする課題】以上のように、従来技
術では、図７乃至図１０に示すＮＴＳＣ信号用の液晶プ
ロジェクタのようなマトリクス方式の表示装置に、異な
る標準方式、例えばＰＡＬ信号に基づく映像表示を行な
うときは、大規模で複雑な標準方式変換装置を必要とし
、コスト的にも不利であるという不都合がある。また、
標準方式変換に於て、表示の横方向にぎざぎざの不自然
な画像パターンが生じたり、横方向に伸びた細い線が上
下に搖れるなどの不都合もある。As described above, in the prior art, a matrix type display device such as a liquid crystal projector for NTSC signals shown in FIGS. When displaying images, a large-scale and complicated standard format conversion device is required, which is disadvantageous in terms of cost. Also,
In standard format conversion, there are some inconveniences, such as an unnatural, jagged image pattern appearing in the horizontal direction of the display, and thin lines extending in the horizontal direction moving vertically.

【００１３】更に、本出願人は、この問題を解決するた
めにＰＡＬ信号またはＳＥＣＡＭ信号の走査線数を２倍
にし、垂直走査クロックＨｃｋのみを間引くようにした
映像信号表示装置を提案したが、間引いた部分の垂直走
査クロックＨｃｋ間隔が他の部分の垂直走査クロックＨ
ｃｋ間隔の２倍となるため、表示の対象とされている映
像信号の画像内容によっては上記した問題やフリッカの
発生が起こることがあり、完全には問題が解決されてい
なかった。本発明は、かかる点に鑑みてなされたもので
、異なる標準方式の映像に対しても、高価な標準方式変
換装置を使用するとこなく、簡便で安価な構成で画面の
縦方向を圧縮して自然で良好な映像表示を行なうことが
出来る映像表示装置を提供することを、その目的とする
ものである。Furthermore, in order to solve this problem, the present applicant has proposed a video signal display device in which the number of scanning lines of the PAL signal or SECAM signal is doubled and only the vertical scanning clock Hck is thinned out. The vertical scanning clock Hck interval of the thinned out part is the vertical scanning clock Hck interval of the other part.
Since this is twice the ck interval, the above-mentioned problem and flicker may occur depending on the image content of the video signal to be displayed, and the problem has not been completely solved. The present invention has been made in view of these points, and it is possible to compress the vertical direction of the screen with a simple and inexpensive configuration, even for images of different standard formats, without using an expensive standard format conversion device. The object is to provide a video display device that can display natural and good video.

【００１４】[0014]

【課題を解決するための手段】上述した問題を解決する
ために、本発明は、入力映像信号に走査線補間を行なっ
てノンインターレース化された映像信号を生成して表示
する映像信号表示装置において、前記入力映像信号の一
定期間の走査線数に対して補間した走査線数が少なくな
るように時間圧縮してノンインターレース化された映像
信号を生成する走査線変換手段と、前記ノンインターレ
ース化された映像信号を表示するためのマトリクス表示
手段とを備えたことを特徴とする映像信号表示装置と、
第１の映像信号または第１の映像信号よりも１フレーム
当りの走査線数が多い第２の映像信号に走査線補間を行
なってノンインターレース化された映像信号を生成し、
これに基づく映像を表示する映像信号表示装置であって
、前記第１の映像信号及び第２の映像信号のいずれか一
方の映像信号が入力されたかを判別する入力信号判別手
段と、前記入力判別手段が前記第１の映像信号が入力さ
れたと判別したときは、前記第１の映像信号の一定期間
の走査線数に対して補間した走査線数が等しくなるよう
に時間圧縮してノンインターレース化された映像信号を
生成し、前記入力判別手段が前記第２の映像信号が入力
されたと判別したときは、前記第２の映像信号の一定期
間の走査線数に対して補間走査線数が少なくなるように
時間圧縮してノンインターレース化された映像信号を生
成する走査線変換手段と、前記ノンインターレース化さ
れた映像信号を表示するためのマトリックス表示手段と
を備えたことを特徴とする映像信号表示装置とを提供す
るものである。Means for Solving the Problems In order to solve the above problems, the present invention provides a video signal display device that performs scanning line interpolation on an input video signal to generate and display a non-interlaced video signal. , a scanning line conversion means for generating a non-interlaced video signal by time-compressing the input video signal so that the number of interpolated scanning lines is reduced with respect to the number of scanning lines in a certain period of the input video signal; a video signal display device comprising: a matrix display means for displaying a video signal;
performing scanning line interpolation on the first video signal or a second video signal having a larger number of scanning lines per frame than the first video signal to generate a non-interlaced video signal;
A video signal display device for displaying a video based on the above, comprising an input signal determining means for determining whether one of the first video signal and the second video signal is input; When the means determines that the first video signal has been input, time compression is performed so that the number of interpolated scanning lines is equal to the number of scanning lines in a certain period of the first video signal, and non-interlacing is performed. When the input determining means determines that the second video signal has been input, the number of interpolated scanning lines is smaller than the number of scanning lines in a certain period of the second video signal. A video signal comprising a scanning line converter for generating a non-interlaced video signal by time-compressing it so that the video signal becomes non-interlaced, and a matrix display means for displaying the non-interlaced video signal A display device is provided.

【００１５】[0015]

【実施例】以下、本発明の映像信号表示装置の第１の実
施例について図面を用いて説明する。図１は第１の実施
例のブロック系統図である。同図において、１０はＰＡ
Ｌ信号が入力される入力端子、１２ａはＰＡＬ用Ｙ／Ｃ
分離回路、１４ａは走査変換器、１６ａは色信号復調の
ためのＰＡＬデコーダ、１８はＲ，Ｇ，Ｂ信号を生成す
るためのマトリクス回路、２０ａは同期分離回路、２２
ａはタイミングジェネレータ、２４は信号供給回路、２
６は走査回路、ＬＲ，ＬＧ，ＬＢは液晶パネルである。 信号供給回路２４，走査回路２６及び液晶パネルＬＲ，
ＬＧ，ＬＢは本発明のマトリクス表示手段を構成してい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the video signal display device of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of the first embodiment. In the same figure, 10 is PA
Input terminal where L signal is input, 12a is Y/C for PAL
Separation circuit, 14a is a scan converter, 16a is a PAL decoder for demodulating color signals, 18 is a matrix circuit for generating R, G, B signals, 20a is a synchronization separation circuit, 22
a is a timing generator, 24 is a signal supply circuit, 2
6 is a scanning circuit, and LR, LG, and LB are liquid crystal panels. signal supply circuit 24, scanning circuit 26 and liquid crystal panel LR,
LG and LB constitute matrix display means of the present invention.

【００１６】入力端子１０に入力されたＰＡＬ信号の一
方は、ＰＡＬ用Ｙ／Ｃ分離回路１２ａで輝度信号（Ｙ信
号）と搬送色信号（Ｃ信号）とに分離される。分離され
たＹ信号及びＣ信号は走査変換器１４ａ及びＰＡＬデコ
ーダ１６ａに供給される。ＰＡＬデコーダ１６ａは周知
の技術によりＣ信号をデコードしてふたつの色差信号（
Ｒ−Ｙ信号及びＢ−Ｙ信号）を走査変換器１４ａに供給
する。走査変換器１４ａは、入力されたＹ信号，Ｒ−Ｙ
信号及びＢ−Ｙ信号の各々について時間圧縮及びライン
補間によって１フィールド当りのライン数を変換する。 図８に示す従来の走査変換器１４においてはＮＴＳＣ信
号の１フィールド当りのライン数を２倍にして走査変換
していたが、本実施例の走査変換器１４ａでは、１フィ
ールド当り３１２．５ラインを有するＹ信号，Ｒ−Ｙ信
号及びＢ−Ｙ信号を、それぞれ１フィールド当り５２０
ラインとなるように走査変換される。この走査変換は後
述するように走査変換器１４ａ内に設けられたデジタル
メモリのライト・リード制御により行なわれる。走査変
換器１４ａより出力される信号は、１フィールド当りの
ライン数がＮＴＳＣ信号を２倍のライン数に変換したと
きのライン数に近似しているので，ＮＴＳＣ信号用の液
晶パネルＬＲ，ＬＧ，ＬＢで表示が可能となる。One of the PAL signals input to the input terminal 10 is separated into a luminance signal (Y signal) and a carrier color signal (C signal) by a PAL Y/C separation circuit 12a. The separated Y and C signals are supplied to a scan converter 14a and a PAL decoder 16a. The PAL decoder 16a decodes the C signal using a well-known technique to generate two color difference signals (
RY signal and BY signal) to a scan converter 14a. The scan converter 14a receives the input Y signal, R-Y
The number of lines per field is converted by time compression and line interpolation for each of the signal and the BY signal. The conventional scan converter 14 shown in FIG. 8 performs scan conversion by doubling the number of lines per field of the NTSC signal, but in the scan converter 14a of this embodiment, there are 312.5 lines per field. Y signal, R-Y signal and B-Y signal each having 520 signals per field.
It is scan converted to become a line. This scan conversion is performed by write/read control of a digital memory provided in the scan converter 14a, as will be described later. Since the number of lines per field of the signal output from the scan converter 14a is close to the number of lines when converting the NTSC signal to twice the number of lines, the signal output from the NTSC signal liquid crystal panels LR, LG, Display is possible with LB.

【００１７】一方、入力端子１０に入力されたＰＡＬ信
号の他方は同期分離回路２０ａにも供給され、ここで水
平同期信号ＨＤ及び垂直同期信号ＶＤが分離されてタイ
ミングジェネレータ２２ａへ供給される。タイミングジ
ェネレータ２２ａはデジタルメモリのためのライトクロ
ックＷＣＫ、リードクロックＲＣＫ、垂直走査クロック
Ｈｃｋ及び垂直同期信号ＶＤを走査変換器１４ａに供給
し、垂直走査クロックＨｃｋ及び垂直同期信号ＶＤを走
査回路２６に供給する。ライトクロックＷＣＫ及びリー
ドクロックＲＣＫはそれぞれ水平同期信号ＨＤの周波数
を後述のように逓倍することにより発生され、垂直走査
クロックＨｃｋはライトクロックＷＣＫを後述のように
分周する事により、その周波数が水平同期信号ＨＤの５
／３倍となるように発生される。従って、垂直走査クロ
ックＨｃｋの周波数は、走査変換器１４ａによってノン
インターレース化された映像信号のライン周波数と同じ
になる。走査変換器１４ａでは、タイミングジェネレー
タ２２ａから供給されたライトクロックＷＣＫ、リード
クロックＲＣＫ、垂直走査クロックＨｃｋ及び垂直同期
信号ＶＤに基づいて、映像信号の１フィールド当りのラ
イン数が変換されて、それが液晶パネルＬＲ，ＬＧ，Ｌ
Ｂに表示される。On the other hand, the other PAL signal input to the input terminal 10 is also supplied to a sync separation circuit 20a, where a horizontal sync signal HD and a vertical sync signal VD are separated and supplied to a timing generator 22a. The timing generator 22a supplies the write clock WCK, read clock RCK, vertical scanning clock Hck, and vertical synchronization signal VD for the digital memory to the scan converter 14a, and supplies the vertical scanning clock Hck and vertical synchronization signal VD to the scanning circuit 26. do. The write clock WCK and the read clock RCK are each generated by multiplying the frequency of the horizontal synchronizing signal HD as described later, and the vertical scanning clock Hck is generated by dividing the write clock WCK as described later. Synchronization signal HD 5
/3 times. Therefore, the frequency of the vertical scanning clock Hck becomes the same as the line frequency of the video signal non-interlaced by the scan converter 14a. In the scan converter 14a, the number of lines per field of the video signal is converted based on the write clock WCK, read clock RCK, vertical scanning clock Hck, and vertical synchronization signal VD supplied from the timing generator 22a. LCD panel LR, LG, L
It is displayed on B.

【００１８】次に、図１の要部であるタイミングジェネ
レータ２２ａ及び走査変換器１４ａは、入力ＰＡＬ信号
をノンインターレース化するとともに、１フィールド当
りのライン数をノンインターレース化ＮＴＳＣ信号の１
フィールド当りのライン数に近似させる働きをする。タ
イミングジェネレータ２２ａ及び走査変換器１４ａの構
成及び動作について図２及び図３を用いて説明する。Next, the timing generator 22a and the scan converter 14a, which are the main parts of FIG.
It serves to approximate the number of lines per field. The configuration and operation of the timing generator 22a and the scan converter 14a will be explained using FIGS. 2 and 3.

【００１９】図２において、ＶＤ及びＨＤは、図１に示
した同期分離回路２０ａによりＰＡＬ信号から分離され
た垂直同期信号ＶＤ及び水平同期信号ＨＤである。また
、入力端子３９には図１で示したＹ／Ｃ分離回路１２ａ
よりＹ信号が入力される。水平同期信号ＨＤは図２に示
す逓倍器（×１５１７）３０及び逓倍器（×９１０）３
２に供給され、水平同期信号ＨＤの周波数を１５１７逓
倍したリードクロックＲＣＫ及び９１０逓倍したライト
クロックＷＣＫが発生される。リードクロックＲＣＫ及
びライトクロックＷＣＫはラインメモリ１及びラインメ
モリ２に供給される。またライトクロックＷＣＫが分周
器３４（１／５４６）で１／５４６に分周されることに
より、垂直走査クロックＨｃｋが生成される。これら１
５１７という逓倍比及び１／５４６という分周比は、ラ
イトクロックＷＣＫが水平同期信号ＨＤの周波数を９１
０逓倍して発生される場合の設定値である。３７は、各
分周回路３４，３６，３８を垂直同期信号ＶＤに同期し
てリセットするパルスを発生するためのパルス発生器で
ある。In FIG. 2, VD and HD are the vertical synchronization signal VD and horizontal synchronization signal HD separated from the PAL signal by the synchronization separation circuit 20a shown in FIG. In addition, the input terminal 39 is connected to the Y/C separation circuit 12a shown in FIG.
A Y signal is input from The horizontal synchronization signal HD is generated by the multiplier (×1517) 30 and the multiplier (×910) 3 shown in FIG.
2, and a read clock RCK obtained by multiplying the frequency of the horizontal synchronizing signal HD by 1517 and a write clock WCK obtained by multiplying the frequency by 910 are generated. Read clock RCK and write clock WCK are supplied to line memory 1 and line memory 2. Further, the vertical scanning clock Hck is generated by frequency-dividing the write clock WCK to 1/546 by the frequency divider 34 (1/546). These 1
The multiplication ratio of 517 and the frequency division ratio of 1/546 means that the write clock WCK increases the frequency of the horizontal synchronization signal HD by 91
This is a set value when generated by multiplying by 0. 37 is a pulse generator for generating a pulse for resetting each frequency dividing circuit 34, 36, 38 in synchronization with the vertical synchronizing signal VD.

【００２０】次に、ラインメモリ１及びラインメモリ２
の書き込み制御について説明する。同期分離回路２０ａ
より供給される水平同期信号ＨＤは分周器（１／２）３
８で分周され、正転出力及び反転出力を出力する。正転
出力はライトイネーブルパルスＷＥ２（図３（Ｄ））と
してラインメモリ２のライトイネーブル端子ＲＥ２’に
、反転出力はライトイネーブルパルスＷＥ１（図３（Ｅ
））としてラインメモリ１のライトイネーブル端子ＲＥ
１’に供給される。そして、Ａ／Ｄ変換器４０でデジタ
ル信号に変換されたＹ信号が、ライトイネーブルパルス
ＷＥ１がＬレベルとなっているときにラインメモリ１に
書き込まれ、ライトイネーブルパルスＷＥ２がＬレベル
となっているときにラインメモリ２に書き込まれる。Next, line memory 1 and line memory 2
Write control will be explained. Synchronous separation circuit 20a
The horizontal synchronizing signal HD supplied from the frequency divider (1/2) 3
The frequency is divided by 8, and a normal rotation output and an inversion output are output. The normal output is sent to the write enable terminal RE2' of the line memory 2 as the write enable pulse WE2 (FIG. 3(D)), and the inverted output is sent to the write enable pulse WE1 (FIG. 3(E)).
)) as the write enable terminal RE of line memory 1.
1'. Then, the Y signal converted into a digital signal by the A/D converter 40 is written to the line memory 1 when the write enable pulse WE1 is at the L level, and the write enable pulse WE2 is at the L level. sometimes written to line memory 2.

【００２１】ラインメモリ１及びラインメモリ２のデー
タ書き込みアドレスのスタート制御は次のように行なわ
れる。遅延回路４２及びＮＡＮＤ回路４４ａによって、
分周器３８の反転出力（図３（Ｅ））の立ち下がり直後
にライトリセットパルスＲＲ１（図３（Ｐ））が発生さ
れ、これがラインメモリ１のライトリセット端子ＷＲ１
’に供給される。こうして、ラインメモリ１はＹ信号デ
ータをゼロ番地から１ライン分書き込む書き込み制御を
行なうことができる。ラインメモリ２についても同様に
、遅延回路４２及びＮＡＮＤ回路４４ａによって、分周
器３８の正転出力（図３（Ｄ））の立ち下がり直後にラ
イトイリセットパルスＷＲ２（図３（Ｔ））が発生され
、これがラインメモリ２のライトリセット端子ＷＲ２’
に供給される。こうして、ラインメモリ２はＹ信号デー
タをゼロ番地から１ライン分書き込む書き込み制御を行
なうことができる。Start control of the data write addresses of line memory 1 and line memory 2 is performed as follows. By the delay circuit 42 and the NAND circuit 44a,
Immediately after the inverted output of the frequency divider 38 (FIG. 3(E)) falls, a write reset pulse RR1 (FIG. 3(P)) is generated, and this pulse is applied to the write reset terminal WR1 of the line memory 1.
'Supplied to. In this way, the line memory 1 can perform write control to write Y signal data for one line from address zero. Similarly, for the line memory 2, the write reset pulse WR2 (FIG. 3(T)) is generated by the delay circuit 42 and the NAND circuit 44a immediately after the fall of the normal output of the frequency divider 38 (FIG. 3(D)). This is the write reset terminal WR2' of line memory 2.
supplied to In this way, the line memory 2 can perform write control to write Y signal data for one line from address zero.

【００２２】次に、ラインメモリ１及びラインメモリ２
の読み出し制御について説明する。前述した分周器３４
よりの垂直走査クロックＨｃｋは分周器（１／５）３６
によって１／５分周される。これによりラインメモリ１
及びラインメモリ２の読み出しの５ラインシーケンスを
形成する。即ち、分周器３６の出力の一方は遅延回路４
６で３垂直走査クロックＨｃｋ分遅延されて図３（Ｇ）
に示すパルスとなり、また、分周器３６の出力の他方は
分周器４８で１／２分周されて図３（Ｆ）に示すパルス
となる。これらのパルスがＥＸ−ＯＲ回路５０を経て図
３（Ｈ）に示すパルスとなる。ＥＸ−ＯＲ回路５０の出
力の一方は遅延回路５２で１垂直走査クロックＨｃｋ分
だけ遅延され、その正転出力がリードイネーブルパルス
ＲＥ２（図３（Ｉ））としてラインメモリ２のリードイ
ネーブル端子ＲＥ２’に、反転出力がリードイネーブル
パルスＲＥ１（図３（Ｊ））としてラインメモリ１のリ
ードイネーブル端子ＲＥ１’に供給される。そして、リ
ードイネーブルパルスＲＥ１がＬレベルとなっていると
きにラインメモリ１からリードクロックＲＣＫのレート
でデータが圧縮されて読み出され、リードイネーブルパ
ルスＲＥ２がＬレベルとなっているときにラインメモリ
２からリードクロックＲＣＫのレートでデータが圧縮さ
れて読み出される。Next, line memory 1 and line memory 2
Read control will be explained. The frequency divider 34 mentioned above
The vertical scanning clock Hck is a frequency divider (1/5) 36
The frequency is divided by 1/5 by This allows line memory 1
and form a 5-line sequence for reading out the line memory 2. That is, one of the outputs of the frequency divider 36 is connected to the delay circuit 4.
6 and is delayed by 3 vertical scanning clocks Hck, as shown in Figure 3 (G).
The other output of the frequency divider 36 is frequency-divided by 1/2 by the frequency divider 48, resulting in the pulse shown in FIG. 3(F). These pulses pass through the EX-OR circuit 50 and become the pulses shown in FIG. 3(H). One of the outputs of the EX-OR circuit 50 is delayed by one vertical scanning clock Hck in the delay circuit 52, and its normal output is sent to the read enable terminal RE2' of the line memory 2 as the read enable pulse RE2 (FIG. 3(I)). Then, the inverted output is supplied to the read enable terminal RE1' of the line memory 1 as a read enable pulse RE1 (FIG. 3(J)). Then, when the read enable pulse RE1 is at the L level, data is compressed and read from the line memory 1 at the rate of the read clock RCK, and when the read enable pulse RE2 is at the L level, the data is compressed and read from the line memory 1. The data is compressed and read out at the rate of the read clock RCK.

【００２３】ラインメモリ１及びラインメモリ２の読み
出しアドレスのスタート制御は次のように行なわれる。 遅延回路５４及びＮＡＮＤ回路５６ａによって、分周器
３４よりの垂直走査クロックＨｃｋとＥＸ−ＯＲ回路５
０の出力の他方とから、リードリセットパルスＲＲ１（
図３（Ｑ））が、ライトイネーブルパルスＲＥ１（図３
（Ｊ））のＬレベル期間の垂直走査クロックＨｃｋに対
応する位置に発生される。これがラインメモリ１のリー
ドリセット端子ＲＲ１’に供給されることにより、ライ
ンメモリ１はゼロ番地からＹ信号を読み出す。ラインメ
モリ２についても同様に、遅延回路５４及びＮＡＮＤ回
路５６ｂにより図３（Ｕ）に示すリードリセットパルス
ＲＲ２を生成し、これがラインメモリ２のリードリセッ
ト端子ＲＲ２’に供給されることにより、ラインメモリ
２はゼロ番地からＹ信号を読み出す。Start control of the read addresses of line memory 1 and line memory 2 is performed as follows. The vertical scanning clock Hck from the frequency divider 34 and the EX-OR circuit 5 are connected by the delay circuit 54 and the NAND circuit 56a.
From the other output of 0, the read reset pulse RR1 (
3 (Q)) is the write enable pulse RE1 (Fig. 3
(J)) is generated at a position corresponding to the vertical scanning clock Hck during the L level period. By supplying this to the read reset terminal RR1' of the line memory 1, the line memory 1 reads the Y signal from address zero. Similarly, for the line memory 2, the delay circuit 54 and the NAND circuit 56b generate the read reset pulse RR2 shown in FIG. 3(U), and this is supplied to the read reset terminal RR2' of the line memory 2. 2 reads the Y signal from address zero.

【００２４】図２に示す逓倍器３０より出力されるリー
ドクロックＲＣＫは図１の信号供給回路２４にも供給さ
れて、マトリックス１８より供給されるノンインターレ
ース化された映像信号（Ｒ，Ｇ，Ｂ）を取り込む。また
、垂直同期信号ＶＤ及び分周器３４の出力である垂直走
査クロックＨｃｋは走査回路２６に供給されて、信号供
給回路２４に取り込まれた映像信号（Ｒ，Ｇ，Ｂ）を液
晶パネルＬＲ，ＬＧ，ＬＢの対応するラインに転送する
。The read clock RCK outputted from the multiplier 30 shown in FIG. 2 is also supplied to the signal supply circuit 24 shown in FIG. ). Further, the vertical synchronization signal VD and the vertical scanning clock Hck, which is the output of the frequency divider 34, are supplied to the scanning circuit 26, and the video signals (R, G, B) taken in by the signal supply circuit 24 are sent to the liquid crystal panel LR, Transfer to the corresponding lines of LG and LB.

【００２５】以上説明したことから、インターレース化
されている図３（Ｋ）に示す映像信号（Ｙ信号）のうち
図３（Ｍ）に示すように奇数番目のラインがラインメモ
リ１に書き込まれ、図３（Ｒ）に示すように偶数番目の
ラインがラインメモリ２に書き込まれる。そして、１番
目のラインはその水平期間が３／５に時間圧縮されてか
つ２回連続してラインメモリ１より読み出され（図３（
Ｎ）の５８）、次に、２番目のラインは同様にラインメ
モリ２より２回連続して読み出され（図３（Ｓ）の６０
）、更に、３番目のラインはラインメモリ１より１回だ
け読み出される（図３（Ｎ）の６２）。以下、同様の周
期でＹ信号の書き込み及び読み出しが行なわれて、入力
ＰＡＬ信号の３ラインに対して５ラインのノンインター
レース化された図３（Ｌ）に示すＹ信号が走査変換器の
出力端子４１より取り出される。これがマトリックス回
路１８を経て、信号供給回路２４，走査回路２６及び液
晶パネルＬＲ，ＬＧ，ＬＢから成るマトリクス表示手段
で表示される。From the above explanation, the odd-numbered lines of the interlaced video signal (Y signal) shown in FIG. 3(K) are written to the line memory 1 as shown in FIG. 3(M), As shown in FIG. 3(R), even-numbered lines are written into the line memory 2. Then, the horizontal period of the first line is time-compressed to 3/5, and is read out from the line memory 1 two consecutive times (see Fig. 3).
58) in FIG.
), furthermore, the third line is read out from the line memory 1 only once (62 in FIG. 3(N)). Thereafter, writing and reading of the Y signal are performed in the same period, and the Y signal shown in FIG. 41. This passes through the matrix circuit 18 and is displayed on a matrix display means consisting of a signal supply circuit 24, a scanning circuit 26, and liquid crystal panels LR, LG, and LB.

【００２６】以上説明した第１の実施例の走査変換器に
おいては、３ライン分のＹ信号を５ライン分のノンイン
ターレース化Ｙ信号に変換するときに、補間ラインにつ
いては前のラインを繰り返して表示するようにしている
。このような構成は簡単であり、十分に実用的であるが
、表示する画像によっては斜めの線が階段状に表示され
て不自然な表示となることがある。In the scan converter of the first embodiment described above, when converting three lines' worth of Y signals into five lines' worth of non-interlaced Y signals, the previous line is repeated for the interpolated line. I am trying to display it. Although such a configuration is simple and fully practical, depending on the image to be displayed, diagonal lines may be displayed in a step-like manner, resulting in an unnatural display.

【００２７】そこで、第２の実施例においては、前後の
ラインの平均を取って補間ラインを生成することで、よ
り自然な表示を可能とする。以下に第２の実施例におけ
るタイミングジェネレータ及び走査変換器の構成及び動
作について、図４のブロック系統図及び図５のタイムチ
ャートを用いて説明する。図２及び図３と同一部分につ
いては説明を省略する。また、他の部分の構成について
は図１と同一であるので同一構成部分には同一符号を付
し、その説明を省略する。Therefore, in the second embodiment, a more natural display is made possible by generating an interpolated line by taking the average of the preceding and succeeding lines. The configuration and operation of the timing generator and scan converter in the second embodiment will be described below with reference to the block system diagram in FIG. 4 and the time chart in FIG. 5. Description of the same parts as in FIGS. 2 and 3 will be omitted. Further, since the configuration of other parts is the same as that in FIG. 1, the same components are denoted by the same reference numerals and the explanation thereof will be omitted.

【００２８】走査変換器１４ａの入力端子３９に入力さ
れるＹ信号（図５（Ｊ））はＡ／Ｄ変換器４０を経て、
１ライン遅延回路６４，加算器６６の一方の入力端子，
スイッチＳＷの一方の固定端子及びラインメモリ１に入
力される。１ライン遅延回路６４で１ライン期間だけ遅
延された映像信号は加算器６６の他方の入力端子に供給
される。加算器６６の出力は減衰器６８でレベルが１／
２とされる。従って、減衰器６８の出力信号は、常に映
像信号の前後のラインの平均値レベルのＹ信号（図５（
Ｋ））となっている。この信号がスイッチＳＷの他方の
固定端子に供給される。スイッチＳＷは、後述する切り
換え制御により、Ａ／Ｄ変換器４０の出力である実ライ
ン（補間されていないライン）のＹ信号か、または、減
衰器６８の出力である補間ラインのＹ信号をラインメモ
リ２に供給する。The Y signal (FIG. 5(J)) input to the input terminal 39 of the scan converter 14a passes through the A/D converter 40,
1-line delay circuit 64, one input terminal of adder 66,
The signal is input to one fixed terminal of the switch SW and the line memory 1. The video signal delayed by one line period by the one line delay circuit 64 is supplied to the other input terminal of the adder 66. The output of the adder 66 is reduced to 1/2 by an attenuator 68.
2. Therefore, the output signal of the attenuator 68 is always the Y signal at the average level of the lines before and after the video signal (see FIG.
K)). This signal is supplied to the other fixed terminal of switch SW. The switch SW selects either the Y signal of the actual line (non-interpolated line) which is the output of the A/D converter 40 or the Y signal of the interpolated line which is the output of the attenuator 68 by switching control to be described later. Supplied to memory 2.

【００２９】次に、ラインメモリ１及びラインメモリ２
の書き込み及び読み出し制御について説明する。水平同
期信号ＨＤはカウンタで構成されている分周回路７０（
１／３）で１／３に分周される。分周回路７０の１ビッ
ト目の出力（図５（Ｄ））の一方がライトイネーブルパ
ルスＷＥ１としてラインメモリ１のライトイネーブル端
子ＷＥ１’に供給されるとともに、その他方がスイッチ
ＳＷの切り換え制御を行なう。スイッチＳＷは、図５（
Ｄ）に示すライトイネーブルパルスＷＥ１がＨレベルの
ときＡ／Ｄ変換器４０の出力である実ラインの信号を、
Ｌレベルのとき減衰器６８よりの平均値レベルの補間信
号をラインメモリ２に供給するように制御される。 従って、ラインメモリ２には図５（Ｒ）に示すように補
間ライン，実ライン，補間ライン、以下この順に繰り返
してＹ信号データが供給され、後述する書き込み制御に
より書き込まれる。ラインメモリ１には、図５（Ｄ）に
示すライトイネーブルパルスＷＥ１がＬレベルのときＡ
／Ｄ変換器４０よりのＹ信号が書き込まれ、従って、図
５（Ｍ）に示すように、３ライン毎に２ライン分が書き
込まれ、１ライン分は書き込まれないように制御される
。Next, line memory 1 and line memory 2
Write and read control will be explained. The horizontal synchronization signal HD is passed through a frequency dividing circuit 70 (
1/3). One of the outputs of the first bit of the frequency dividing circuit 70 (FIG. 5(D)) is supplied as the write enable pulse WE1 to the write enable terminal WE1' of the line memory 1, and the other one controls switching of the switch SW. . The switch SW is shown in Figure 5 (
When the write enable pulse WE1 shown in D) is at H level, the actual line signal that is the output of the A/D converter 40 is
When the signal is at the L level, the interpolation signal of the average level from the attenuator 68 is controlled to be supplied to the line memory 2. Therefore, as shown in FIG. 5(R), the Y signal data is repeatedly supplied to the line memory 2 in this order: interpolation line, actual line, interpolation line, and so on, and is written by write control to be described later. When the write enable pulse WE1 shown in FIG. 5(D) is at L level, the line memory 1 has A
The Y signal from the /D converter 40 is written, and therefore, as shown in FIG. 5(M), control is performed such that two lines are written every three lines and one line is not written.

【００３０】ラインメモリ２のためのライトリセットパ
ルスＷＲ２（図５（Ｔ））としては、水平同期信号ＨＤ
がライトイリセット端子ＷＲ２’に供給される。このパ
ルスが供給されるたびに１ライン分のＹ信号データがラ
インメモリ２にゼロ番地より書き込まれる。ラインメモ
リ１のためのライトイリセットパルスＷＲ１（図５（Ｐ
））は、ＯＲ回路７２によってライトイネーブルパルス
ＷＥ１（図５（Ｄ））と水平同期信号ＨＤの論理ＯＲを
取ることにより、ライトイネーブルパルスＷＥ１（図５
（Ｄ））がＬレベルとなっているときの水平同期信号Ｈ
Ｄに対応する位置に発生される。これがラインメモリ１
のライトリセット端子ＷＲ１’に供給されることにより
、１ライン分のＹ信号がラインメモリ１にゼロ番地より
書き込まれる。As the write reset pulse WR2 (FIG. 5(T)) for the line memory 2, the horizontal synchronization signal HD
is supplied to the write reset terminal WR2'. Each time this pulse is supplied, one line of Y signal data is written into the line memory 2 starting from address zero. Write reset pulse WR1 for line memory 1 (Figure 5 (P
)) is the write enable pulse WE1 (FIG. 5(D)) by logically ORing the write enable pulse WE1 (FIG. 5(D)) and the horizontal synchronizing signal HD by the OR circuit 72.
Horizontal synchronization signal H when (D)) is at L level
It is generated at a position corresponding to D. This is line memory 1
The Y signal for one line is written into the line memory 1 starting from address zero by being supplied to the write reset terminal WR1'.

【００３１】次に、ラインメモリ１及びラインメモリ２
からの読み出し制御について説明する。ラインメモリ１
及び２のリードイネーブルパルスＲＥ１及びＲＥ２は次
のように発生する。垂直走査クロックＨｃｋ（図５（Ｃ
））を１／５分周する分周回路７４（１／５）の１ビッ
ト目の出力（図５（Ｆ））が、３Ｈｃｋ分遅延して反転
する遅延回路７６及び１Ｈｃｋ分遅延する遅延回路７８
とにより４Ｈｃｋ分遅延されて図５（Ｈ）に示すパルス
となり、このパルスがリードイネーブルパルスＲＥ１と
してラインメモリ１のリードイネーブル端子ＲＥ１’に
供給される。同様に、４Ｈｃｋ分遅延されて反転されて
いる図５（Ｉ）に示すパルスがリードイネーブルパルス
ＲＥ２としてラインメモリ２のリードイネーブル端子Ｒ
Ｅ２’に供給される。また、垂直走査クロックＨｃｋ及
び遅延回路７６の出力から、遅延回路８０及びＮＡＮＤ
回路８２ａによって、リードイネーブルパルスＲＥ１が
Ｌレベルとなっているときの垂直走査クロックＨｃｋに
対応する位置に、図５（Ｑ）に示すリードリセットパル
スＲＲ１を発生し、ラインメモリ１のリードリセット端
子ＲＲ１’に供給する。同様に、遅延回路８０及びＮＡ
ＮＤ回路８２ｂによって、図５（Ｕ）示すリードリセッ
トパルスＲＲ２を発生し、ラインメモリ２のリードリセ
ット端子ＲＲ２’に供給する。Next, line memory 1 and line memory 2
The read control from is explained. line memory 1
and 2 read enable pulses RE1 and RE2 are generated as follows. Vertical scanning clock Hck (Fig. 5(C)
)), the first bit output (FIG. 5(F)) of the frequency dividing circuit 74 (1/5) is delayed by 3Hck and inverted, and a delay circuit is delayed by 1Hck. 78
As a result, the pulse is delayed by 4Hck and becomes the pulse shown in FIG. 5(H), and this pulse is supplied to the read enable terminal RE1' of the line memory 1 as the read enable pulse RE1. Similarly, the pulse shown in FIG. 5(I) which is delayed and inverted by 4Hck is used as the read enable pulse RE2 and is applied to the read enable terminal R of the line memory 2.
It is supplied to E2'. Further, from the vertical scanning clock Hck and the output of the delay circuit 76, the delay circuit 80 and the NAND
The circuit 82a generates the read reset pulse RR1 shown in FIG. 'Supply to.' Similarly, delay circuit 80 and NA
The ND circuit 82b generates a read reset pulse RR2 shown in FIG. 5(U) and supplies it to the read reset terminal RR2' of the line memory 2.

【００３２】リードイネーブルパルスＲＥ１及びＲＥ２
がＬレベルで、かつリードリセットパルスＲＲ１及びＲ
Ｒ２が供給されるたびに、ラインメモリ１及びラインメ
モリ２は、リードクロックＲＣＫのレートでゼロ番地か
らＹ信号を読み出す。従って、ラインメモリ１及びライ
ンメモリ２から読み出されるＹ信号は図５（Ｎ）及び図
５（Ｓ）に示すようになり、また、走査変換器１４ａの
出力端子４１からの出力は、図５（Ｌ）に示すように、
これらが合成されたものとなる。即ち、走査変換器１４
ａからは、１番目のライン，１番目と２番目のラインの
平均，２番目のライン，３番目のライン，３番目と４番
目のラインの平均、以下同じ周期で、順次Ｙ信号が出力
される。この信号は、第１の実施例と同じように、１フ
ィールド当り３１２本の実ラインと２０８本の補間ライ
ンとで構成されたノンインターレース信号であり、ＮＴ
ＳＣ信号表示用に構成されたマトリクス表示手段によっ
て、画像の縦方向を圧縮する表示が可能となる。第１及
び第２の実施例で説明した映像信号表示装置は、入力映
像信号を５／３倍に時間圧縮してノンインターレース化
し、ノンインターレース化された映像信号のライン周波
数に対応した等間隔の垂直走査クロックＨｃｋでマトリ
クス表示手段を駆動するので、画像が搖れたりフリッカ
が発生することがない。Read enable pulses RE1 and RE2
is at L level, and read reset pulses RR1 and R
Every time R2 is supplied, line memory 1 and line memory 2 read the Y signal from address zero at the rate of read clock RCK. Therefore, the Y signals read from the line memory 1 and the line memory 2 are as shown in FIG. 5(N) and FIG. 5(S), and the output from the output terminal 41 of the scan converter 14a is as shown in FIG. As shown in L),
These are synthesized. That is, scan converter 14
From a, the 1st line, the average of the 1st and 2nd lines, the 2nd line, the 3rd line, the average of the 3rd and 4th lines, and the following Y signals are output in sequence at the same cycle. Ru. This signal is a non-interlaced signal consisting of 312 real lines and 208 interpolated lines per field, as in the first embodiment, and is
The matrix display means configured for displaying SC signals allows displaying images that are compressed in the vertical direction. The video signal display device described in the first and second embodiments compresses the input video signal by 5/3 times and makes it non-interlaced, and displays the video signal at equal intervals corresponding to the line frequency of the non-interlaced video signal. Since the matrix display means is driven by the vertical scanning clock Hck, the image does not shake or flicker occurs.

【００３３】以上に説明した第１及び第２の実施例は、
ＮＴＳＣ信号用に構成された液晶パネルＬＲ，ＬＧ，Ｌ
Ｂを用いたＰＡＬ信号専用の表示装置である。第３の実
施例では、ＮＴＳＣ信号（第１の映像信号）及びＰＡＬ
信号（第２の映像信号）を切り換えて表示可能な表示装
置について、図６を用いて説明する。従来例，第１の実
施例及び第２の実施例と同一構成部分には同一符号を付
し、その説明を省略する。The first and second embodiments described above are as follows:
Liquid crystal panels LR, LG, L configured for NTSC signals
This is a display device exclusively for PAL signals using B. In the third embodiment, an NTSC signal (first video signal) and a PAL
A display device capable of switching and displaying a signal (second video signal) will be described with reference to FIG. 6. Components that are the same as those in the conventional example, the first embodiment, and the second embodiment are given the same reference numerals, and their explanations will be omitted.

【００３４】図６において、請求項２に記載の本発明の
走査変換手段は、後述するＮＴＳＣ用メモリ制御回路８
６，ＰＡＬ用メモリ制御回路８８，ＮＴＳＣ用信号入力
回路１００，ＰＡＬ用信号入力回路１０２，切換回路９
０及び１０４，メモリ１０６及び走査変換器１０８から
構成されている。同期分離回路８４は、入力されたＮＴ
ＳＣ信号またはＰＡＬ信号から水平同期信号ＨＤ及び垂
直同期信号ＶＤの分離を行なう。また同期分離回路８４
は、入力映像信号のフィールド周波数が６０Ｈｚ（ＮＴ
ＳＣ信号入力時）か５０Ｈｚ（ＰＡＬ信号入力時）のい
ずれであるかを判別する入力信号判別手段を有している
。ＮＴＳＣ信号は１フレーム当りのライン数が５２５で
あり、ＰＡＬ信号は１フレーム当りのライン数が６２５
であるので、フィールド周波数を判別することで、入力
映像信号のフレーム当りのライン数の違いを判別するこ
とができる。入力信号判別手段は、判別信号ｄを出力し
て切換回路９０，切換回路１０４，スイッチＳＷ２，ス
イッチＳＷ３及び後述する走査変換器１０８に各々供給
する。これによって、ＮＴＳＣ信号入力時は、ＮＴＳＣ
用メモリ制御回路８６及びＮＴＳＣ用信号入力回路１０
０の出力が、それぞれ切換回路９０及び切換回路１０４
で選択されてメモリ１０６に供給されることにより、従
来例として示した図９と同様の構成を成す。また、ＮＴ
ＳＣ用信号入力回路１００には、スイッチＳＷ２により
、ＮＴＳＣ用Ｙ／Ｃ分離回路９２からのＹ信号が供給さ
れる。このことにより、ＮＴＳＣ用Ｙ／Ｃ分離回路９２
よりのＹ信号の走査変換を行なうことができる。次に、
ＰＡＬ信号入力時は、ＰＡＬ用メモリ制御回路８８及び
ＰＡＬ用信号入力回路１０２の出力が、それぞれ切換回
路９０及び切換回路１０４で選択されてメモリ１０６に
供給されることにより、第１実施例または第２実施例と
して示した図２または図４と同様の構成を成す。また、
ＰＡＬ用信号入力回路１０２には、スイッチＳＷ３によ
り、ＰＡＬ用Ｙ／Ｃ分離回路９４からのＹ信号が供給さ
れる。このことにより、ＰＡＬ用Ｙ／Ｃ分離回路９４よ
りのＹ信号の走査変換を行なうことができる。走査変換
器１０８は、色信号のための走査変換器である。ＮＴＳ
Ｃ信号入力時は、スイッチＳＷ３により選択されたＮＴ
ＳＣデコーダ９６よりの色差信号が走査変換される。Ｐ
ＡＬ信号入力時には、スイッチＳＷ３により選択された
ＰＡＬデコーダ９８よりの色差信号が走査変換される。 走査変換器１０８で走査変換されてノンインターレース
化された色差信号はマトリクス回路１８に供給される。In FIG. 6, the scan conversion means of the present invention according to claim 2 includes a memory control circuit 8 for NTSC, which will be described later.
6, PAL memory control circuit 88, NTSC signal input circuit 100, PAL signal input circuit 102, switching circuit 9
0 and 104, a memory 106 and a scan converter 108. The synchronization separation circuit 84 receives the input NT
A horizontal synchronizing signal HD and a vertical synchronizing signal VD are separated from the SC signal or PAL signal. Also, the synchronous separation circuit 84
, the field frequency of the input video signal is 60Hz (NT
The input signal determining means is provided for determining whether the frequency is 50 Hz (when inputting an SC signal) or 50 Hz (when inputting a PAL signal). NTSC signals have 525 lines per frame, and PAL signals have 625 lines per frame.
Therefore, by determining the field frequency, it is possible to determine the difference in the number of lines per frame of the input video signal. The input signal discriminating means outputs a discriminating signal d and supplies it to the switching circuit 90, the switching circuit 104, the switch SW2, the switch SW3, and a scan converter 108, which will be described later. As a result, when an NTSC signal is input, the NTSC
memory control circuit 86 and signal input circuit 10 for NTSC
The output of 0 is the switching circuit 90 and the switching circuit 104, respectively.
By selecting it and supplying it to the memory 106, a configuration similar to that shown in FIG. 9 shown as a conventional example is formed. Also, N.T.
The SC signal input circuit 100 is supplied with the Y signal from the NTSC Y/C separation circuit 92 by the switch SW2. As a result, the NTSC Y/C separation circuit 92
It is possible to perform scan conversion of the Y signal. next,
When a PAL signal is input, the outputs of the PAL memory control circuit 88 and the PAL signal input circuit 102 are selected by the switching circuit 90 and the switching circuit 104, respectively, and supplied to the memory 106. The configuration is similar to that shown in FIG. 2 or 4 shown as the second embodiment. Also,
The PAL signal input circuit 102 is supplied with the Y signal from the PAL Y/C separation circuit 94 by a switch SW3. This allows scan conversion of the Y signal from the PAL Y/C separation circuit 94. Scan converter 108 is a scan converter for color signals. NTS
When the C signal is input, the NT selected by switch SW3
The color difference signals from the SC decoder 96 are scan-converted. P
When the AL signal is input, the color difference signal from the PAL decoder 98 selected by the switch SW3 is scan-converted. The color difference signal scan-converted and non-interlaced by the scan converter 108 is supplied to the matrix circuit 18 .

【００３５】以上の構成により、ＮＴＳＣ信号入力時は
、２倍に時間圧縮され、かつライン毎に補間ラインが形
成されて、走査線数が２倍とされたノンインターレース
信号がマトリクス回路１８及び信号供給回路２４を経て
液晶パネルＬＲ，ＬＧ，ＬＢで表示される。一方、ＰＡ
Ｌ信号入力時は、５／３倍に時間圧縮され、かつ３ライ
ン毎に２ラインの補間ラインが形成されたノンインター
レース信号が、同様に液晶パネルＬＲ，ＬＧ，ＬＢに表
示される。従って、ＮＴＳＣ信号表示のために構成され
た液晶パネルで、ＮＴＳＣ信号とＰＡＬ信号の両方を切
り換えて表示し投映することができ、ＰＡＬ信号が入力
された場合でも表示が不自然とならないで、画面の縦方
向を圧縮してノンインターレース表示ができる。With the above configuration, when an NTSC signal is input, the time is compressed twice, an interpolation line is formed for each line, and a non-interlaced signal with twice the number of scanning lines is sent to the matrix circuit 18 and the signal. It passes through the supply circuit 24 and is displayed on the liquid crystal panels LR, LG, and LB. On the other hand, P.A.
When the L signal is input, a non-interlace signal whose time is compressed by a factor of 5/3 and in which two interpolation lines are formed every three lines is similarly displayed on the liquid crystal panels LR, LG, and LB. Therefore, a liquid crystal panel configured for displaying NTSC signals can switch and display and project both NTSC and PAL signals, and even if a PAL signal is input, the display will not appear unnatural. can be compressed vertically to display non-interlaced images.

【００３６】以上の第１及び第２の実施例の説明では、
走査変換器１４ａの説明をＹ信号に対してのみ行ない、
色差信号についての説明を省略したが、走査変換器１４
ａは色差信号の走査変換を行なう構成を有するものであ
る。また、各実施例において色信号に対する走査変換は
、Ｙ信号と同じライン補間による走査変換でもよく、Ｙ
信号よりも簡易なライン補間による走査変換でもよい。 また、ＰＡＬ信号について説明したが、ＳＥＣＡＭ信号
についても同様に行なうことができる。In the above description of the first and second embodiments,
The scan converter 14a will be explained only for the Y signal,
Although the description of the color difference signal is omitted, the scan converter 14
A has a configuration for performing scan conversion of color difference signals. Furthermore, in each embodiment, the scan conversion for the color signal may be scan conversion using the same line interpolation as for the Y signal;
Scan conversion using line interpolation, which is simpler than signal conversion, may also be used. Furthermore, although the explanation has been made regarding PAL signals, the same procedure can be applied to SECAM signals as well.

【００３７】[0037]

【発明の効果】以上説明したように、本発明による映像
信号表示装置は、入力映像信号の一定期間の走査線数に
対して補間した走査線数が少なくなるように時間圧縮し
てノンインターレース化された映像信号を生成し、これ
をマトリクス表示手段で表示する構成としたので、従来
のような高価な標準方式変換装置を使用するとこなく、
例えばＮＴＳＣ信号用に構成されたマトリクス表示手段
に、たとえばＰＡＬ信号またはＳＥＣＡＭ信号を、簡単
な構成で、より自然な縦方向の圧縮を行いながら高品質
に画像表示できる。As explained above, the video signal display device according to the present invention performs time compression and non-interlacing so that the number of interpolated scanning lines is reduced relative to the number of scanning lines in a certain period of the input video signal. The system generates a video signal and displays it on a matrix display means, so there is no need to use an expensive standard format converter like in the past.
For example, a PAL signal or a SECAM signal can be displayed on a matrix display means configured for an NTSC signal with a simple configuration and with high quality while performing more natural vertical compression.

【００３８】また、本発明による映像信号表示装置は、
上記構成に加えて、フレーム当りの走査線数が異なる複
数の映像信号の内のいずれかが入力されたかを判別し、
入力映像信号に応じて、一定期間の走査線数に対する補
間走査線数を変化させるように時間圧縮してノンインタ
ーレース化された映像信号を生成する構成としたので、
従来のような高価な標準方式変換装置を使用するとこな
く、単一の映像信号表示装置でフレーム当りの走査線数
の異なる複数の映像信号を、自然で良好に画像表示でき
る。Furthermore, the video signal display device according to the present invention includes:
In addition to the above configuration, it is determined whether any of a plurality of video signals having different numbers of scanning lines per frame is input,
The configuration is such that a non-interlaced video signal is generated by time compression so as to change the number of interpolated scanning lines for a certain period of time depending on the input video signal.
A single video signal display device can display a plurality of video signals having different numbers of scanning lines per frame in a natural and good manner without using a conventional expensive standard format conversion device.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】本発明の第１実施例を説明するためのブロック
系統図である。FIG. 1 is a block system diagram for explaining a first embodiment of the present invention.

【図２】図１の要部を説明するためのブロック系統図で
ある。FIG. 2 is a block system diagram for explaining essential parts of FIG. 1;

【図３】図２の動作を説明するためのタイムチャートで
ある。FIG. 3 is a time chart for explaining the operation of FIG. 2;

【図４】本発明の第２実施例の要部を説明するためのブ
ロック系統図である。FIG. 4 is a block system diagram for explaining main parts of a second embodiment of the present invention.

【図５】図４の動作を説明するためのタイムチャートで
ある。FIG. 5 is a time chart for explaining the operation of FIG. 4;

【図６】本発明の第３実施例の要部を説明するためのブ
ロック系統図である。FIG. 6 is a block system diagram for explaining main parts of a third embodiment of the present invention.

【図７】従来のＮＴＳＣ信号用の液晶プロジェクタの光
学系の例を示す構成図である。FIG. 7 is a configuration diagram showing an example of an optical system of a conventional liquid crystal projector for NTSC signals.

【図８】従来のＮＴＳＣ信号用の液晶プロジェクタの信
号処理系を説明するためのブロック系統図である。FIG. 8 is a block system diagram for explaining a signal processing system of a conventional liquid crystal projector for NTSC signals.

【図９】図８の要部を説明するためのブロック系統図で
ある。FIG. 9 is a block system diagram for explaining the main part of FIG. 8;

【図１０】図９の動作を説明するためのタイムチャート
である。FIG. 10 is a time chart for explaining the operation of FIG. 9;

【符号の説明】[Explanation of symbols]

１２ａ　　ＰＡＬ用Ｙ／Ｃ分離回路 １４ａ　　走査変換器 １６ａ　　ＰＡＬデコーダ １８　　マトリクス回路 ２２ａ　　タイミングジェネレータ ２４　　信号供給回路 ２６　　走査回路 ３０　　逓倍器 ３２　　逓倍器 ３４　　分周器 ３６　　分周器 ４０　　Ａ／Ｄ変換器 ６４　　１ライン遅延回路 ６６　　加算器 ６８　　減衰器 ８４　　同期分離回路 ９０　　切換回路 １０４　　切換回路 ＬＲ　　液晶パネル ＬＧ　　液晶パネル ＬＢ　　液晶パネル 12a Y/C separation circuit for PAL 14a Scan converter 16a PAL decoder 18 Matrix circuit 22a Timing generator 24 Signal supply circuit 26 Scanning circuit 30 Multiplier 32 Multiplier 34 Frequency divider 36 Frequency divider 40 A/D converter 64 1 line delay circuit 66 Adder 68 Attenuator 84 Synchronization separation circuit 90 Switching circuit 104 Switching circuit LR LCD panel LG LCD panel LB LCD panel

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】　　入力映像信号に走査線補間を行なって
ノンインターレース化された映像信号を生成して表示す
る映像信号表示装置において、前記入力映像信号の一定
期間の走査線数に対して補間した走査線数が少なくなる
ように時間圧縮してノンインターレース化された映像信
号を生成する走査線変換手段と、前記ノンインターレー
ス化された映像信号を表示するためのマトリクス表示手
段とを備えたことを特徴とする映像信号表示装置。Claim 1. A video signal display device that performs scanning line interpolation on an input video signal to generate and display a non-interlaced video signal, wherein interpolation is performed on the number of scanning lines in a certain period of the input video signal. A scanning line conversion means for generating a non-interlaced video signal by time compression so as to reduce the number of scanning lines, and a matrix display means for displaying the non-interlaced video signal. Features of video signal display device. 【請求項２】　　第１の映像信号または第１の映像信号
よりも１フレーム当りの走査線数が多い第２の映像信号
に走査線補間を行なってノンインターレース化された映
像信号を生成し、これに基づく映像を表示する映像信号
表示装置であって、前記第１の映像信号及び第２の映像
信号のいずれか一方の映像信号が入力されたかを判別す
る入力信号判別手段と、前記入力判別手段が前記第１の
映像信号が入力されたと判別したときは、前記第１の映
像信号の一定期間の走査線数に対して補間した走査線数
が等しくなるように時間圧縮してノンインターレース化
された映像信号を生成し、前記入力判別手段が前記第２
の映像信号が入力されたと判別したときは、前記第２の
映像信号の一定期間の走査線数に対して補間走査線数が
少なくなるように時間圧縮してノンインターレース化さ
れた映像信号を生成する走査線変換手段と、前記ノンイ
ンターレース化された映像信号を表示するためのマトリ
ックス表示手段とを備えたことを特徴とする映像信号表
示装置。2. Performing scanning line interpolation on the first video signal or a second video signal having a larger number of scanning lines per frame than the first video signal to generate a non-interlaced video signal, A video signal display device for displaying a video based on the above, comprising an input signal determining means for determining whether one of the first video signal and the second video signal is input; When the means determines that the first video signal has been input, time compression is performed so that the number of interpolated scanning lines is equal to the number of scanning lines in a certain period of the first video signal, and non-interlacing is performed. the input determining means generates the second video signal.
When it is determined that the second video signal has been input, a non-interlaced video signal is generated by compressing the time so that the number of interpolated scanning lines is smaller than the number of scanning lines in a certain period of the second video signal. What is claimed is: 1. A video signal display device comprising: scanning line conversion means for displaying the non-interlaced video signal; and matrix display means for displaying the non-interlaced video signal.