JPH04328978A - 時間軸補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、家庭用，工業用，放送
用などの各種分野で使用されているＶＴＲ，ビデオディ
スクなどの映像機器で、映像信号のジッタ補正ないし時
間軸補正を行なって不安定な映像信号を安定化する時間
軸補正装置の改良に関する。

【０００２】

【従来の技術】時間軸補正装置（タイムベースコレクタ
）ないしフレームシンクロナイザは、一般的に、入力画
像信号から生成した書込みクロックを利用して入力画像
信号のＡ／Ｄ変換とメモリ書込みを行い、メモリ読出し
側で時間軸補正を行って信号が出力されるようになって
いる。

【０００３】図３には、従来の時間軸補正装置の例が示
されている。このうち、同図（Ａ）に示すものは、米国
特許第３８６０９５２号特許明細書に開示されたもので
、入力されたビデオ信号は、一方においてセパレータ１
００に供給され、ここで同期信号が分離される。同期信
号は入力クロック発生回路１０２に対して入力され、こ
こで入力信号のタイムベースエラーに従った可変レート
の第１クロック信号列が生成される。

【０００４】入力ビデオ信号は、Ａ／Ｄ変換器１０４に
も供給され、ここで第１クロック信号列の間隔でサンプ
リングされてディジタル信号に変換される。変換後のビ
デオ信号は、シーケンサ１０６により、第１クロック信
号列のタイミングでメモリ１０８に格納される。

【０００５】他方、出力クロック発生回路１１０では、
タイミング同期発生回路１１２からの信号に基づいて固
定レートの第２クロック信号列が生成される。シーケン
サ１０６は、この第２クロック信号列のタイミングでメ
モリ１０８からデータが読み出される。読み出されたデ
ータは、Ｄ／Ａ変換器１１４でアナログ信号に変換され
、変換後の信号はプロセッサアンプ１１６によって増幅
されて、時間軸補正されたビデオ信号が出力されること
になる。

【０００６】次に、同図（Ｂ）に示すものは、米国特許
第４０１８９９０号特許明細書に開示されたもので、水
平同期部分からなる第１ビデオ信号と第２ビデオ信号と
を同期させるものである。同図において、第１ビデオ信
号は、一方において入力クロックユニット１２０に入力
され、ここで第１のクロックが生成される。そして、Ａ
／Ｄ変換器１２２では、この第１のクロックに基づいて
サンプリングが行われるとともに、フィールドメモリ１
２４に対する書込みが行われる。

【０００７】他方、第２のビデオ信号は、出力クロック
ユニット１３０に入力され、ここで第２のクロックが生
成される。そして、この第２のクロックに基づいてフィ
ールドメモリ１２４からデータが読み出され、更にＤ／
Ａ変換器１２６によってアナログ信号に変換される。こ
のとき、第１，第２ビデオ信号の所定の部分で位相差が
あるときは、それに相当する遅延時間の間、フィールド
メモリ１２４からのデータ読出しが遅延される。このよ
うにして第２ビデオ信号に同期した第１ビデオ信号が得
られ、これが出力プロセッサ１２８に入力されることに
なる。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、次のような不都合がある。（１）書
込みクロックは、入力信号から水平同期信号を分離し、
これを比較信号として使用したＰＬＬ回路（Ｈ−ＰＬＬ
回路）などによって生成されている。ところが、このク
ロックを用いてメモリの書込み側において時間軸補正を
行う場合、同期信号に変動が多いとＨ−ＰＬＬ回路が追
従できず同期乱れが生ずることになる。（２）メモリに
対する書込みには、１水平走査期間（１Ｈ）前までの同
期信号情報によるＰＬＬ出力クロックが使用されるため
、現時点での急激な同期変動には対応できない。

【０００９】（３）Ｈ−ＰＬＬ回路はアナログ回路であ
り、周波数の高域におけるジッタの改善と低域における
ジッタの改善には兼ね合い調整が必要で、両者に対する
条件を完全に満足することは困難である。また、アナロ
グ回路のため、温度安定度が悪いという不都合もある。 本発明は、この点に着目したもので、複雑な調整を必要
とすることなく安定した良好な時間軸補正を行うことが
できる時間軸補正装置を提供することをその目的とする
。

【００１０】

【課題を解決するための手段】本発明は、ビデオ信号を
ディジタル化し、メモリ手段を用いて基準に対する時間
軸補正を行う時間軸補正装置において、前記基準を示す
基準信号から得られた固定サンプリングパルスに基づい
てビデオ信号をディジタル化するＡ／Ｄ変換手段と、ビ
デオ信号に含まれる同期信号間隔をパルスカウントによ
って計測する周期計測手段と、これによる計測結果に対
応してディジタル化されたビデオ信号にデータの補間を
行う補間手段とを備えたことを特徴とする。

【００１１】

【作用】本発明によれば、入力ビデオ信号のＡ／Ｄ変換
は、固定サンプリングパルスによって行われる。そして
、ビデオ信号における同期周期間隔の変動に対応してデ
ータの補間が行われる。この補間後のビデオ信号に対し
て、メモリ手段による時間軸補正が行われる。

【００１２】

【実施例】以下、本発明による時間軸補正装置の一実施
例について、添付図面を参照しながら説明する。＜実施
例の構成＞最初に、図１を参照しながら本実施例の構成
について説明する。同図において、補正対象のビデオ信
号は、入力バッファ回路１０に入力されるようになって
いる。この入力バッファ回路１０の出力側は、クランプ
回路１２，同期分離回路１４の入力側に各々接続されて
いる。クランプ回路１２の出力側は、Ａ／Ｄ変換器１６
，２Ｈディレイ回路１８，補間回路２０，バリアブルＬ
ＦＰ（ローパスフィルタ）２２，ラインメモリ２４，フ
レームメモリ２６，同期信号インサート回路２８，Ｄ／
Ａ変換器３０，ビデオアンプ３２の直列回路の入力側に
接続されている。

【００１３】他方、同期分離回路１４の出力側は、クラ
ンプパルス発生回路３４，ライトクロック発生回路３６
，水平同期周期計測回路３８，補正クロック発生回路４
０の入力側に各々接続されている。クランプパルス発生
回路３４の出力側は上述したクランプ回路１２の他方の
入力側に接続されており、水平同期周期計測回路３８の
出力側は、補間係数発生回路４２の一方の入力側に接続
されている。また、ライトクロック発生回路３６の入力
サンプリングパルス出力側は、Ａ／Ｄ変換器１６，水平
同期周期計測回路３８の他方の入力側に各々接続されて
いる。

【００１４】ライトクロック発生回路３６のライトクロ
ック出力側は、２Ｈディレイ回路１８，補間回路２０の
他方の入力側に各々接続されている。補間クロック発生
回路４０の出力側は、補間回路２０，バリアブルＬＰＦ
２２，ラインメモリ２４の他方の入力側に各々接続され
ている。補間係数発生回路４２の出力側は、補間回路２
０，補間クロック発生回路４０，バリアブルＬＰＦ２２
の他方の入力側に各々接続されている。

【００１５】次に、マスタシンクシグナルジェネレータ
４４のマスタクロック出力側は、ライトクロック発生回
路３６，補間クロック発生回路４０，補間係数発生回路
４２，リードクロック発生回路４６のクロック入力側に
各々接続されている。また、マスタシンクシグナルジェ
ネレータ４４の制御用同期信号出力側は、リードクロッ
ク発生回路４６，リードライトコントロール回路４８，
ブランキング発生回路５０の入力側に各々接続されてい
る。リードクロック発生回路４６の出力側はラインメモ
リ２４，リードライトコントロール回路４８の他方の入
力側に各々接続されており、リードライトコントロール
回路４８の２つの出力側はフレームメモリ２６の他方の
入力側に各々接続されている。ブランキング発生回路５
０の出力側は、同期信号インサート回路２８の他方の入
力側に接続されている。

【００１６】次に、ビデオ信号に対して所要の処理が行
われる入力バッファ回路１０からビデオアンプ３２に至
る主要部分について説明する。まず、入力バッファ回路
１０は、入力されたビデオ信号（図２（Ａ）参照）に対
するレベル調整を行うためのものである。クランプ回路
１２は、後段のＡ／Ｄ変換器１６のために入力信号の直
流レベル設定を行うためのものである。Ａ／Ｄ変換器１
６は、入力アナログ信号をサンプリングパルスに基づい
てたとえば８〜１０ビットのディジタル信号に変換する
ためのものである。２Ｈディレイ回路１８は、たとえば
ＦＩＦＯ（ｆｉｒｓｔ　ｉｎ　ｆｉｒｓｔ　ｏｕｔ）メ
モリによって構成されており、ディジタル化されたビデ
オ信号データのタイミングをデータ補間のタイミングに
合わせるために遅延を行うものである。

【００１７】次に、補間回路２０は、たとえば直線内挿
補間を行って補間用のライトデータ（図２（Ｈ）参照）
を得るためのものである。入力ビデオ信号の水平同期周
期は、ＶＴＲの場合常に±５％程度変動している。これ
を固定レートでサンプリングすると、各水平走査ライン
毎にサンプリング点の数が変動する（図２（Ｇ）参照）
。また、メモリのデータ読出し側においても、標準水平
同期周期による固定レートの読出しを行うためには、入
力信号の隣接した画素（ピクセル）データから補間によ
って読出し用の画素データを生成する必要がある。これ
らの処理が、補間回路２０によって行われるようになっ
ている。

【００１８】次に、バリアブルＬＰＦ２２は、補間回路
２０によるリサンプルによって信号に生ずる折返し歪を
除去するためのもので、補間係数発生回路４２から入力
された補間係数を利用して信号の最高通過周波数が制限
されるようになっている。ラインメモリ２４は、１水平
期間相当の容量を有する非同期のメモリである。ライン
メモリ２４に対するデータの書込みは第２のクロックパ
ルスに基づいて行われ、データの読出しは後述する第３
のクロックパルスに基づいて行なわれ、これらによって
水平方向の時間軸補正が行なわれるようになっている。

【００１９】次に、フレームメモリ２６は、１フレーム
分のビデオ信号が格納可能であり、第３のクロックパル
スに基づいてデータの書き込みが行われ、マスタシンク
シグナルジェネレータ４４による第４のクロックパルス
に基づいてデータの読出しが行われ、これらによって垂
直方向の時間軸補正が行われるようになっている。同期
信号インサート回路２８は、フレームメモリ２６から出
力されたデータにおける水平，垂直のブランキング期間
内に同期信号データを挿入するためのものである。Ｄ／
Ａ変換器３０は、入力ディジタル信号をアナログ信号に
変換するためのものである。ビデオアンプ３２は、入力
されたアナログビデオ信号を増幅，出力するためのもの
である。

【００２０】次に、以上のような主要回路に付随して設
けられている回路部分について説明する。まず、同期分
離回路１４は、入力されたビデオ信号に含まれている同
期信号，特に水平同期信号を分離して整形し、書込み用
の水平同期パルス（ライトＨパルス，図２（Ｂ）参照）
を発生するためのものである。クランプパルス発生回路
３４は、ライトＨパルスに基づいてクランプ回路１２に
おけるクランプパルスを発生するためのものである。

【００２１】次に、ライトクロックパルス発生回路３６
は、サンプリングパルス，ライトクロックパルス（図２
（Ｃ），（Ｄ），（Ｆ）参照）を発生するためのもので
ある。このうち、ライトクロックパルス（第１のクロッ
クパルス）は、マスタシンクシグナルジェネレータ４４
によって生成されるマスタクロックパルスのスタートタ
イミングをライトＨパルス（図２（Ｅ）参照）に同期さ
せるためのものである。水平同期周期計測回路３８は、
入力されるライトＨパルスの間隔，すなわち水平同期信
号の時間間隔を、後述するライトクロック発生回路３６
から入力されるサンプリングパルスをカウントすること
によって計測するためのものである。この計測結果は、
補間用アドレスデータとして補間係数発生回路４２に供
給されるようになっている。

【００２２】次に、補間クロック発生回路４０は、補間
されたデータを内挿する第２のクロックパルスを発生す
るためのものである。補間係数発生回路４２は、２Ｈデ
ィレイ回路１８からの読出しデータを生成するための補
間係数を、マスタシンクシグナルジェネレータ４４から
出力されたマスタクロックと水平同期周期計測回路３８
から出力されたアドレスデータとの関係から生成するた
めのものである。

【００２３】次に、マスタシンクシグナルジェネレータ
４４は、マスタクロックパルス，及びＳ．ＢＬ，ＨＤ，
ＶＤの各同期信号を発生するためのものである。また、
外部から入力されるブラックバースト信号などの同期入
力に同期することもできる。リードクロック発生回路４
６は、マスタシンクシグナルジェネレータ４４からの入
力信号のタイミングで第３のクロックパルスであるリー
ドクロックを発生するためのものである。リードライト
コントロール回路４８は、フレームメモリ２６における
データの書込み，読出しのタイミングコントロールを行
うためのものである。ブランキング発生回路５０は、マ
スタシンクシグナルジェネレータ４４から入力された同
期信号をデジタルデータに変換して、ブランキング期間
挿入用の同期信号データを生成するためのものである。

【００２４】以上の各部のうち、入力バッファ回路１０
，クランプ回路１２，同期分離回路１４，Ａ／Ｄ変換器
１６，２Ｈディレイ回路１８，クランプパルス発生回路
３４，ライトクロック発生回路３６，水平同期周期計測
回路３８によって入力処理部６０が構成されている。 また、補間回路２０，バリアブルＬＰＦ２２，補間クロ
ック発生回路４０，補間係数発生回路４２によって補間
処理部６２が構成されている。

【００２５】また、ラインメモリ２４，フレームメモリ
２６，マスタシンクシグナルジェネレータ４４，リード
ライトコントロール回路４８によって時間軸補正部６４
が構成されている。更に、同期信号インサート回路２８
，Ｄ／Ａ変換器３０，ビデオアンプ３２，ブランキング
発生回路５０によって出力処理部６６が構成されている
。なお、これらは、本実施例を説明するための便宜上の
ものである。

【００２６】次に、２Ｈディレイ回路１８における動作
，補間回路２０に対する信号入力は、ライトクロック発
生回路３６から出力される第１のクロックパルスのタイ
ミングで行われるようになっている。また、補間回路２
０からの信号出力，バリアブルＬＰＦ２２の動作，ライ
ンメモリ２４に対する信号入力は、補間クロック発生回
路４０から出力される第２のクロックパルスのタイミン
グで行われるようになっている。

【００２７】更に、ラインメモリ２４からの信号出力，
フレームメモリ２６に対する信号入力は、リードクロッ
ク発生回路４６から出力される第３のクロックパルスの
タイミングで行われるようになっている。また、フレー
ムメモリ２６からの信号出力は、マスタシンクシグナル
ジェネレータ４４から出力される第４のクロックパルス
のタイミイングで行われるようになっている。

【００２８】＜実施例の動作＞ 次に、以上のように構成された実施例の作用について、
図２のタイムチャートを参照しながら説明する。 ａ，入力処理部６０の動作 入力ビデオ信号は、入力バッファ回路１０に入力され、
ここでそのレベル調整が行われる（図２（Ａ）参照）。 調整後のビデオ信号は、一方において同期分離回路１４
に入力され、ここでビデオ信号に含まれている水平同期
信号が分離されて整形され、書込み用の水平同期パルス
（ライトＨパルス，図２（Ｂ），（Ｅ）参照）として出
力される。このライトＨパルスは、クランプパルス発生
回路３４に入力される。クランプパルス発生回路３４で
は、入力されたライトＨパルスに基づいてクランプパル
スが生成され、これがクランプ回路１２に供給される。 クランプ回路１２では、後段のＡ／Ｄ変換器１６のため
の直流レベル設定が行われる。

【００２９】他方、同期分離回路１４によって分離され
たライトＨパルスは、水平同期計測回路３８にも供給さ
れ、ここでその間隔，すなわち水平同期信号の間隔がラ
イトクロック発生回路３６から供給されているサンプリ
ングパルス（図２（Ｃ）参照）をカウントすることによ
って計測される。この計測結果は、補間用アドレスデー
タとして補間係数発生回路４２に供給される。

【００３０】次に、ライトクロック発生回路３６では、
サンプリングパルスの他に第１クロックパルス（図２（
Ｄ），（Ｆ）参照）が発生する。この第１クロックパル
スは、マスタシンクシグナルジェネレータ４４によって
生成されるマスタクロックパルスのスタートタイミング
をライトＨパルスに同期させたものである（図２（Ｅ）
，（Ｆ）参照）。Ａ／Ｄ変換器１６では、固定クロック
であるサンプリングパルスに基づいて入力アナログ信号
がディジタル信号に変換され、変換後のビデオ信号が２
Ｈディレイ回路１８に供給される。この２Ｈディレイ回
路１８では、データ補間のタイミングに合うように入力
ビデオ信号の遅延が行われ、遅延後の信号が補間回路２
０に供給される。

【００３１】この場合において、水平走査期間は上述し
たように変動しており、必ずしも一定となっていない。 しかし、２Ｈディレイ回路１８では、この変動する水平
同期信号の前縁と同期してスタートする第１クロックパ
ルス（図２（Ｅ），（Ｆ）参照）のタイミングでその動
作が行われる。すなわち、水平走査期間が基準より短い
場合のサンプリング点ｎは、基準の場合のサンプリング
点Ｎに対してｎ＜Ｎとなり、基準より長い場合にはｎ＞
Ｎとなる。図２（Ｇ）には、この様子が示されている。

【００３２】以上のように、入力処理部６０では、入力
されたビデオ信号が固定クロックでディジタル信号に変
換され、更に第１クロックパルスのタイミングで補間処
理部６２に出力されることになる。

【００３３】ｂ，補間処理部６２の動作次に、入力処理
部６０から出力されたビデオデータは、ライトクロック
発生回路３６で生成された第１クロックパルスのタイミ
ングで補間回路２０に入力される。補間回路２０には、
補間係数発生回路４２で生成された補間係数，補間クロ
ック発生回路４０で生成された第２クロックパルスが各
々入力されている。補間回路２０では、第２クロックパ
ルスのタイミングで補間係数に応じた直線内挿によるデ
ータの補間が行われる。図２（Ｈ）には、この様子がア
ナログ的に示されており、破線で示すデータが補間デー
タである。

【００３４】詳述すると、データをどのように補間する
かは、水平走査期間が基準からどの程度変動したかに依
存する。この程度は、水平同期期間計測回路３８によっ
てパルスカウントによりディジタル的に計測されている
。そして、その計測結果に基づいてどの程度のデータ補
間を行うべきかを示す補間係数が補間係数発生回路４２
で得られる。この補間係数は、一方において補間クロッ
ク発生回路４０に入力され、ここで補間用のクロックパ
ルス（図２（Ｉ）参照）と当初のサンプリングデータ用
のクロックパルスの双方を含む第２クロックパルスが生
成される。また、補間係数は、補間回路２０にも入力さ
れており、これによるデータ補間によって標準の画素数
が常に保持されることになる。

【００３５】次に、補間が行われたビデオデータは、第
２クロックパルスのタイミングで補間回路２０から出力
されて、バリアブルＬＰＦ２２に入力される。バリアブ
ルＬＰＦ２２では、補間回路２０による補間処理によっ
てデータに生じた折返し歪が除去される。そして、歪除
去後のビデオデータは、第２クロックパルスのタイミン
グで時間軸補正部６４に対して出力される。以上のよう
に、補間処理部６２では、入力ビデオ信号の水平同期周
期の変動に応じたデータの補間処理が行われる。

【００３６】ｃ，時間軸補正部６４の動作次に、補間処
理部６２から出力されたビデオデータは、第２クロック
パルスのタイミングでラインメモリ２４に格納される。 ラインメモリ２４には、リードクロック発生回路４６に
よって生成された第３のクロックパルスであるリードク
ロックが入力されており、このタイミングでラインメモ
リ２４からのデータの読出しが行われる。 このように、ラインメモリ２４からのビデオデータの読
出しを書込み時と異なるクロックパルスを用いて行うこ
とで、水平方向の時間軸補正が行なわれることとなる。

【００３７】次に、水平方向補正後のビデオデータは、
リードライトコントロール回路４８から入力される第３
クロックパルスのタイミングでフレームメモリ２６に書
き込まれる。そして、フレームメモリ２６からのデータ
の読出しは、リードライトコントロール回路４８から入
力される第４クロックパルスに基づいて行われ、これに
よって垂直方向の時間軸補正が行われることになる。以
上のように、時間軸補正部６４によって、水平，垂直い
ずれの方向にもビデオデータの時間軸補正が行われるこ
ととなる。

【００３８】ｄ，出力処理部６６の動作次に、時間軸補
正されたビデオデータは、同期信号インサート回路２８
に供給され、ここでその水平，垂直のブランキング期間
内に同期信号データが挿入される。その後、ビデオデー
タは、Ｄ／Ａ変換器３０によってアナログ信号に変換さ
れるとともに、ビデオアンプ３２によって増幅，出力さ
れることになる。

【００３９】＜実施例の効果＞ このように、本実施例によれば次のような効果がある。 （１）ビデオ信号に含まれる水平，垂直方向の時間軸変
動成分が良好に除去され、内部あるいは外部の安定した
同期信号に対する同期が可能となる。（２）メモリ２４
，２６に対する書込みクロックは、いずれもマスタシン
クシグナルジェネレータ４４によって生成された安定し
た基準同期信号に基づいて生成されるので、Ｈ−ＰＬＬ
回路が排除され安定した動作が可能となる。

【００４０】（３）入力ビデオ信号における水平同期信
号の基準に対する誤差（時間軸変動）は、パルスカウン
ト方式によってディジタル的に得られる。このため、Ｈ
−ＰＬＬ回路を用いた場合のような複雑な調整は不要と
なる。（４）データの補間は、変動する入力信号の水平
同期周期（水平走査期間）に対応して行われる。このた
め、補間の結果生ずる画像の解像度の差は無視できる範
囲であり、補間誤差は良好に低減される。（５）急激な
水平周期変動があった場合でも、良好に追従可能である
。

【００４１】＜他の実施例＞ なお、本発明は何ら上記実施例に限定されるものではな
く、たとえば次のようなものも含まれる。（１）上記実
施例では、ビデオ信号の１チャンネル分について説明し
たが、コンポーネント信号あるいはＲＧＢ信号の場合は
、同様の構成を必要系統設けるようにすればよい。また
、コンポジット信号あるいはＹ／Ｃ分離信号の場合も、
Ｙ／Ｃ分離回路及びクロマ復調回路によってコンポーネ
ント信号化してから上記実施例の装置を適用すればよい
。（２）上記実施例では、水平，垂直のいずれに対して
も時間軸補正を行ったが、いずれか一方のみについて行
うようにしてもよい。（３）その他、マイクロコンピュ
ータを利用するなど同様の作用を奏するように種々構成
を変更することが可能であり、それらのものも本発明に
含まれる。

【００４２】

【発明の効果】以上説明したように、本発明による時間
軸補正装置によれば、入力ビデオ信号の水平同期周期を
パルスカウント方式によって計測するとともに、その結
果に基づいて、固定クロックでＡ／Ｄ変換されたビデオ
信号に対するデータ補間を行い、補間後のビデオデータ
に対し、メモリ手段を用いる時間軸補正を行なうことと
したので、ＰＬＬ回路を用いた場合のような複雑な調整
を必要とすることなく安定した良好な時間軸補正を行う
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明による時間軸補正装置の一実施例を示す
構成図である。

【図２】前記実施例の動作を示すタイムチャートである
。

【図３】従来例を示す説明図である。

【符号の説明】

１０…入力バッファ回路、１２…クランプ回路、１４…
同期分離回路、１６…Ａ／Ｄ変換器（Ａ／Ｄ変換手段）
、１８…２Ｈディレイ回路、２０…補間回路（補間手段
）、２２…バリアブルＬＰＦ、２４…ラインメモリ（メ
モリ手段）、２６…フレームメモリ（メモリ手段）、２
８…同期信号インサート回路、３０…Ｄ／Ａ変換器、３
２…ビデオアンプ、３４…クランプパルス発生回路、３
６…ライトクロック発生回路（Ａ／Ｄ変換手段，補間手
段）、３８…水平同期周期計測回路（周期計測手段）、
４０…補間クロック発生回路（補間手段）、４２…補間
係数発生回路（補間手段）、４４…マスタシンクシグナ
ルジェネレータ、４６…リードクロック発生回路、４８
…リードライトコントロール回路、５０…ブランキング
発生回路、６０…入力処理部、６２…補間処理部、６４
…時間軸補正部、６６…出力処理部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ビデオ信号をディジタル化し、メモリ
   手段を用いて基準に対する時間軸補正を行う時間軸補正
   装置において、前記基準を示す基準信号から得られた固
   定サンプリングパルスに基づいてビデオ信号をディジタ
   ル化するＡ／Ｄ変換手段と、ビデオ信号に含まれる同期
   信号間隔をパルスカウントによって計測する周期計測手
   段と、これによる計測結果に対応してディジタル化され
   たビデオ信号にデータの補間を行う補間手段とを備えた
   ことを特徴とする時間軸補正装置。