JPH04328969A - Signal processing circuit for charge coupling element - Google Patents
Signal processing circuit for charge coupling elementInfo
- Publication number
- JPH04328969A JPH04328969A JP3125183A JP12518391A JPH04328969A JP H04328969 A JPH04328969 A JP H04328969A JP 3125183 A JP3125183 A JP 3125183A JP 12518391 A JP12518391 A JP 12518391A JP H04328969 A JPH04328969 A JP H04328969A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- channel
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008878 coupling Effects 0.000 title claims description 6
- 238000010168 coupling process Methods 0.000 title claims description 6
- 238000005859 coupling reaction Methods 0.000 title claims description 6
- 238000001514 detection method Methods 0.000 claims abstract description 28
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 14
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 14
- 230000003287 optical effect Effects 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims description 7
- 238000007667 floating Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000000284 extract Substances 0.000 claims 1
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000010354 integration Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000001444 catalytic combustion detection Methods 0.000 description 26
- 238000003384 imaging method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 239000002131 composite material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Picture Signal Circuits (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、並列に配置された少な
くとも２本のシフトレジスタを有する電荷結合素子（以
下、「ＣＣＤ」という）の信号処理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge coupled device (hereinafter referred to as "CCD") signal processing circuit having at least two shift registers arranged in parallel.
【０００２】0002
【従来の技術】近時、ＣＣＤを使用した撮像装置は、解
像度向上とチップサイズの縮小化を目的として多画素化
及び高密度化される傾向にあるが、それに伴って種々の
問題が発生している。とりわけ高精細度テレビジョンに
対応したものでは、水平方向電極ピッチの縮小化に伴っ
て半導体製造プロセスのパターンルールが厳しくなり、
且つ水平の電荷転送をより高速で行う必要があるために
駆動が困難になるといった欠点があった。これらの欠点
を解決する一つの手段として提案されたのが、水平シフ
トレジスタを複数本並列に配置する構造とし、水平方向
電極ピッチを緩和すると同時に、水平シフトレジスタ１
本当たりの転送周波数を低減するようにした技術である
。BACKGROUND OF THE INVENTION In recent years, imaging devices using CCDs have tended to have more pixels and higher density for the purpose of improving resolution and reducing chip size, but various problems have arisen with this. ing. In particular, for devices compatible with high-definition television, pattern rules for semiconductor manufacturing processes have become stricter as the horizontal electrode pitch has become smaller.
In addition, there is a drawback that driving becomes difficult because horizontal charge transfer needs to be performed at a higher speed. As one means to solve these drawbacks, a structure has been proposed in which multiple horizontal shift registers are arranged in parallel, which reduces the horizontal electrode pitch and at the same time
This is a technology that reduces the transfer frequency per book.
【０００３】図４には、一例として、撮像領域５１に対
して水平シフトレジスタ５２，５３を２本並列に配置し
た構造が示されている。同図において、撮像領域５１で
光電変換された信号電荷のうち隣り合う垂直シフトレジ
スタ（図示せず）からの信号電荷は、トランスファゲー
ト電極（図示せず）を挟んで並列に配置された上下の水
平シフトレジスタ５２，５３に振り分けて転送される。
次いで、これらの信号電荷は水平シフトレジスタ５２，
５３中を水平方向に並列に転送され、夫々電荷検出部５
４，５５で電荷から電圧に変換された後に、夫々出力ア
ンプ５６，５７を介してチップ外に出力される。電荷検
出部５４，５５は、夫々、浮遊拡散領域５８，５９と、
１８０°位相が異なるリセットパルスΦＲ１、ΦＲ２が
印加されるリセットゲート電極６０，６１と、直流電圧
ＶＲＤ１ ，ＶＲＤ２ が印加されるリセットドレイン
６２，６３とが直列接続されて構成されている。このよ
うな構造とすることによって、各水平シフトレジスタ５
２，５３の転送周波数が半減されるので、駆動回路への
負担が軽減されると共に、水平シフトレジスタ５２，５
３の一転送段分の転送電極は水平画素ピッチの２倍毎に
構成すれば良いので、より緩いパターンルールを採用で
きる。FIG. 4 shows, as an example, a structure in which two horizontal shift registers 52 and 53 are arranged in parallel with respect to an imaging area 51. In the figure, among the signal charges photoelectrically converted in the imaging region 51, the signal charges from adjacent vertical shift registers (not shown) are transferred to upper and lower registers arranged in parallel with transfer gate electrodes (not shown) in between. The signals are distributed and transferred to horizontal shift registers 52 and 53. These signal charges are then transferred to the horizontal shift register 52,
53 in parallel in the horizontal direction, and the charges are transferred in parallel in the horizontal direction to the respective charge detection units 5.
After the charges are converted into voltages at steps 4 and 55, they are output to the outside of the chip via output amplifiers 56 and 57, respectively. The charge detection units 54 and 55 have floating diffusion regions 58 and 59, respectively.
Reset gate electrodes 60 and 61 to which reset pulses ΦR1 and ΦR2 having a phase difference of 180 degrees are applied, and reset drains 62 and 63 to which DC voltages VRD1 and VRD2 are applied are connected in series. With such a structure, each horizontal shift register 5
Since the transfer frequency of the horizontal shift registers 52 and 53 is halved, the load on the drive circuit is reduced and the horizontal shift registers 52 and 5
Since the transfer electrodes for one transfer stage in No. 3 need only be configured at twice the horizontal pixel pitch, a looser pattern rule can be adopted.
【０００４】出力アンプ５６，５７からの出力信号は夫
々ＣＣＤ雑音除去回路６４，６５でＣＣＤ固有のリセッ
ト雑音や１／ｆ雑音が取り除かれた後、信号合成回路６
６で１画素周期毎に交互に合成されて連続信号に変換さ
れ、その後ビデオプロセス回路６７によって通常のビデ
オ信号に変換された後、外部に出力される。The output signals from the output amplifiers 56 and 57 are subjected to CCD noise removal circuits 64 and 65, respectively, to remove CCD-specific reset noise and 1/f noise, and then sent to a signal synthesis circuit 6.
6, the signals are alternately synthesized every pixel period and converted into a continuous signal, and then converted into a normal video signal by a video processing circuit 67, and then output to the outside.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら上述した
従来のＣＣＤ撮像装置は、再生画像に１画素毎の縦じま
妨害又はモアレが発生しやすい欠点を有している。これ
は水平シフトレジスタ５２，５３、電荷検出部５４，５
５、出力アンプ５６，５７及びＣＣＤ雑音除去回路６４
，６５での直流オフセットレベルのバラツキに大きく起
因している。とりわけ、電源投下時又は温度変化時にこ
の現象が顕著となり、再生画像を著しく劣化させている
。However, the above-mentioned conventional CCD imaging device has the drawback that vertical stripe disturbance or moiré is likely to occur on a pixel-by-pixel basis in reproduced images. This includes horizontal shift registers 52, 53, charge detection units 54, 5
5. Output amplifiers 56, 57 and CCD noise removal circuit 64
, 65, this is largely due to variations in the DC offset levels. In particular, this phenomenon becomes noticeable when the power is turned on or when the temperature changes, significantly deteriorating the reproduced image.
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、再生画像の１画素毎の縦じま妨害及びモア
レを自動的に補正することができるＣＣＤの信号処理回
路を提供することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a CCD signal processing circuit that can automatically correct vertical stripe interference and moiré for each pixel of a reproduced image. shall be.
【０００７】[0007]
【課題を解決するための手段】本発明に係るＣＣＤの信
号処理回路は、電荷結合素子により構成され並列に配置
された少なくとも２本のシフトレジスタと、各シフトレ
ジスタの一端に接続された浮遊拡散領域とリセットゲー
ト電極とリセットドレインとの直列接続体からなる電荷
検出部と、前記各浮遊拡散領域に接続された出力アンプ
と、各出力アンプに接続された雑音除去回路と、これら
の雑音除去回路からの信号を加算合成する信号合成回路
と、この信号合成回路の出力部に接続されたチャネル間
直流レベル差検出回路とを有し、このチャネル間直流レ
ベル差検出回路から出力される誤差電圧によって所定の
前記リセットドレインに印加される直流バイアス電圧を
制御することを特徴とする。[Means for Solving the Problems] A signal processing circuit for a CCD according to the present invention includes at least two shift registers configured of charge-coupled devices and arranged in parallel, and a floating diffusion connected to one end of each shift register. a charge detection unit consisting of a series connection body of a region, a reset gate electrode, and a reset drain; an output amplifier connected to each of the floating diffusion regions; a noise removal circuit connected to each output amplifier; and a noise removal circuit for these. It has a signal synthesis circuit that adds and synthesizes the signals from the channel, and an inter-channel DC level difference detection circuit connected to the output part of this signal synthesis circuit. The present invention is characterized in that a DC bias voltage applied to a predetermined reset drain is controlled.
【０００８】[0008]
【作用】本発明においては、雑音除去回路から出力され
た信号は信号合成回路により加算合成され、合成信号は
チャネル間直流レベル差検出回路に入力される。そして
、このチャネル間直流レベル差検出回路により、このレ
ベル差に基づく誤差電圧が求められ、この誤差電圧によ
り所定のリセットドレインに印加される直流バイアス電
圧が制御される。In the present invention, the signals output from the noise removal circuit are added and synthesized by the signal synthesis circuit, and the synthesized signal is input to the inter-channel DC level difference detection circuit. Then, this inter-channel DC level difference detection circuit determines an error voltage based on this level difference, and this error voltage controls the DC bias voltage applied to a predetermined reset drain.
【０００９】このようにしてＣＣＤシフトレジスタ、電
荷検出部、出力アンプ又はＣＣＤ雑音除去回路で発生し
た直流オフセットレベルのバラツキが自動的に補正され
るので、再生画像に発生し易い１画素毎の縦じま妨害及
びモアレを未然に防止できる。従って、本発明に係るＣ
ＣＤの信号処理回路によれば、電源投入時又は周囲温度
が変化するとき等においても、良好な再生画像を得るこ
とができる。[0009] In this way, variations in the DC offset level that occur in the CCD shift register, charge detection unit, output amplifier, or CCD noise removal circuit are automatically corrected, so that vertical stripes for each pixel that are likely to occur in reproduced images are eliminated. Interference and moiré can be prevented. Therefore, C according to the present invention
According to the signal processing circuit of a CD, a good reproduced image can be obtained even when the power is turned on or when the ambient temperature changes.
【００１０】0010
【実施例】以下、本発明の実施例について添付の図面を
参照して説明する。図１は本発明の実施例に係るＣＣＤ
の信号処理回路を適用してＣＣＤ撮像装置を示すブロッ
ク図である。撮像領域１で光電変換された信号電荷のう
ち、隣り合う垂直シフトレジスタ（図示せず）からの信
号電荷は、トランスファゲート電極（図示せず）を挟ん
で並列に配置された上下の水平シフトレジスタ２，３に
振り分けて転送される。次いで、これらの信号電荷は水
平シフトレジスタ２，３中を水平方向に並列に転送され
、電荷検出部４，５で電荷から電圧に変換された後に、
夫々出力アンプ６，７を介してチップ外に出力されるよ
うになっている。Embodiments Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 shows a CCD according to an embodiment of the present invention.
1 is a block diagram showing a CCD imaging device to which the signal processing circuit of FIG. Of the signal charges photoelectrically converted in imaging region 1, signal charges from adjacent vertical shift registers (not shown) are transferred to upper and lower horizontal shift registers arranged in parallel with transfer gate electrodes (not shown) in between. It is divided into 2 and 3 and transferred. Next, these signal charges are transferred horizontally in parallel in the horizontal shift registers 2 and 3, and after being converted from charge to voltage in charge detection units 4 and 5,
The signals are outputted outside the chip via output amplifiers 6 and 7, respectively.
【００１１】電荷検出部４，５は、夫々、浮遊拡散領域
８，９と、夫々１８０°位相が異なるリセットパルスΦ
Ｒ１、ΦＲ２が印加されるリセットゲート電極１０，１
１と、後述するチャネル間直流レベル差検出回路１８か
らの誤差電圧が印加されるリセットドレイン１２及び一
定の直流電圧ＶＲＤ２ が印加されるリセットドレイン
１３とが直列接続されて構成されている。The charge detection units 4 and 5 receive reset pulses Φ which are 180° out of phase with the floating diffusion regions 8 and 9, respectively.
Reset gate electrodes 10, 1 to which R1 and ΦR2 are applied
1, a reset drain 12 to which an error voltage from an inter-channel DC level difference detection circuit 18 (described later) is applied, and a reset drain 13 to which a constant DC voltage VRD2 is applied are connected in series.
【００１２】ＣＣＤ雑音除去回路１４，１５は夫々出力
アンプ６，７からの出力信号からＣＣＤ固有のリセット
雑音及び１／ｆ雑音を除去する。信号合成回路１６はこ
の雑音が取り除かれた信号を、１画素周期毎に交互に合
成して連続信号に変換する。ビデオプロセス回路１７は
この連続信号を通常のビデオ信号に変換して外部に出力
する。CCD noise removal circuits 14 and 15 remove CCD-specific reset noise and 1/f noise from output signals from output amplifiers 6 and 7, respectively. The signal synthesis circuit 16 alternately synthesizes the signals from which the noise has been removed every pixel period and converts them into a continuous signal. The video processing circuit 17 converts this continuous signal into a normal video signal and outputs it to the outside.
【００１３】信号合成回路１６からの出力信号はチャネ
ル間直流レベル差検出回路１８にも印加され、ここで、
水平シフトレジスタ２と電荷検出部４と出力アンプ６と
ＣＣＤ雑音除去回路１４とを含む第１のチャネルと、水
平シフトレジスタ３と電荷検出部５と出力アンプ７とＣ
ＣＤ雑音除去回路１５とを含む第２のチャネルとの間の
直流レベル差が検出され、この直流レベル差が誤差電圧
としてリセットドレイン１２にフィードバックされる。The output signal from the signal synthesis circuit 16 is also applied to an inter-channel DC level difference detection circuit 18, where:
A first channel including a horizontal shift register 2, a charge detection section 4, an output amplifier 6, and a CCD noise removal circuit 14, a horizontal shift register 3, a charge detection section 5, an output amplifier 7, and a
A DC level difference between the second channel including the CD noise removal circuit 15 is detected, and this DC level difference is fed back to the reset drain 12 as an error voltage.
【００１４】このフィードバック動作は第１のチャネル
と第２のチャネルの直流レベル差が無くなって安定状態
に達するまで繰り返される。また、このフィードバック
動作は間断なく行われているので、電源投入時や周囲温
度の急激な変化に対しても十分追従可能である。This feedback operation is repeated until the DC level difference between the first channel and the second channel disappears and a stable state is reached. Furthermore, since this feedback operation is performed without interruption, it is possible to sufficiently follow the power-up or sudden changes in ambient temperature.
【００１５】次に、チャネル間直流レベル差検出回路１
８の構成について説明する。この回路は本願出願人の先
願に記載された積分型チャネル間直流レベル差検出回路
（特願平１−９３４１６ 号であり、その構成を図２に
示す。図２に示す如く、オプティカルブラックパルスΦ
ＯＢが印加されるゲート回路１９と、ＣＣＤのクロック
周波数付近の成分を通過させるバンドパスフィルタ２０
と、反転増幅器２１と、カップリングコンデンサ２２と
、ナイキスト周波数（＝クロック周波数÷２）に等しい
ゲートパルスΦＧ が印加されるゲート回路２３と、積
分加算器２４と、レベルシフト回路２５とが直列接続さ
れて構成されている。Next, the inter-channel DC level difference detection circuit 1
The configuration of No. 8 will be explained. This circuit is an integral type inter-channel DC level difference detection circuit (Japanese Patent Application No. 1-93416) described in the applicant's earlier application, and its configuration is shown in FIG. 2.As shown in FIG. Φ
A gate circuit 19 to which OB is applied, and a bandpass filter 20 that passes components around the CCD clock frequency.
, an inverting amplifier 21, a coupling capacitor 22, a gate circuit 23 to which a gate pulse ΦG equal to the Nyquist frequency (=clock frequency ÷ 2) is applied, an integral adder 24, and a level shift circuit 25 are connected in series. has been configured.
【００１６】次に、上述のごとく構成されたＣＣＤの信
号処理回路の動作について図１、２の外に、図３も参照
して説明する。この図３は図２の信号Ａ，Ｂ，Ｃの波形
を示すものである。先ず、従来回路と同様にして、信号
合成回路１６から合成信号が得られ、この合成信号はビ
デオプロセス回路１７に入力されると共に、チャネル間
直流レベル差検出回路１８にも入力される。チャネル間
直流レベル差検出回路１８においては、図３のタイミン
グ図に示す如く、信号合成回路１６からの出力信号Ａが
ゲート回路１９に入力され、ここでオプティカルブラッ
クパルスΦＯＢによってオプティカルブラック（０Ｂ）
期間の信号のみが抜き出される。Next, the operation of the CCD signal processing circuit configured as described above will be explained with reference to FIG. 3 in addition to FIGS. 1 and 2. FIG. 3 shows the waveforms of signals A, B, and C in FIG. First, as in the conventional circuit, a composite signal is obtained from the signal synthesis circuit 16, and this composite signal is input to the video processing circuit 17 and also to the inter-channel DC level difference detection circuit 18. In the inter-channel DC level difference detection circuit 18, as shown in the timing diagram of FIG. 3, the output signal A from the signal synthesis circuit 16 is input to the gate circuit 19, where it is optically blacked (0B) by the optical black pulse ΦOB.
Only the period signal is extracted.
【００１７】次いで、バンドパスフィルタ２０によって
連続信号に変換された後、反転増幅器２１で所定のレベ
ルまで増幅され、カップリングコンデンサ２２を介して
ゲート回路２３に印加される。ここでゲート回路２３に
印加される信号は容量結合されているために、信号Ｂに
示す如く、平均値レベルＶＡＶを中心に上下対称の信号
となっている。ゲート回路２３では、ゲートパルスΦＧ
によって、上記第１のチャネルに対応した信号期間と平
均値レベルＶＡＶの電位差のみが抜き出され、積分加算
器２４によって逐次加算され、これがチャネル間直流レ
ベルの誤差電圧Ｃとなる。Next, the signal is converted into a continuous signal by a bandpass filter 20, amplified to a predetermined level by an inverting amplifier 21, and applied to a gate circuit 23 via a coupling capacitor 22. Since the signal applied to the gate circuit 23 is capacitively coupled, the signal is vertically symmetrical with respect to the average level VAV, as shown in signal B. In the gate circuit 23, the gate pulse ΦG
As a result, only the potential difference between the signal period corresponding to the first channel and the average level VAV is extracted and successively added by the integral adder 24, and this becomes the error voltage C of the inter-channel DC level.
【００１８】積分加算器２４から出力される誤差電圧Ｃ
はレベルシフト回路２５によってＣＣＤのリセットドレ
イン電圧として適切な値、通常は１０〜１５Ｖの電圧Ｄ
にレベル変換された後に、リセットドレイン１２に印加
される。Error voltage C output from integral adder 24
is set by the level shift circuit 25 to an appropriate value as the reset drain voltage of the CCD, usually a voltage D of 10 to 15V.
After the level is converted to , it is applied to the reset drain 12 .
【００１９】このようにして、例えば第１のチャネルの
直流オフセットレベルが第２のチャネルのオフセットレ
ベルに比して低い場合には、誤差電圧Ｃはプラス方向に
変化し、これに伴いリセットドレイン１２に印加される
電圧Ｄも高くなるので、両チャネル間の直流レベル差は
徐々に小さくなり、最終的には誤差電圧Ｃが一定の電圧
ＶＳＴになった時点で直流レベル差がなくなり、フィー
ドバックループは安定状態となる。In this way, for example, when the DC offset level of the first channel is lower than the offset level of the second channel, the error voltage C changes in the positive direction, and accordingly, the reset drain 12 As the voltage D applied to the channel also increases, the DC level difference between both channels gradually decreases.Finally, when the error voltage C reaches a constant voltage VST, the DC level difference disappears, and the feedback loop closes. It becomes stable.
【００２０】これにより、電荷検出部、出力アンプ、Ｃ
ＣＤ雑音除去回路等で発生した直流オフセットレベルの
ばらつきが自動的に補正されるので、電源投入時及び周
囲温度変化時等においても、再生画像に１画素毎の縦じ
ま妨害又はモアレが発生することを防止でき、良好な再
生画像を得ることができる。なお、上述の実施例は、Ｃ
ＣＤ撮像装置について説明したが、本発明はこれに限定
されず、例えば、ＣＣＤアナログ遅延線、ＣＣＤフィー
ルドメモリ等にも適用可能である。[0020] As a result, the charge detection section, the output amplifier, and the C
Variations in the DC offset level that occur in the CD noise removal circuit, etc. are automatically corrected, so even when the power is turned on or the ambient temperature changes, vertical stripes or moiré will not occur in the reproduced image for each pixel. This can be prevented and a good reproduced image can be obtained. Note that in the above embodiment, C
Although the CD imaging device has been described, the present invention is not limited thereto, and can be applied to, for example, a CCD analog delay line, a CCD field memory, and the like.
【００２１】[0021]
【発明の効果】以上述べたように、本発明に係るＣＣＤ
の信号処理回路によれば、チャネル間の直流レベルのバ
ラツキに起因した１画素毎の縦すじ妨害及びモワレの発
生を防止することができ、ＣＣＤ撮像装置に本発明を適
用した場合には電源投入時又は温度変化時に拘らず、常
に良好な再生画像を得ることができる。[Effects of the Invention] As described above, the CCD according to the present invention
According to the signal processing circuit of the present invention, it is possible to prevent vertical streak interference and moiré for each pixel due to variations in the DC level between channels, and when the present invention is applied to a CCD imaging device, the power is turned on. A good reproduced image can always be obtained regardless of the time or temperature change.
【図１】本発明の実施例に係るＣＣＤの信号処理回路を
適用したＣＣＤ撮像装置を示すブロック図である。FIG. 1 is a block diagram showing a CCD imaging device to which a CCD signal processing circuit according to an embodiment of the present invention is applied.
【図２】図１に示すチャネル間直流レベル差検出路の詳
細をブロック図である。FIG. 2 is a block diagram showing details of the inter-channel DC level difference detection path shown in FIG. 1;
【図３】このチャネル間直流レベル差検出回路の動作を
説明するためのタイミング図である。FIG. 3 is a timing diagram for explaining the operation of this inter-channel DC level difference detection circuit.
【図４】従来のＣＣＤ撮像装置を示すブロック図である
。FIG. 4 is a block diagram showing a conventional CCD imaging device.
１，５１；撮像領域、２，３，５２，５３；水平シフト
レジスタ、４，５，５４，５５；電荷検出部、６，７，
５６，５７；出力アンプ、８，９，５８，５９；浮遊拡
散領域、１０，１１，６０，６１；リセットゲート電極
、１２，１３，６２，６３；リセットドレイン、１４，
１５，６４，６５；ＣＣＤ雑音除去回路、１６，６６；
信号合成回路、１７，６７；ビデオプロセス回路、１８
；チャネル間直流レベル差検出回路、１９，２３；ゲー
ト回路、２０；バンドパスフィルタ、２１；反転増幅器
、２２；カップリングコンデンサ、２４；積分加算器、
２５；レベルシフト回路1, 51; Imaging area, 2, 3, 52, 53; Horizontal shift register, 4, 5, 54, 55; Charge detection section, 6, 7,
56, 57; Output amplifier, 8, 9, 58, 59; Floating diffusion region, 10, 11, 60, 61; Reset gate electrode, 12, 13, 62, 63; Reset drain, 14,
15, 64, 65; CCD noise removal circuit, 16, 66;
Signal synthesis circuit, 17, 67; Video processing circuit, 18
; Inter-channel DC level difference detection circuit, 19, 23; Gate circuit, 20; Bandpass filter, 21; Inverting amplifier, 22; Coupling capacitor, 24; Integrating adder,
25; Level shift circuit
Claims (2)
置された少なくとも２本のシフトレジスタと、各シフト
レジスタの一端に接続された浮遊拡散領域とリセットゲ
ート電極とリセットドレインとの直列接続体からなる電
荷検出部と、前記各浮遊拡散領域に接続された出力アン
プと、各出力アンプに接続された雑音除去回路と、これ
らの雑音除去回路からの信号を加算合成する信号合成回
路と、この信号合成回路の出力部に接続されたチャネル
間直流レベル差検出回路とを有し、このチャネル間直流
レベル差検出回路から出力される誤差電圧によって所定
の前記リセットドレインに印加される直流バイアス電圧
を制御することを特徴とする電荷結合素子の信号処理回
路。Claim 1: Consists of at least two shift registers made up of charge-coupled devices and arranged in parallel, a floating diffusion region connected to one end of each shift register, a reset gate electrode, and a reset drain connected in series. A charge detection section, an output amplifier connected to each of the floating diffusion regions, a noise removal circuit connected to each output amplifier, a signal synthesis circuit that adds and synthesizes signals from these noise removal circuits, and a signal synthesis circuit that adds and synthesizes signals from these noise removal circuits. and an inter-channel DC level difference detection circuit connected to the output part of the circuit, and controls the DC bias voltage applied to the predetermined reset drain by the error voltage output from the inter-channel DC level difference detection circuit. A charge-coupled device signal processing circuit characterized by:
は、前記信号合成回路の出力及びオプティカルブラック
パルスが入力され前記信号合成回路から前記オプティカ
ルブラック期間の信号のみを抜き出す第１ゲート回路と
、抜き出された信号を容量結合するカップリングコンデ
ンサと、このカップリングコンデンサの出力及びゲート
パルスが入力されこのゲートパルスにより決まる期間の
前記信号とその平均値との差に関する信号を出力する第
２ゲート回路と、この第２ゲート回路の出力を積算して
チャネル間直流レベルの前記誤差電圧を出力する積分加
算器とを有することを特徴とする請求項１に記載の電荷
結合素子の信号処理回路。2. The inter-channel DC level difference detection circuit includes a first gate circuit that receives the output of the signal synthesis circuit and an optical black pulse and extracts only the signal during the optical black period from the signal synthesis circuit; a coupling capacitor that capacitively couples the output signal; and a second gate circuit that receives the output of the coupling capacitor and the gate pulse and outputs a signal related to the difference between the signal and its average value during a period determined by the gate pulse. , and an integral adder that integrates the output of the second gate circuit and outputs the error voltage at an inter-channel DC level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125183A JP2773462B2 (en) | 1991-04-26 | 1991-04-26 | Signal processing circuit of charge-coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125183A JP2773462B2 (en) | 1991-04-26 | 1991-04-26 | Signal processing circuit of charge-coupled device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328969A true JPH04328969A (en) | 1992-11-17 |
| JP2773462B2 JP2773462B2 (en) | 1998-07-09 |
Family
ID=14903961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3125183A Expired - Fee Related JP2773462B2 (en) | 1991-04-26 | 1991-04-26 | Signal processing circuit of charge-coupled device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773462B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260282A (en) * | 1987-04-17 | 1988-10-27 | Canon Inc | Solid-state image pickup device |
| JPH01114174A (en) * | 1987-10-27 | 1989-05-02 | Sony Corp | Output circuit for solid-state image pickup device |
-
1991
- 1991-04-26 JP JP3125183A patent/JP2773462B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260282A (en) * | 1987-04-17 | 1988-10-27 | Canon Inc | Solid-state image pickup device |
| JPH01114174A (en) * | 1987-10-27 | 1989-05-02 | Sony Corp | Output circuit for solid-state image pickup device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773462B2 (en) | 1998-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6982759B2 (en) | Amplification type solid-state imaging device having a potential detecting circuit for each unit cell and high-speed readout method thereof | |
| US7277128B2 (en) | Image-sensing device having a plurality of output channels | |
| US4528595A (en) | Line transfer imager and television camera including such an imager | |
| US5659359A (en) | Image sensing system with electronic shutter and equal field exposure times in frame readout mode | |
| EP0547697B1 (en) | Solid state imaging device and camera provided with such an imaging device | |
| US6002497A (en) | Three-line linear sensor | |
| US7701498B2 (en) | Solid-state image pickup device, drive method therefor and camera | |
| JPH01114174A (en) | Output circuit for solid-state image pickup device | |
| JPH0437627B2 (en) | ||
| JP4185615B2 (en) | Imaging apparatus and imaging system using the same | |
| US4764814A (en) | Solid-state imaging device with reset pulse selector | |
| JPH0834558B2 (en) | High quality camcorder | |
| JPH04328969A (en) | Signal processing circuit for charge coupling element | |
| JP2001016502A (en) | Solid-state image pickup device | |
| JPH044682A (en) | Photoelectric converter | |
| JPH09205520A (en) | Three-line linear sensor | |
| JP2007274174A (en) | Solid-state imaging apparatus, and drive method thereof | |
| EP0776123A2 (en) | Three-line linear sensor | |
| JPS601981A (en) | Solid state image pickup device | |
| Kuroda et al. | A 1/4 inch 330 k square pixel progressive-scan IT-CCD image sensor with submicrometer channel width | |
| JP3103086B2 (en) | Driving method of solid-state imaging device | |
| JP2968553B2 (en) | Charge coupled device signal processing device | |
| JP2000299818A (en) | Method for driving ccd type image pickup device and ccd type image pickup device | |
| JP3154146B2 (en) | Solid-state imaging device | |
| JPH10336510A (en) | Solid-state image-pickup device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080424 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090424 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100424 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |