JPH04326734A - Field-effect transistor - Google Patents

Abstract

PURPOSE:To provide an FET which realizes a low noise and a high-speed operation and which uses GaInAs as a channel layer. CONSTITUTION:In an FET by this invention, a structure where an n-type Ga1-xInxAs layer is sandwiched between Ga1-xInxAs graded layers 3 and 5 whose In composition has been changed gradualy is formed on a GaAs substrate 1 via a buffer layer 2, and, in addition, a cap layer 6 is formed on it. Thereby, a region where electrons exist is overlapped partly with the undoped GaInAs graded layers 3, 5, and the electrons are provided with a speed overshoot which is higher than that of conventional FET's. As a result, it is possible to obtain a low source resistance and a high transconductance (gn).

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は低雑音かつ高速で動作す
る電界効果トランジスタ（ＦＥＴ）に関するものである
。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor (FET) that operates at low noise and high speed.

【０００２】0002

【従来の技術】ｎ型のＧａＩｎＡｓをチャネルとするＦ
ＥＴに関する技術として、例えば、特開昭６３−９０８
６１号、特開昭６３−２７２０８０号、特開昭６４−２
３７１号などがある。[Prior Art] F using n-type GaInAs as a channel
As a technology related to ET, for example, Japanese Patent Application Laid-Open No. 63-908
No. 61, JP-A-63-272080, JP-A-64-2
There are issues such as No. 371.

【０００３】0003

【発明が解決しようとする課題】これらの技術では、Ｇ
ａＩｎＡｓ中に均一にＳｉをド−ピングしているため、
キャリアである電子はこのＳｉに散乱され、十分な速度
オーバーシュート効果が得られず、十分な特性が得られ
なかった。また、特開昭６３−９０８６１号では、Ｇａ
ＩｎＡｓ層中にＳｉをプラナードープさせる技術が開示
されているが、プラナードープ層だけでは、深いゲート
しきい値電圧Ｖｔｈを持ったＦＥＴを作ることが難しい
。そのため、■高い出力を持ったＦＥＴを作製できない
、■回路設計上の余裕度が小さい等の問題があった。 本発明は、ＧａＩｎＡｓをチャネルとするＦＥＴにおい
て、従来のものよりも高速で動作し、しかも低雑音のＦ
ＥＴを提供することを目的とする。[Problem to be solved by the invention] In these technologies, G
Because Si is uniformly doped into aInAs,
Electrons, which are carriers, were scattered by this Si, and a sufficient velocity overshoot effect could not be obtained, so that sufficient characteristics could not be obtained. In addition, in JP-A No. 63-90861, Ga
Although a technique for planar-doping Si into an InAs layer has been disclosed, it is difficult to create a FET with a deep gate threshold voltage Vth using only a planar-doped layer. Therefore, there were problems such as: (1) it was not possible to produce an FET with high output, and (2) there was little margin in circuit design. The present invention provides FETs with GaInAs channels that operate at higher speeds than conventional ones and have low noise.
The purpose is to provide ET.

【０００４】0004

【課題を解決するための手段】かかる目的を達成するた
めに本発明のＦＥＴは、ｎ型Ｇａ１−Ｘ　ＩｎＸ　Ａｓ
チャネル層をＩｎ組成、Ｘを徐々に変化させたＧａ１−
Ｘ　ＩｎＸ　Ａｓグレーディッド層で挟み込んだ構造を
ＧａＡｓ基板上にバッファ層を介して形成し、さらにそ
の上にキャップ層を形成したものである。[Means for Solving the Problems] In order to achieve the above object, the FET of the present invention comprises n-type Ga1-X InX As
The channel layer is made of Ga1- with In composition and X gradually changed.
A structure in which X InX As graded layers are sandwiched is formed on a GaAs substrate with a buffer layer interposed therebetween, and a cap layer is further formed on the buffer layer.

【０００５】[0005]

【作用】キャリアである電子の存在する領域がすべてチ
ャネル層にあるのではなく、一部がグレーディッド層に
あるため、電子は高い速度オーバーシュートを有する。 そのため、ソース抵抗が低くなり、トランスコンダクタ
ンス（ｇｍ　）が高くなる。これにより、低雑音、高速
動作が達成される。[Operation] Since the region in which electrons, which are carriers, exist is not entirely in the channel layer but partially in the graded layer, the electrons have a high velocity overshoot. Therefore, the source resistance becomes low and the transconductance (gm) becomes high. This achieves low noise and high speed operation.

【０００６】[0006]

【実施例】図１は、本発明の一実施例であるＦＥＴの製
造工程を示す工程断面図である。半導体基板としてＧａ
Ａｓ基板１を用い、このＧａＡｓ基板１の上に、例えば
有機金属気相成長法（ＯＭＶＰＥ法）により、ノンドー
プＧａＡｓ単結晶であるバッファ層２（バックグラウン
ドｐ型、ｐ＝３×１０１５ｃｍ−３）を５０００オング
ストロームの厚さにエピタキシャル成長させる（図１（
ａ）参照）。次に、ＧａＡｓからＩｎ組成、Ｘを徐々に
上げ、表面ではＩｎ組成、Ｘが０．１５となっているノ
ンドープＧａ１−Ｘ　ＩｎＸ　Ａｓのグレーディッド層
３を５０オングストロームの厚さに成長させる（図１（
ｂ）参照）。ついで、このグレーディッド層３の上に、
Ｓｉを均一にドープしたｎ型Ｇａ１−Ｘ　ＩｎＸ　Ａｓ
（ｎ＝４×１０１８ｃｍ−３）からなるチャネル層４を
５０オングストロームの厚さに成長させる（図１（ｃ）
参照）。なお、このチャネル層４のＩｎ組成、Ｘは、グ
レーディッド層３の上面のＩｎ組成とほぼ一致しており
、Ｘ＝０．１５である。次に、このチャネル層４の上に
、Ｉｎ組成、Ｘを徐々に下げ最上面ではＧａＡｓとなっ
ているＧａ１−Ｘ　ＩｎＸ　Ａｓからなるグレーディッ
ド層５を５０オングストロームの厚さに形成する（図１
（ｄ）参照）。その後、グレーディッド層５の上にノン
ドープＧａＡｓ単結晶からなるキャップ層６を４００オ
ングストロームの厚さに成長させる。そして最後に、こ
のグレーディッド層５の上にゲート電極７、ソース電極
８、ドレイン電極９を形成して本実施例のＦＥＴが構成
される（図１（ｅ）参照）。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a process sectional view showing the manufacturing process of an FET which is an embodiment of the present invention. Ga as a semiconductor substrate
Using an As substrate 1, a buffer layer 2 (background p type, p=3 x 1015 cm-3), which is a non-doped GaAs single crystal, is formed on the GaAs substrate 1 by, for example, organic metal vapor phase epitaxy (OMVPE). is epitaxially grown to a thickness of 5000 angstroms (Fig. 1(
a)). Next, the In composition and X are gradually increased from GaAs, and a graded layer 3 of non-doped Ga1-X InX As with an In composition and X of 0.15 is grown on the surface to a thickness of 50 angstroms (Fig. 1(
b)). Then, on top of this graded layer 3,
n-type Ga1-X InX As uniformly doped with Si
(n=4×1018 cm−3) is grown to a thickness of 50 angstroms (Fig. 1(c)).
reference). Note that the In composition of this channel layer 4, X, is almost the same as the In composition of the upper surface of the graded layer 3, and X=0.15. Next, on this channel layer 4, a graded layer 5 made of Ga1-X InX As is formed to a thickness of 50 angstroms by gradually decreasing the In composition and X, and the top surface becomes GaAs (FIG. 1).
(see (d)). Thereafter, a cap layer 6 made of non-doped GaAs single crystal is grown on the graded layer 5 to a thickness of 400 angstroms. Finally, a gate electrode 7, a source electrode 8, and a drain electrode 9 are formed on this graded layer 5 to construct the FET of this embodiment (see FIG. 1(e)).

【０００７】次に、このようにして作製されたＦＥＴの
動作を図２のエネルギバンド図と共に説明する。図２（
ａ）は、従来のＳｉを均一にドーピングさせたｎ型のＧ
ａＩｎＡｓチャネルＦＥＴのチャネル部分を拡大したエ
ネルギバンド図である。同図において、符号２１はＧａ
ＩｎＡｓチャネル層、符号２２はＧａＡｓバッファ層、
符号２３はキャップ層をそれぞれ示しており、符号２４
は伝導帯レベル、符号２５は価電子帯レベルをそれぞれ
示している。これに対して図２（ｂ）は、本実施例のＦ
ＥＴのチャネル部分を拡大したエネルギバンド図である
。このバンド図では、図１の各エピタキシャル層２〜６
に対応する部分を同一の符号で示してあり、符号２６は
伝導帯レベル、符号２７は価電子帯レベルをそれぞれ示
している。なお、図２（ａ）（ｂ）において、Ｅ０　お
よびＥ１は量子化されたエネルギ準位を示しており、一
点鎖線で示した曲線３１、３２はそれぞれエネルギ準位
Ｅ０　およびＥ１　における電子の存在確率を示してい
る。Next, the operation of the FET manufactured in this manner will be explained with reference to the energy band diagram shown in FIG. Figure 2 (
a) is the conventional n-type G uniformly doped with Si.
FIG. 2 is an enlarged energy band diagram of a channel portion of an aInAs channel FET. In the same figure, numeral 21 is Ga
InAs channel layer, reference numeral 22 is a GaAs buffer layer,
Reference numeral 23 indicates a cap layer, and reference numeral 24 indicates a cap layer.
25 indicates the conduction band level, and 25 indicates the valence band level. On the other hand, FIG. 2(b) shows the F of this embodiment.
FIG. 2 is an energy band diagram showing an enlarged channel portion of ET. In this band diagram, each epitaxial layer 2 to 6 in FIG.
The parts corresponding to are indicated by the same reference numerals, and the reference numeral 26 indicates the conduction band level and the reference numeral 27 indicates the valence band level. In FIGS. 2(a) and 2(b), E0 and E1 indicate quantized energy levels, and curves 31 and 32 indicated by dashed-dotted lines indicate the existence probability of electrons at energy levels E0 and E1, respectively. It shows.

【０００８】この２つの図からわかるように、従来のＦ
ＥＴ（図２（ａ）参照）では、電子の存在する領域が、
ほとんどチャネル層２１によるｎ型ＧａＩｎＡｓの量子
井戸内であり、電子はＧａＩｎＡｓ中のＳｉにより散乱
され十分な速度オーバーシュートが得られない。そのた
め、ソース抵抗の増大、およびトランスコンダクタンス
（ｇｍ）の低下を招く。これに対して、本実施例のＦＥ
Ｔでは、電子の存在する領域がノンドープのＧａＩｎＡ
ｓグレーディッド層３、５に一部重なっているため、従
来のＦＥＴよりも電子は高い速度オーバーシュートを有
する。そのため、低いソース抵抗、高いトランスコンダ
クタンス（ｇｍ　）を得ることができる。As can be seen from these two figures, the conventional F
In ET (see Figure 2(a)), the region where electrons exist is
Most of the electrons are within the n-type GaInAs quantum well formed by the channel layer 21, and electrons are scattered by Si in the GaInAs, making it impossible to obtain a sufficient velocity overshoot. This results in an increase in source resistance and a decrease in transconductance (gm). On the other hand, the FE of this example
In T, the region where electrons exist is undoped GaInA.
Because it partially overlaps the s-graded layers 3 and 5, electrons have a higher velocity overshoot than in conventional FETs. Therefore, low source resistance and high transconductance (gm) can be obtained.

【０００９】また、ＧａＡｓに対して格子整合しないｎ
型ＧａＩｎＡｓチャネル層４をＧａＡｓグレーディッド
層３、５で挟んでいるので、格子不整合による歪みを緩
和する効果があり、電子の輸送特性が改善される効果も
期待できる。Furthermore, n, which is not lattice matched to GaAs,
Since the GaInAs type channel layer 4 is sandwiched between the GaAs graded layers 3 and 5, there is an effect of alleviating distortion due to lattice mismatch, and the effect of improving electron transport characteristics can also be expected.

【００１０】0010

【発明の効果】以上説明したように、本発明のＦＥＴに
よれば、従来のＧａＩｎＡｓをチャネル層とするＦＥＴ
に比較して、低いソース抵抗、高いトランスコンダクタ
ンス（ｇｍ　）を得ることができる。したがって、低雑
音、高速動作を達成することができる。As explained above, according to the FET of the present invention, the conventional FET having a channel layer of GaInAs can be improved.
It is possible to obtain low source resistance and high transconductance (gm) compared to the above. Therefore, low noise and high speed operation can be achieved.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】本発明の一実施例であるＦＥＴの製造方法を示
す工程断面図。FIG. 1 is a process cross-sectional view showing a method for manufacturing an FET, which is an embodiment of the present invention.

【図２】本実施例の動作を説明するためのエネルギバン
ド図。FIG. 2 is an energy band diagram for explaining the operation of this embodiment.

【符号の説明】[Explanation of symbols]

１…ＧａＡｓ基板 ２…バッファ層 ３…グレーディッド層 ４…チャネル層 ５…グレーディッド層 ６…キャップ層 ７…ゲート電極 ８…ソース電極 ９…ドレイン電極 1...GaAs substrate 2...Buffer layer 3...Graded layer 4...Channel layer 5...Graded layer 6...Cap layer 7...Gate electrode 8...Source electrode 9...Drain electrode

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】半絶縁性ＧａＡｓ基板１と、この半絶縁性
ＧａＡｓ基板上に形成されＧａＡｓに格子整合する高抵
抗の半導体からなるバッファ層と、このバッファ層上に
、ＧａＡｓからＩｎ組成、Ｘを徐々に上げて形成された
第１のノンドープＧａ１−Ｘ　ＩｎＸ　Ａｓグレーディ
ッド層、グレーディッド層の上に、グレーディッド層の
上面とＩｎ組成、Ｘがほぼ一致しており不純物がドープ
されたｎ型Ｇａ１−Ｘ　ＩｎＸ　Ａｓチャネル層と、こ
のチャネル層の上に、Ｉｎ組成、Ｘがチャネル層の上面
とほぼ一致した状態から徐々に下がって上面ではＧａＡ
ｓとなっている第２のＧａ１−ｘ　ＩｎＸ　Ａｓグレー
ディッド層と、このグレーディッド層５の上に形成され
たＧａＡｓまたはＡｌＧａＡｓからなるキャップ層と、
このキャップ層の上に形成されたソース、ドレイン、お
よびゲートの各電極とを有することを特徴とする電界効
果トランジスタ。1. A semi-insulating GaAs substrate 1, a buffer layer made of a high-resistance semiconductor formed on the semi-insulating GaAs substrate and lattice-matched to GaAs, and a semiconductor having an In composition ranging from GaAs to A first non-doped Ga1-X InX As graded layer is formed by gradually increasing the InX As graded layer. A type Ga1-X InX As channel layer is formed, and on top of this channel layer, the In composition and
a second Ga1-x InX As graded layer 5, and a cap layer made of GaAs or AlGaAs formed on the graded layer 5;
A field effect transistor characterized by having source, drain, and gate electrodes formed on the cap layer.