JPH04326454A - Cross bus network - Google Patents

Abstract

PURPOSE:To average the data amount of an input buffer in a cross bus switch in a network for parallel computer, which is composed of cross bus switches. CONSTITUTION:FIFO 51, a waiting number counter 55, a threshold register 56, a comparator 57 and a request mask circuit 61 are given, and data whose number of waiting times is large is given priority and data from FIFO 51 having mush data is given priority in the request mask circuit 61 by a counter over signal from the comparator 57 comparing the waiting number counter 55 counting the number of waiting times for data with the value of the threshold register 56 in respective cross bus switches. Thus, the throughput of respective input/output ports is changed by giving priority to data in the input buffer having mush data amount, and the use efficiency of the buffer can be improved.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】独立に動作可能な複数のプロセッ
サ間のデータ転送を行う複数のクロスバスイッチで構成
され、各クロスバスイッチの各入力ポートに入力された
データを保持する入力バッファを有するクロスバネット
ワークに関する。[Industrial Application Field] A crossbar network consisting of multiple crossbar switches that transfer data between multiple processors that can operate independently, and having an input buffer that holds data input to each input port of each crossbar switch. Regarding.

【０００２】0002

【従来の技術】従来、並列計算機に限らず、複数の処理
装置が資源を共有する場合、複数の処理要求の中から最
も優先順位の高い要求を選択するプライオリティ制御装
置が必要であった。高速な処理が要求される並列計算機
用ネットワークにおいては、ソフトウェアやマイクロプ
ログラムによる制御方式は一回のプライオリティ処理に
数ステップかかるため、通常はハードウェアによる制御
方式が用いられる。2. Description of the Related Art Conventionally, when resources are shared by a plurality of processing devices, not just parallel computers, a priority control device is required to select a request with the highest priority from among a plurality of processing requests. In networks for parallel computers that require high-speed processing, control methods using software or microprograms require several steps for one priority process, so a hardware control method is usually used.

【０００３】ハードウェアによるプライオリティ制御装
置としては、複数の要求に対し、予め決められている優
先順位より、一番優先順位が高い要求番号を出力するプ
ライオリティエンコーダという論理回路がある。As a hardware-based priority control device, there is a logic circuit called a priority encoder which outputs a request number having the highest priority from a predetermined priority order for a plurality of requests.

【０００４】動的にプライオリティを変化させる装置と
しては、プライオリティを決定する度に優先順位を動的
にシフトさせる、特開平１−２０１７３２号に示されて
いる装置がある。[0004] As a device for dynamically changing the priority, there is a device disclosed in Japanese Patent Laid-Open No. 1-201732, which dynamically shifts the priority every time the priority is determined.

【０００５】[0005]

【発明が解決しようとする課題】クロスバスイッチによ
り構成されるネットワークは、動的にクロスバスイッチ
を切り換えて異なる転送経路を共通のクロスバスイッチ
で実現している。このため、異なるプロセッサからのデ
ータの転送経路が各クロスバスイッチで競合する可能性
があり、競合するデータ間のプライオリティをとる必要
がある。[0006] A network constructed of crossbar switches dynamically switches the crossbar switches to realize different transfer routes using a common crossbar switch. Therefore, there is a possibility that data transfer paths from different processors compete with each other in each crossbar switch, and it is necessary to prioritize the competing data.

【０００６】クロスバスイッチからなるネットワークは
、異なるプロセッサからのデータがクロスバスイッチの
同じ出力ポートに集中すると、プライオリティの低いデ
ータが待たされて入力バッファにたまり、転送データが
多くなると入力バッファが待たされたデータで一杯にな
りその入力ポートへのデータ転送ができなくなる。[0006] In a network consisting of crossbar switches, when data from different processors concentrates on the same output port of the crossbar switch, low-priority data is forced to wait and accumulates in the input buffer, and when there is a large amount of transferred data, the input buffer is forced to wait. The input port becomes full of data and cannot be transferred to that input port.

【０００７】各スイッチの入力バッファ容量を大きくす
ると、バッファがつまるまでの時間が長くなり、その時
間内に待たされたデータの転送ができれば、上述の問題
は生じない。Increasing the input buffer capacity of each switch increases the time it takes for the buffer to become clogged, and if the awaited data can be transferred within that time, the above problem will not occur.

【０００８】ところが、ハードウェアの実装上の制約か
らバッファの容量には限界があり、データの競合を完全
に吸収することは不可能である。However, there is a limit to the capacity of the buffer due to hardware implementation constraints, and it is impossible to completely absorb data conflicts.

【０００９】前記第一項の従来技術を用いた並列計算機
用ネットワークでは、各クロスバスイッチの入力ポート
の優先順位が固定されているため、優先度の低い入力ポ
ートのデータが常に待たされ、一部のデータの転送時間
が非常に長くなる沈み込みが生じてしまう。また転送デ
ータが多くなると優先度の高いポートのバッファが空い
ているのにかかわらず、優先度の低い入力ポートのバッ
ファが一杯になり、バッファの利用効率が悪い。In the parallel computer network using the prior art described in item 1 above, the priority order of the input ports of each crossbar switch is fixed, so the data of the input ports with lower priority is always kept waiting, and some This results in a drop in data transfer time that becomes extremely long. Furthermore, when there is a large amount of transferred data, the buffers of low-priority input ports become full even though the buffers of high-priority ports are empty, resulting in poor buffer usage efficiency.

【００１０】前記第二項の従来技術を用いた並列計算機
用ネットワークでは、各入力ポートの優先順位を動的に
変化させ、すべての入力ポートのデータが最高の優先順
位になるときがあるため、特定の入力ポートからのデー
タが待たされることはない。また、各入力ポートのデー
タの優先度を平均化することができるため、各入力ポー
トのスループットはほぼ等しくなり、各入力ポートのバ
ッファは平均的に使用される。[0010] In the parallel computer network using the prior art described in the second section above, the priority of each input port is dynamically changed, and the data of all input ports may have the highest priority. Data from a particular input port is not made to wait. Furthermore, since the priority of data of each input port can be averaged, the throughput of each input port becomes approximately equal, and the buffer of each input port is used on average.

【００１１】ところが、実際のデータ転送は平均的に生
じるとは限らなく、データの競合が生じて各ポートのス
ループットが等しくなると、データ量が多い入力ポート
のバッファが先に一杯になり、その入力ポートへのデー
タ転送ができなくなる。この時、他の入力ポートのバッ
ファは空いており、バッファの利用効率が悪い。However, actual data transfer does not necessarily occur on average; if data contention occurs and the throughput of each port becomes equal, the buffer of the input port with a large amount of data will fill up first, and the input Data cannot be transferred to the port. At this time, the buffers of other input ports are empty and the buffer usage efficiency is poor.

【００１２】本発明の目的は、クロスバスイッチから構
成される並列計算機用ネットワークにおいて、特定のデ
ータ転送の沈み込みを起こさずに、各クロスバスイッチ
の入力バッファの利用効率を向上することにある。An object of the present invention is to improve the utilization efficiency of the input buffers of each crossbar switch in a parallel computer network composed of crossbar switches without causing a slump in specific data transfers.

【００１３】[0013]

【課題を解決するための手段】上記目的は、本発明の並
列計算機用ネットワークにより、各クロスバスイッチの
各入力ポートのデータが他のプロセッサからのデータと
競合して待たされた待ち回数を計測する手段と、各ポー
トの待ち回数がしきい値を超えたか否かを検出する手段
と、各クロスバスイッチの各入力バッファのデータ量を
知る手段と、これらの手段により待ち回数がしきい値を
超えた入力ポートのデータを最優先して転送し、いずれ
の入力ポートのデータの待ち時間もしきい値を越えてい
ない場合は入力バッファ内のデータ量が多い入力ポート
のデータを優先して転送する優先順位制御手段によって
達成される。[Means for Solving the Problems] The above object is to measure the number of times data at each input port of each crossbar switch is forced to wait due to competition with data from other processors, using the parallel computer network of the present invention. a means for detecting whether the number of times of waiting for each port exceeds a threshold; a means for determining the amount of data in each input buffer of each crossbar switch; The data from the input port with the largest amount of data in the input buffer is transferred with the highest priority, and if the waiting time of the data from any input port does not exceed the threshold, the data from the input port with the largest amount of data in the input buffer is given priority and transferred. This is achieved by means of ranking control.

【００１４】[0014]

【作用】本発明により、各クロスバスイッチの入力ポー
トのデータが他のプロセッサからのデータと競合して待
たされた待ち回数を計測する手段と、各ポートの待ち回
数がしきい値を超えたか否かを検出する手段によって、
待ち回数がしきい値を超えた入力ポートのデータを知り
、優先順位制御手段によりそのデータを最優先して転送
する。このため、特定のデータの沈み込みを防ぐことが
できる。また、いずれの入力ポートのデータの待ち時間
もしきい値を越えていない場合は各クロスバスイッチの
入力バッファのデータ量を知る手段によって、入力バッ
ファ内のデータ量が多い入力ポートを知り、優先順位制
御手段によりその入力ポートのデータを優先して転送す
る。このため、データ量の多い入力ポートのスループッ
トが大きくなり、各入力ポートのバッファのデータ量が
平均化され、バッファの利用効率が向上する。[Operation] The present invention provides means for measuring the number of times data at the input port of each crossbar switch is kept waiting due to competition with data from other processors, and whether the number of times each port waits exceeds a threshold value. By means of detecting
The data of the input port for which the number of times of waiting has exceeded the threshold value is known, and the data is transferred with the highest priority by the priority control means. For this reason, it is possible to prevent specific data from sinking. In addition, if the data waiting time of any input port does not exceed the threshold, the input port with the largest amount of data in the input buffer is known by means of knowing the amount of data in the input buffer of each crossbar switch, and priority control is performed. The means preferentially transfers the data of that input port. Therefore, the throughput of the input port with a large amount of data is increased, the amount of data in the buffer of each input port is averaged, and the efficiency of buffer usage is improved.

【００１５】[0015]

【実施例】次に本発明の実施例について図面を用いて詳
細に説明する。Embodiments Next, embodiments of the present invention will be described in detail with reference to the drawings.

【００１６】図１は本発明の一実施例を有する並列計算
機の全体構成図である。FIG. 1 is an overall configuration diagram of a parallel computer having an embodiment of the present invention.

【００１７】図１において、１〜９は要素プロセッサ（
以後、ＰＥ）、１１〜１９は乗り換えクロスバスイッチ
（以後、ＥＸ）、３１〜３３はＸ方向クロスバスイッチ
（以後、Ｘ−ＸＢ）、３４〜３６はＹ方向クロスバスイ
ッチ（以後、Ｙ−ＸＢ）、４１〜４３はルーティング制
御部、４４〜４６はプライオリティ制御部、５１はＦＩ
ＦＯ、５２は経路制御部、５５は待ち回数カウンタ、５
７は比較器、６１は要求マスク回路、６２はプライオリ
ティ回路、７１〜７３はセレクタ、１００はサービスプ
ロセッサである。In FIG. 1, 1 to 9 are element processors (
11 to 19 are transfer crossbar switches (hereinafter referred to as EX), 31 to 33 are X direction crossbar switches (hereinafter referred to as X-XB), 34 to 36 are Y direction crossbar switches (hereinafter referred to as Y-XB), 41 to 43 are routing control units, 44 to 46 are priority control units, and 51 is an FI
FO, 52 is a route control unit, 55 is a waiting number counter, 5
7 is a comparator, 61 is a request mask circuit, 62 is a priority circuit, 71 to 73 are selectors, and 100 is a service processor.

【００１８】この並列計算機は分散メモリ型ＭＩＭＤ並
列計算機であり、各ＰＥ１〜９はそれぞれ、独立のプロ
グラムで動作することができ、ＰＥ間のデータの受渡し
はＥＸ１１〜１９，Ｘ−ＸＢ３１〜３３，Ｙ−ＸＢ３４
〜３６を経由してデータを転送することにより任意のＰ
Ｅ間で可能である。[0018] This parallel computer is a distributed memory type MIMD parallel computer, and each PE1-9 can operate with an independent program, and data is exchanged between PEs EX11-19, X-XB31-33, Y-XB34
~36 by transferring data via
It is possible between E.

【００１９】例えば、ＰＥ１からＰＥ９へデータを転送
する場合、データに行き先ＰＥ９のアドレスをつけてＥ
Ｘ１１へ転送すると、各クロスバスイッチで行き先ＰＥ
アドレスから経路を決定して、ＥＸ１１から、Ｘ−ＸＢ
３１，ＥＸ１３，Ｙ−ＸＢ３６，ＥＸ１９を順に経由し
てＰＥ９にデータが転送される。For example, when transferring data from PE1 to PE9, add the address of destination PE9 to the data and transfer it to PE9.
When transferred to X11, each crossbar switch selects the destination PE.
Determine the route from the address, and from EX11, X-XB
31, EX13, Y-XB36, and EX19, the data is transferred to PE9 in this order.

【００２０】Ｙ−ＸＢを経由したデータはＸ−ＸＢを経
由できないという規則に従えば、任意のＰＥ間の最短経
路が一意に決定することは容易に類推できる。[0020] If we follow the rule that data that has passed through Y-XB cannot pass through X-XB, it can be easily inferred that the shortest route between arbitrary PEs is uniquely determined.

【００２１】最初にＸ方向クロスバスイッチの構成と動
作について説明する。First, the configuration and operation of the X-direction crossbar switch will be explained.

【００２２】Ｘ方向クロスバスイッチは接続されている
ＥＸに対応するルーティング制御部４１〜４３，プライ
オリティ制御部４４〜４６から構成される。The X-direction crossbar switch is composed of routing control sections 41-43 and priority control sections 44-46 corresponding to the connected EXs.

【００２３】ルーティング制御部４１〜４３はデータ線
１０４を介して対応するＥＸからのデータを受け取り、
信号線１２１〜１２９のいずれかを介して送るべきプラ
イオリティ制御部４４〜４６に転送要求を出す。さらに
ＦＩＦＯ５１のデータ量が予め決められている値を越え
たときはオールモーストフル信号を、データが他のデー
タと経路が重なったために待った回数が予めサービスプ
ロセッサにより設定された回数を越えていたとき、カウ
ンタオーバー信号を転送要求と共に信号線１２１〜１２
９を介して送る。オールモーストフル信号は、例えばテ
キサス・インスツルメンツ社のＳＮ７４ＡＣＴ７８０１
などの市販されているＬＳＩで実現されており、既知で
ある。The routing control units 41 to 43 receive data from the corresponding EX via the data line 104,
A transfer request is issued to the priority control units 44 to 46 to be sent via any of the signal lines 121 to 129. Furthermore, when the amount of data in the FIFO 51 exceeds a predetermined value, an almost full signal is sent, and when the number of times the data has been waited because the route overlaps with other data exceeds the number of times preset by the service processor. , the counter over signal is sent to signal lines 121 to 12 along with the transfer request.
Send via 9. The almost full signal is, for example, Texas Instruments' SN74ACT7801.
It is realized by a commercially available LSI such as, and is known.

【００２４】プライオリティ制御部４４〜４６は、信号
線１２１〜１２９を介して送られる転送要求，オールモ
ーストフル信号，カウンタオーバー信号より、カウンタ
オーバー信号が一つでも送られたときはカウンタオーバ
ー信号を送ったルーティング制御部４１〜４３の転送要
求のなかから、カウンタオーバー信号が一つも送られな
くかつオールモーストフル信号が一つでも送られたとき
はオールモーストフル信号を送ったルーティング制御部
４１〜４３の転送要求のなかから、カウンタオーバー信
号もオールモーストフル信号も一つも送られないときは
すべての転送要求のなかから一つの転送要求を選択して
、そのルーティング制御部に選択通知を送り、他の選択
通知を送ったルーティング制御部に非選択通知を送る。The priority control units 44 to 46 output a counter over signal when even one counter over signal is sent from the transfer request, almost full signal, and counter over signal sent via the signal lines 121 to 129. Among the transfer requests sent by the routing control units 41 to 43, if no counter over signal is sent and at least one almost full signal is sent, the routing control units 41 to 43 that sent the almost full signal If neither a counterover signal nor an almost full signal is sent from among the 43 transfer requests, one transfer request is selected from all the transfer requests, and a selection notification is sent to the routing control unit. A non-selection notification is sent to the routing control unit that sent the other selection notification.

【００２５】選択通知を受け取ったルーティング制御部
４１〜４３は、データ線１１１〜１１３を介してデータ
を転送し、プライオリティ制御部４４〜４６は送られた
データを、データ線１０１を介して対応するＥＸへ送る
。The routing control units 41 to 43 that have received the selection notification transfer the data via the data lines 111 to 113, and the priority control units 44 to 46 respond to the sent data via the data line 101. Send to EX.

【００２６】非選択通知を受け取ったルーティング制御
部４１〜４３は、待ち回数カウンタ５５の値を１増やす
。The routing control units 41 to 43 that have received the non-selection notification increase the value of the waiting number counter 55 by one.

【００２７】図２は本発明の一実施例を構成するＸ方向
クロスバスイッチの構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of an X-direction crossbar switch constituting an embodiment of the present invention.

【００２８】４１〜４３はルーティング制御部、４４〜
４６はプライオリティ制御部、５１はＦＩＦＯ、５２は
経路制御部、５３はデータバッファ、５４は行き先ＰＥ
アドレス、５５は待ち回数カウンタ、５６はしきい値レ
ジスタ、５７は比較器、５８は経路決定回路、５９，６
０はＯＲ回路、６１は要求マスク回路、６２はプライオ
リティ回路、７１〜７３はセレクタである。41 to 43 are routing control units; 44 to 43 are routing control units;
46 is a priority control unit, 51 is a FIFO, 52 is a route control unit, 53 is a data buffer, 54 is a destination PE
address, 55 is a wait count counter, 56 is a threshold register, 57 is a comparator, 58 is a route determination circuit, 59, 6
0 is an OR circuit, 61 is a request mask circuit, 62 is a priority circuit, and 71 to 73 are selectors.

【００２９】最初にルーティング制御部４１〜４３の構
成について説明する。ルーティング制御部４１〜４３は
ＦＩＦＯ５１，経路制御部５２，待ち回数カウンタ５５
，しきい値レジスタ５６，比較器５７，ＯＲ回路５９，
６０から構成される。First, the configuration of the routing control sections 41 to 43 will be explained. The routing control units 41 to 43 include a FIFO 51, a route control unit 52, and a waiting number counter 55.
, threshold register 56, comparator 57, OR circuit 59,
It consists of 60 pieces.

【００３０】ＦＩＦＯ５１はデータ線１０４を介して対
応するＥＸからのデータを受け付け、信号線２１８から
の要求に対して、受け付けた順にデータを経路制御部５
２に転送する。経路制御部５２はデータバッファ５３と
経路決定回路５８から構成される。経路制御部５２はＦ
ＩＦＯ５１から受け取ったデータ５３を保持し、経路決
定回路５８はデータバッファ５３にあるデータの行き先
ＰＥアドレス５４からデータバッファ５３にあるデータ
を転送すべき経路を決定し対応するプライオリティ制御
部に転送要求を送る。The FIFO 51 receives data from the corresponding EX via the data line 104, and in response to requests from the signal line 218, sends the data to the route control unit 5 in the order in which it is received.
Transfer to 2. The route control section 52 is composed of a data buffer 53 and a route determination circuit 58. The route control unit 52
Holding the data 53 received from the IFO 51, the route determining circuit 58 determines the route to which the data in the data buffer 53 should be transferred from the destination PE address 54 of the data in the data buffer 53, and sends a transfer request to the corresponding priority control unit. send.

【００３１】しきい値レジスタ５６はシステム立ち上げ
時にサービスプロセッサ１００によって信号線２１７を
介して待ち回数のしきい値が設定される。待ち回数カウ
ンタ５５は信号線２０７を介して非選択通知を受け取る
と値を１増やし、信号線２０６を介して選択通知を受け
取るとその値を０にリセットする。比較器５７は信号線
２１５，２１６を介して待ち回数カウンタ５５の値がし
きい値レジスタ５６の値を越えているかどうかを調べ、
越えているときはカウンタオーバー信号を信号線２０４
に出す。A threshold value for the number of waits is set in the threshold register 56 by the service processor 100 via the signal line 217 when the system is started up. The wait count counter 55 increments its value by 1 when it receives a non-selection notification via the signal line 207, and resets the value to 0 when it receives a selection notification via the signal line 206. The comparator 57 checks via signal lines 215 and 216 whether the value of the waiting number counter 55 exceeds the value of the threshold register 56;
When the counter over signal is exceeded, the counter over signal is sent to the signal line 204.
Put it out.

【００３２】ＯＲ回路５９は信号線２０８〜２１０のい
ずれかから選択通知が送られると信号線２０６を介して
経路制御部５２と待ち回数カウンタ５５に伝える。ＯＲ
回路６０は信号線２１１〜２１３のいずれかから非選択
通知が送られると信号線２０７を介して待ち回数カウン
タ５５に伝える。When the OR circuit 59 receives a selection notification from one of the signal lines 208 to 210, it notifies the route control unit 52 and the waiting number counter 55 via the signal line 206. OR
When a non-selection notification is sent from one of the signal lines 211 to 213, the circuit 60 notifies the waiting number counter 55 via the signal line 207.

【００３３】また、ＦＩＦＯ５１がデータでいっぱいの
ときは信号線１５１を介して対応するＥＸへビジー信号
を送る。Furthermore, when the FIFO 51 is full of data, a busy signal is sent to the corresponding EX via the signal line 151.

【００３４】次にプライオリティ制御部４４〜４６の構
成について説明する。プライオリティ制御部４４〜４６
は要求マスク回路６１，プライオリティ回路６２，セレ
クタ７１から構成される。Next, the configuration of the priority control sections 44 to 46 will be explained. Priority control units 44 to 46
is composed of a request mask circuit 61, a priority circuit 62, and a selector 71.

【００３５】プライオリティ制御部４４〜４６は信号線
１５４を介して対応するＥＸからビジー信号が送られて
いないときのみ、以下の動作を行う。The priority control sections 44 to 46 perform the following operations only when a busy signal is not sent from the corresponding EX via the signal line 154.

【００３６】要求マスク回路６１は信号線２０１，３０
１，４０１を介して送られる転送要求と、信号線２０４
，３０４，４０４を介して送られるカウンタオーバー信
号と、信号線２０５，３０５，４０５を介して送られる
オールモーストフル信号より、カウンタオーバー信号が
一つでも送られてきたときはカウンタオーバー信号が送
られてきたルーティング制御部の転送要求のみを、カウ
ンタオーバー信号が送られずかつオールモースト信号が
一つでも送られてきたときはオールモーストフル信号が
送られてきたルーティング制御部の転送要求のみを、カ
ウンタオーバー信号とオールモーストフル信号が一つも
送られてこないときはすべての転送要求を信号線２２１
〜２２３を介してプライオリティ回路６２に送る。また
信号線２３０を介して送られるセレクト信号をデコード
して転送要求を選択されたルーティング制御部４１，４
２，４３に信号線２０８，３０８，４０８を介して選択
通知を送り、転送要求を選択されなかったルーティング
制御部４１，４２，４３に信号線２１１，３１１，４１
１を介して選択通知を送る。The request mask circuit 61 connects the signal lines 201 and 30
Transfer request sent via 1,401 and signal line 204
, 304, 404 and the almost full signal sent via signal lines 205, 305, 405. If even one counter over signal is sent, the counter over signal is sent. If the counter over signal is not sent and at least one almost signal is sent, only the transfer request of the routing control unit that has been sent the almost full signal is sent. , when no counter over signal or almost full signal is sent, all transfer requests are sent to signal line 221.
~223 to the priority circuit 62. Further, the routing control units 41 and 4 which decode the selection signal sent via the signal line 230 and select the transfer request
2, 43 via signal lines 208, 308, 408, and sends the transfer request to the unselected routing control units 41, 42, 43 via signal lines 211, 311, 41.
Send selection notification via 1.

【００３７】プライオリティ回路６２は信号線２２１〜
２２３を介して送られる転送要求の中から優先度の高い
要求を一つ選び、信号線１４１，２３０を介してその要
求を選択するセレクト信号を出す。The priority circuit 62 connects the signal lines 221 to
223 and outputs a select signal to select the request via signal lines 141 and 230.

【００３８】セレクタ７１はデータ線１１１〜１１３を
介して送られるデータの中から、信号線１４１を介して
送られるセレクト信号により選択されるデータをデータ
線１０４に送る。Selector 71 sends data selected by a select signal sent via signal line 141 to data line 104 from among the data sent via data lines 111 to 113.

【００３９】図３は要求マスク回路６１の回路図である
。FIG. 3 is a circuit diagram of the request mask circuit 61.

【００４０】８１はデコーダ、１００１〜１００９，１
０１３〜１０１５，１０２３，１０３１〜１０３３はＡ
ＮＤ回路、１０１０〜１０１２，１０２１，１０２２は
ＯＲ回路である。81 is a decoder, 1001 to 1009, 1
013-1015, 1023, 1031-1033 are A
The ND circuits 1010 to 1012, 1021, and 1022 are OR circuits.

【００４１】要求マスク回路６１はＥＸ１１に対応する
ルーティング制御部から信号線２０１，２０４，２０５
を介し、転送要求，オールモーストフル信号，カウンタ
オーバー信号を受け取る。ＥＸ１２に対応するルーティ
ング制御部からは信号線３０１，３０４，３０５を介し
、ＥＸ１３に対応するルーティング制御部からは信号線
４０１，４０４，４０５を介し同様に転送要求，オール
モーストフル信号，カウンタオーバー信号を受け取る。The request mask circuit 61 connects signal lines 201, 204, 205 from the routing control section corresponding to EX11.
Receives transfer requests, almost full signals, and counter over signals via . Transfer requests, almost full signals, and counter over signals are sent from the routing control unit corresponding to EX12 via signal lines 301, 304, and 305, and from the routing control unit corresponding to EX13 via signal lines 401, 404, and 405. receive.

【００４２】要求マスク回路６１はＡＮＤ回路１００１
〜１００９，１０１３〜１０１５，１０２３、ＯＲ回路
１０１０〜１０１２，１０２１，１０２２の働きにより
カウンタオーバー信号が一つでも送られたときはカウン
タオーバー信号が送られない転送要求をマスクし、カウ
ンタオーバー信号が一つも送られなくかつオールモース
トフル信号が一つでも送られたときはオールモーストフ
ル信号がない転送要求をマスクし、カウンタオーバー信
号もオールモーストフル信号も一つも送られないときは
転送要求をマスクしない。その結果マスクされなかった
転送要求はプライオリティ回路６２へ信号線２２１〜２
２３を介して送られる。The request mask circuit 61 is an AND circuit 1001
~ 1009, 1013 ~ 1015, 1023, OR circuits 1010 ~ 1012, 1021, 1022 work so that when even one counter over signal is sent, transfer requests for which no counter over signal is sent are masked, and the counter over signal is If none is sent and even one almost full signal is sent, the transfer request without the almost full signal is masked, and if neither the counter over signal nor the almost full signal is sent, the transfer request is not sent. Don't wear a mask. As a result, transfer requests that are not masked are sent to the priority circuit 62 via signal lines 221 to 2.
23.

【００４３】また、信号線２３０を介してプライオリテ
ィ回路６２より送られるセレクトコードはデコーダ８１
によりデコードされ、対応するルーティング制御部４１
〜４３へ信号線２０８，３０８，４０８のいずれかを介
して選択通知が送られる。また、選択されなかった要求
通知はＡＮＤ回路１０３１〜１０３３の働きにより、対
応するルーティング制御部４１〜４３へ信号線２１１，
３１１，４１１のいずれかを介して非選択通知が送られ
る。The select code sent from the priority circuit 62 via the signal line 230 is sent to the decoder 81.
The corresponding routing control unit 41
A selection notification is sent to 43 through one of the signal lines 208, 308, and 408. In addition, request notifications that are not selected are sent to the corresponding routing control units 41 to 43 by the signal lines 211 and 1033 by the AND circuits 1031 to 1033.
A non-selection notification is sent via either 311 or 411.

【００４４】図４はプライオリティ回路６２の回路図で
ある。FIG. 4 is a circuit diagram of the priority circuit 62.

【００４５】８２〜８４はプライオリティエンコーダ、
８５はプライオリティ変更制御部、８６はセレクタ、８
７はデコーダである。82 to 84 are priority encoders;
85 is a priority change control unit, 86 is a selector, 8
7 is a decoder.

【００４６】プライオリティエンコーダ８２〜８４は、
信号線１５４を介して対応するＥＸからビジー信号が送
られていないとき、信号線２２１〜２２３を介して送ら
れる転送要求のうち、図４において接続している順に上
から優先順位を付けて、最も優先順位の高い転送要求を
選択する。[0046] The priority encoders 82 to 84 are
When a busy signal is not sent from the corresponding EX via the signal line 154, the transfer requests sent via the signal lines 221 to 223 are prioritized from the top in the order of connection in FIG. Select the transfer request with the highest priority.

【００４７】プライオリティ変更制御部８５は信号線１
０４１〜１０４３を選択するセレクト信号を定期的に変
え、信号線１０４４を介してセレクタ８６に送る。セレ
クタ８６は信号線１０４４を介して送られるセレクト信
号にしたがって、選択コードを信号線２３０に出す。デ
コーダ８７は信号線２３０から送られる選択コードをデ
コードして信号線１４１にセレクト信号を出す。The priority change control section 85 uses the signal line 1
A select signal for selecting 041 to 1043 is changed periodically and sent to the selector 86 via a signal line 1044. Selector 86 outputs a selection code to signal line 230 in accordance with a selection signal sent via signal line 1044. The decoder 87 decodes the selection code sent from the signal line 230 and outputs a selection signal to the signal line 141.

【００４８】プライオリティ制御部６２は、従来技術の
第一項で述べた優先順位を固定した回路でも良い。The priority control section 62 may be a circuit in which the priority order is fixed as described in the first section of the prior art.

【００４９】Ｙ−ＸＢ，ＥＸの構成はルーティング制御
部とプライオリティ制御部が接続するクロスバスイッチ
、ＰＥにそれぞれ対応していることと、経路決定回路の
論理が異なるだけで、他はＸ−ＸＢの構成と同じである
。The configuration of Y-XB and EX is different from that of X-XB except that the routing control section and the priority control section correspond to the connected crossbar switch and PE, respectively, and the logic of the route determination circuit is different. Same as configuration.

【００５０】これらの働きにより、データが待った回数
を監視して、特定のデータの沈み込みを防ぐとともにデ
ータ量が多いＦＩＦＯ内のデータを優先して選択，転送
し、ＦＩＦＯのデータ量を平均化してＦＩＦＯの利用効
率を向上することができる。[0050] Through these functions, the number of times data has been waited for is monitored to prevent specific data from sinking, and data in the FIFO with a large amount of data is selected and transferred with priority, and the amount of data in the FIFO is averaged. FIFO usage efficiency can be improved.

【００５１】[0051]

【発明の効果】以上説明したように、本発明によればク
ロスバスイッチから構成されるネットワークにおいて、
特定のデータの沈み込みを防ぐとともに、データ量の多
い経路のスループットをあげ、各スイッチの入力バッフ
ァの利用効率を向上し、データの競合によるネットワー
クの性能低下を押さえることができる。[Effects of the Invention] As explained above, according to the present invention, in a network composed of crossbar switches,
It is possible to prevent specific data from sinking, increase the throughput of routes with a large amount of data, improve the efficiency of use of the input buffers of each switch, and suppress the deterioration of network performance due to data contention.

【００５２】また、本発明は複数の処理装置の処理要求
のプライオリティ制御に広く適用することができる。Furthermore, the present invention can be widely applied to priority control of processing requests of a plurality of processing devices.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】本発明を適用した並列計算機の全体構成図。FIG. 1 is an overall configuration diagram of a parallel computer to which the present invention is applied.

【図２】本発明の一実施例を構成するＸ方向クロスバス
イッチの構成を示すブロック図。FIG. 2 is a block diagram showing the configuration of an X-direction crossbar switch that constitutes an embodiment of the present invention.

【図３】本発明の一実施例を構成する要求マスク回路の
回路図。FIG. 3 is a circuit diagram of a request mask circuit constituting an embodiment of the present invention.

【図４】本発明の一実施例を構成するプライオリティ回
路の回路図。FIG. 4 is a circuit diagram of a priority circuit constituting an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１〜１６…要素プロセッサ（ＰＥ）、１７〜３２…乗り
換えクロスバスイッチ（ＥＸ）、３３〜３６…Ｘ方向ク
ロスバスイッチ（Ｘ−ＸＢ）、３７〜４０…Ｙ方向クロ
スバスイッチ（Ｙ−ＸＢ）、４１〜４３…ルーティング
制御部、４４〜４６…プライオリティ制御部、５１…Ｆ
ＩＦＯ、５２…経路制御部、５３…データバッファ、５
４…行き先ＰＥアドレス、５５…待ち回数カウンタ、５
６…しきい値レジスタ、５７…比較器、５８…経路決定
回路、５９，６０…ＯＲ回路、６１…要求マスク回路、
６２…プライオリティ回路、７１〜７３…セレクタ、１
００…サービスプロセッサ。1 to 16...Element processor (PE), 17 to 32...Transfer crossbar switch (EX), 33 to 36...X direction crossbar switch (X-XB), 37 to 40...Y direction crossbar switch (Y-XB), 41 ~43...Routing control unit, 44-46...Priority control unit, 51...F
IFO, 52...Route control unit, 53...Data buffer, 5
4...Destination PE address, 55...Waiting number counter, 5
6... Threshold register, 57... Comparator, 58... Route determination circuit, 59, 60... OR circuit, 61... Request mask circuit,
62...Priority circuit, 71-73...Selector, 1
00...Service processor.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】独立に動作可能な複数のプロセッサ間のデ
ータ転送を行う複数のクロスバスイッチで構成され、各
クロスバスイッチの各入力ポートに入力されたデータを
保持する入力バッファを有するネットワークにおいて、
各クロスバスイッチの各入力ポートのデータが他のプロ
セッサからのデータと競合して待たされた待ち回数を計
測する手段と、各入力ポートの待ち回数がしきい値を超
えたか否かを検出する手段と、各クロスバスイッチの各
入力バッファのデータ量を知る手段を有し、待ち回数が
しきい値を超えた入力ポートのデータを最優先して転送
し、いずれの入力ポートのデータの待ち時間もしきい値
を越えていない場合は入力バッファ内のデータ量が多い
入力ポートのデータを優先して転送する優先順位制御手
段を有することを特徴とするクロスバネットワーク。Claim 1: A network comprising a plurality of crossbar switches that transfer data between a plurality of independently operable processors, and having an input buffer for holding data input to each input port of each crossbar switch,
Means for measuring the number of times data at each input port of each crossbar switch has been kept waiting due to contention with data from other processors, and means for detecting whether or not the number of times each input port has been waited for has exceeded a threshold value. It has a means of knowing the amount of data in each input buffer of each crossbar switch, and transfers the data of the input port whose waiting number exceeds the threshold with the highest priority, and reduces the waiting time of data of any input port. 1. A crossbar network comprising a priority control means for transferring data preferentially to an input port having a large amount of data in an input buffer when the amount of data in the input buffer is not exceeded. 【請求項２】独立に動作可能な複数のプロセッサ間のデ
ータ転送を行う複数のクロスバスイッチで構成され、各
クロスバスイッチの各入力ポートに入力されたデータを
保持する入力バッファを有する並列計算機用ネットワー
クにおいて、各クロスバスイッチの各入力バッファのデ
ータ量を知る手段と、各入力バッファのデータ量により
優先順位を変化させる優先順位制御手段を有することを
特徴とするクロスバネットワーク。2. A parallel computer network comprising a plurality of crossbar switches that transfer data between a plurality of processors that can operate independently, and having an input buffer that holds data input to each input port of each crossbar switch. A crossbar network characterized in that it has means for knowing the amount of data in each input buffer of each crossbar switch, and priority control means for changing the priority depending on the amount of data in each input buffer. 【請求項３】独立に動作可能な複数のプロセッサ間のデ
ータ転送を行う複数のクロスバスイッチで構成され、各
クロスバスイッチの各入力ポートに入力されたデータを
保持する入力バッファを有するクロスバネットワークに
おいて、各クロスバスイッチの各入力ポートのデータが
他のプロセッサからのデータと競合して待たされた回数
を計測する手段と、各入力ポートの待ち回数がしきい値
を超えたか否かを検出する手段と、待ち回数がしきい値
を超えた入力ポートのデータを優先して転送する優先順
位制御手段を有することを特徴とするクロスバネットワ
ーク。3. A crossbar network comprising a plurality of crossbar switches that transfer data between a plurality of independently operable processors and having an input buffer for holding data input to each input port of each crossbar switch, means for measuring the number of times data at each input port of each crossbar switch is forced to wait due to competition with data from other processors; and means for detecting whether or not the number of times each input port waits exceeds a threshold. A crossbar network comprising a priority control means for preferentially transferring data of an input port whose number of times of waiting exceeds a threshold value. 【請求項４】独立に動作可能な複数のプロセッサを有す
る並列計算機において、複数のプロセッサからの処理要
求を複数の待ちキューに保持し、待ちキュー内の処理量
を知る手段と、処理要求の多い待ちキュー内の処理要求
を優先する優先順位制御手段を有することを特徴とする
並列計算機。4. In a parallel computer having a plurality of processors that can operate independently, a means for holding processing requests from the plurality of processors in a plurality of waiting queues and knowing the amount of processing in the waiting queue, A parallel computer characterized by having priority control means for prioritizing processing requests in a waiting queue.