JPH0432549B2 - - Google Patents
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- JPH0432549B2 JPH0432549B2 JP60097771A JP9777185A JPH0432549B2 JP H0432549 B2 JPH0432549 B2 JP H0432549B2 JP 60097771 A JP60097771 A JP 60097771A JP 9777185 A JP9777185 A JP 9777185A JP H0432549 B2 JPH0432549 B2 JP H0432549B2
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、固体撮像装置のブルーミングを抑制
するための構造に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a structure for suppressing blooming in a solid-state imaging device.
第１図は固体撮像装置の構成例である。１はホ
トダイオード２と垂直スイツチングMOSトラン
ジスタ３とからなる受光部の１絵素である。４，
５はそれぞれ垂直、水平シフトレジスタであり、
６は垂直ゲート線、７は第１の信号線たる垂直信
号線、８は第２の信号線たる水平信号線である。
垂直信号線７と水平信号線８は、水平シフトレジ
スタ５によつて制御されるMOSトランジスタを
介して、接続される。
FIG. 1 shows an example of the configuration of a solid-state imaging device. Reference numeral 1 designates one pixel of a light receiving section consisting of a photodiode 2 and a vertical switching MOS transistor 3. 4,
5 are vertical and horizontal shift registers, respectively;
6 is a vertical gate line, 7 is a vertical signal line which is a first signal line, and 8 is a horizontal signal line which is a second signal line.
Vertical signal line 7 and horizontal signal line 8 are connected via a MOS transistor controlled by horizontal shift register 5.
絵素１は、マトリツクス状に多数設けられ、ゲ
ート線６、信号線７も多数設けられて、撮像装置
を構成することはいうまでもない。 Needless to say, a large number of picture elements 1 are provided in a matrix, and a large number of gate lines 6 and signal lines 7 are also provided to constitute an imaging device.
第２図は従来の１絵素の断面構造を示す図であ
る。図中第１図の符号と同じ部分は、第１と同一
又は均等部分を示す。１９はたとえばＰ型Si基板
（通常1015cm-3程度）、２０はゲート電極用多結晶
Si、２１はフイールド酸化膜、２２はゲート絶縁
膜、２３，２４はN+不純物領域（通常1020cm-3
程度）である。この構造では強い光により受光部
のホトダイオード（２３と１９で構成）で発生し
た過剰電荷は２３をエミツタ、１９をベース、２
４をコレクタとする寄生ラテラルバイポーラトラ
ンジスタ効果により２４に流入する。そのため、
ブルーミング現象となつて現われ、固体撮像装置
の欠点となつていた。
FIG. 2 is a diagram showing the cross-sectional structure of one conventional picture element. In the figures, the same parts as the reference numerals in FIG. 1 indicate the same or equivalent parts as in the first part. For example, 19 is a P-type Si substrate (usually about 10 15 cm -3 ), and 20 is a polycrystalline material for gate electrodes.
21 is a field oxide film, 22 is a gate insulating film, 23 and 24 are N + impurity regions (usually 10 20 cm -3
degree). In this structure, excessive charges generated in the photodiode (composed of 23 and 19) in the light receiving section due to strong light are transferred to the emitter 23, the base 19, and the 2
It flows into 24 due to the parasitic lateral bipolar transistor effect with collector 4. Therefore,
This appears as a blooming phenomenon, which has become a drawback of solid-state imaging devices.
本発明は上記ブルーミング現象を構造的に抑制
することを目的としたものである。 The present invention aims to structurally suppress the blooming phenomenon described above.
上記目的を達成するために、本発明では各受光
領域の下部にチヤネルを設け、該チヤネルを通し
てブルーミング時（ブルーミングが発生する程強
い光が入射された時）に基板側と各受光領域の間
にパンチスルー的な電流を流すように構成するこ
とによつて達成される。
In order to achieve the above object, in the present invention, a channel is provided at the bottom of each light receiving area, and when blooming (when light strong enough to cause blooming is incident) through the channel, between the substrate side and each light receiving area. This is achieved by configuring the structure so that a punch-through current flows.
パンチスルー的な電流を流すことによつて、強
い光によつて生じた過剰電荷を無くし、これによ
るブルーミング現象を防止することができる。
By passing a punch-through current, it is possible to eliminate excess charge caused by strong light and prevent the blooming phenomenon caused by this.
以下、本発明を参考例及び実施例を用いて説明
する。本発明は第１図に示した固体撮像装置の絵
素１の部分に関するものであり、以下の説明で
は、１つの絵素部の断面のみを示す。しかし、実
際は、このような絵素が多数マトリツクス状に集
積化されていることは、いうまでもない。
The present invention will be explained below using reference examples and examples. The present invention relates to a picture element 1 portion of the solid-state imaging device shown in FIG. 1, and in the following description, only a cross section of one picture element portion will be shown. However, in reality, it goes without saying that a large number of such picture elements are integrated in a matrix.
第３図は本発明の参考例を説明する図である。
図中、第１図、第２図中の符号と同じ符号は、こ
れらの図で説明したものと同一、又は均等な部分
を示している。２６はP+層（通常、不純物濃度
５×1015〜1018cm-3程度）である。２５はホトダ
イオードの蓄積容量を増加させるためのP+層
（通常、不純物濃度５×1015〜1018cm-3程度）であ
る。P+層２６を設ける事により、不純物領域２
４の周辺に電子に対する電位障壁を形成し、寄生
ラテラルバイポーラ効果を抑制できる。又、同時
に、Si基板１９の深部より流入する電子に対して
も抑制効果があり、信号線７につながるN+不純
物領域２４が感光し疑似信号を発生するという従
来のライン感光的なブルーミング信号も抑制でき
る。 FIG. 3 is a diagram illustrating a reference example of the present invention.
In the figures, the same reference numerals as those in FIGS. 1 and 2 indicate the same or equivalent parts as those explained in these figures. 26 is a P + layer (usually impurity concentration is about 5×10 15 to 10 18 cm −3 ). 25 is a P + layer (usually impurity concentration of about 5×10 15 to 10 18 cm −3 ) for increasing the storage capacity of the photodiode. By providing the P + layer 26, the impurity region 2
By forming a potential barrier against electrons around 4, the parasitic lateral bipolar effect can be suppressed. At the same time, it also has the effect of suppressing electrons flowing from the deep part of the Si substrate 19, and prevents the conventional line-sensitive blooming signal in which the N + impurity region 24 connected to the signal line 7 is exposed to light and generates a pseudo signal. It can be suppressed.
第４図は他の参考例を示す図である。図中、第
１図乃至第３図中の符号と同じ符号は、これらの
図で説明したものと同一、又は均等な部分を示し
ている。３６はP+層であり、N+層２４ばかりで
なく、ゲート電極２０の下部まで覆い、垂直スイ
ツチMOSトランジスタのしきい電圧をも同時に
制御できる。 FIG. 4 is a diagram showing another reference example. In the drawings, the same reference numerals as those in FIGS. 1 to 3 indicate the same or equivalent parts as those explained in these drawings. A P + layer 36 covers not only the N + layer 24 but also the lower part of the gate electrode 20, and can control the threshold voltage of the vertical switch MOS transistor at the same time.
第５図、第６図は他の参考例である。３７はＮ
型Si基板であり、３７上に第３図、第４図の構成
のものを形成する。第５図及び第６図において、
第１図乃至第４図中の符号と同じ符号は、これら
の図で説明したものと同一、又は均等な部分を示
している。１９はＮ形半導体基板３７の表面上に
形成されたＰ形エピタキシヤル層、又は基板表面
に形成されたＰ形ウエル層である。又、１９と３
７間のPN接合はそれぞれ逆バイアスされる。こ
の場合、２３，１９，３７でそれぞれ構成する縦
形バイポーラトランジスタ効果により、ブルーミ
ング制御も可能である。 FIGS. 5 and 6 are other reference examples. 37 is N
The structure shown in FIGS. 3 and 4 is formed on a type Si substrate 37. In Figures 5 and 6,
The same reference numerals as those in FIGS. 1 to 4 indicate the same or equivalent parts as those explained in these figures. 19 is a P-type epitaxial layer formed on the surface of the N-type semiconductor substrate 37 or a P-type well layer formed on the substrate surface. Also, 19 and 3
The PN junctions between 7 are each reverse biased. In this case, blooming control is also possible due to the effect of the vertical bipolar transistors 23, 19, and 37, respectively.
また、特に第６図に示す参考例によれば、受光
部２３の直下にP+不純物領域２５，３６が存在
していない部分であり、この部分の不純物濃度は
低い。したがつて、この部分で空乏層が伸びやす
くなつている。 Further, especially according to the reference example shown in FIG. 6, there is a portion where the P + impurity regions 25 and 36 are not present directly under the light receiving portion 23, and the impurity concentration in this portion is low. Therefore, the depletion layer tends to grow in this part.
第７図は本発明の実施例を示す断面図である。
受光部たるN+不純物領域２３、Ｐ型ウエル１９、
Ｎ型基板３７らで構成する接合形FET効果によ
りブルーミング現象を抑制するものである。通
常、N+型不純物領域２３直下のチヤネル（Ｎ層
３７）は空乏層によりカツトされている。ブルー
ミング（が発生するほど強い光が入射された）時
にはN+型不純物領域２３の電位が下がり、パン
チスルー的な電流が基板３７から不純物領域２３
に流れ、不純物領域２３の電位をクランプする。
そのため、上記のようなラテラルバイポーラトラ
ンジスタ効果は起こらずブルーミング現象を抑制
できる。なお、不純物領域２３直下のチヤネルと
なる左右のＰ型ウエル１９の間の部分は通常空乏
層によりカツトされていれば良く、ブルーミング
時に電流が流れれば良い。そのため、このチヤネ
ル部分はＮ層でなくとも良く、例えば、Ｐ型ウエ
ル１９よりも不純物濃度の小さいｐ型層であつて
もも良く、同じ効果が発揮できる。これは、構造
的に、第６図に示す実施例とほぼ同様な構成とな
る。 FIG. 7 is a sectional view showing an embodiment of the present invention.
N + impurity region 23 serving as a light receiving portion, P type well 19,
The blooming phenomenon is suppressed by the junction FET effect composed of the N-type substrate 37 and others. Normally, the channel (N layer 37) directly under the N + type impurity region 23 is cut off by a depletion layer. When blooming (light strong enough to cause blooming is incident), the potential of the N + type impurity region 23 decreases, and a punch-through current flows from the substrate 37 to the impurity region 23.
The potential of impurity region 23 is clamped.
Therefore, the lateral bipolar transistor effect as described above does not occur, and the blooming phenomenon can be suppressed. Note that the portion between the left and right P-type wells 19, which constitutes a channel directly under the impurity region 23, should normally be cut by a depletion layer, and it is sufficient if a current flows during blooming. Therefore, this channel portion does not need to be an N layer, and may be a p-type layer having a lower impurity concentration than the p-type well 19, for example, and the same effect can be achieved. Structurally, this has almost the same configuration as the embodiment shown in FIG.
第８図〜第１２図は他の参考例および実施例を
示す断面図であり、それぞれ第３図〜第７図に示
した参考例及び実施例と次の点以外は同じもので
ある。各図において、３８はアルミニウム（Al）
電極であり、垂直スイツチングMOSトランジス
タのゲート部およびドレイン部２４の上に形成
し、光に対してシールド効果をもたせたものであ
る。特にゲート電極２０が多結晶シリコン等の透
光性の材料である場合に大きな効果を有する。 FIGS. 8 to 12 are cross-sectional views showing other reference examples and examples, which are the same as the reference examples and examples shown in FIGS. 3 to 7, respectively, except for the following points. In each figure, 38 is aluminum (Al)
This electrode is formed on the gate part and drain part 24 of the vertical switching MOS transistor, and has a shielding effect against light. This is especially effective when the gate electrode 20 is made of a transparent material such as polycrystalline silicon.
本発明によれば、過剰電荷を流すことにより、
ブルーミングが生じる程強い光が入射された場合
にも、ブルーミングを生じることなく、きれいな
画像信号を得ることができる撮像装置を得ること
ができる。
According to the present invention, by flowing excess charge,
It is possible to obtain an imaging device that can obtain a clear image signal without causing blooming even when light strong enough to cause blooming is incident.
第１図はMOS形固体撮像装置の概略を示す図、
第２図はMOS形固体撮像装置の従来の絵素の構
造を示す断面図、第３図乃至第６図及び第８図及
至第１１図は参考例を示す断面図、第７図及び第
１２図は本発明の実施例の絵素構造を示す断面図
である。
１９……Ｐ形Si基板（又はＰ形Si層）、２０…
…多結晶Siゲート電極、２１……フイールド酸化
膜、２２……ゲート絶縁膜、２３，２４……N+
形拡散層、２５，２６……Ｐ形拡散層。
Figure 1 is a schematic diagram of a MOS type solid-state imaging device.
FIG. 2 is a sectional view showing the structure of a conventional picture element of a MOS type solid-state imaging device, FIGS. 3 to 6 and 8 to 11 are sectional views showing reference examples, and FIGS. The figure is a sectional view showing the pixel structure of an embodiment of the present invention. 19...P-type Si substrate (or P-type Si layer), 20...
...Polycrystalline Si gate electrode, 21...Field oxide film, 22...Gate insulating film, 23, 24...N +
type diffusion layer, 25, 26...P type diffusion layer.
Claims (1)
にマトリツクス状に設けられた受光部となる第１
の不純物領域と、上記半導体基板に設けられた第
２の不純物領域と、該第１と第２の不純物領域の
間の上記半導体基板上に設けられたゲート電極と
を有する固体撮像装置において、 上記第１と第２の不純物領域は、Ｎ型の導電型
であり、上記第１の不純物領域の信号が上記第２
の不純物領域へ読み出され、少なくとも上記第２
の不純物領域はＰ型導電型の第３の不純物領域内
に設けられ、 上記第１の不純物領域下に設けられ、上記第３
の不純物領域に囲まれた領域で構成され、かつ、
ブルーミング時に上記第１の不純物領域と上記半
導体基板との間にパンチスルー的な電流が流れる
チヤネルを有することを特徴とする固体撮像装
置。 ２ 上記チヤネルの不純物濃度は、上記第３の不
純物領域の不純物濃度よりも低いことを特徴とす
る特許請求の範囲第１項記載の固体撮像装置。 ３ 上記チヤネルは空乏化していることを特徴と
する特許請求の範囲第１項又は第２項記載の固体
撮像装置。 ４ 上記第２の不純物領域上に、光をシールドす
る電極を設けたことを特徴とする特許請求の範囲
第１項乃至第３項の何れかに記載の固体撮像装
置。 ５ 上記光をシールドする電極は、上記ゲート電
極上にまで伸びて設けられたことを特徴とする特
許請求の範囲第４項に記載の固体撮像装置。 ６ 上記ゲート電極は、多結晶シリコンを含むこ
とを特徴とする特許請求の範囲第１項乃至第５項
の何れかに記載の固体撮像装置。 ７ 上記光をシールドする電極は、アルミニウム
を含み、かつ上記第２の不純物領域に電気的に接
続されていることを特徴とする特許請求の範囲第
４項乃至第６項の何れかに記載の固体撮像装置。[Scope of Claims] 1. A semiconductor substrate of N type conductivity, and first light receiving portions provided in a matrix on the semiconductor substrate.
a second impurity region provided on the semiconductor substrate; and a gate electrode provided on the semiconductor substrate between the first and second impurity regions. The first and second impurity regions are of N type conductivity, and the signal of the first impurity region is transmitted to the second impurity region.
is read out to the impurity region of at least the second impurity region.
The impurity region is provided in the third impurity region of P-type conductivity type, is provided under the first impurity region, and is provided in the third impurity region of P-type conductivity type.
consisting of a region surrounded by impurity regions, and
A solid-state imaging device comprising a channel through which a punch-through current flows between the first impurity region and the semiconductor substrate during blooming. 2. The solid-state imaging device according to claim 1, wherein the impurity concentration of the channel is lower than the impurity concentration of the third impurity region. 3. The solid-state imaging device according to claim 1 or 2, wherein the channel is depleted. 4. The solid-state imaging device according to claim 1, wherein an electrode for shielding light is provided on the second impurity region. 5. The solid-state imaging device according to claim 4, wherein the light shielding electrode is provided extending over the gate electrode. 6. The solid-state imaging device according to claim 1, wherein the gate electrode includes polycrystalline silicon. 7. According to any one of claims 4 to 6, wherein the light shielding electrode contains aluminum and is electrically connected to the second impurity region. Solid-state imaging device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097771A JPS60236590A (en) | 1985-05-10 | 1985-05-10 | Solid-state image pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097771A JPS60236590A (en) | 1985-05-10 | 1985-05-10 | Solid-state image pickup device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60236590A JPS60236590A (en) | 1985-11-25 |
| JPH0432549B2 true JPH0432549B2 (en) | 1992-05-29 |
Family
ID=14201114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097771A Granted JPS60236590A (en) | 1985-05-10 | 1985-05-10 | Solid-state image pickup device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236590A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122316A (en) * | 1977-04-01 | 1978-10-25 | Hitachi Ltd | Solid state pickup device |
-
1985
- 1985-05-10 JP JP60097771A patent/JPS60236590A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122316A (en) * | 1977-04-01 | 1978-10-25 | Hitachi Ltd | Solid state pickup device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60236590A (en) | 1985-11-25 |
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