JPH04324938A - Thin film transistor and manufacture thereof - Google Patents
Thin film transistor and manufacture thereofInfo
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- JPH04324938A JPH04324938A JP3095303A JP9530391A JPH04324938A JP H04324938 A JPH04324938 A JP H04324938A JP 3095303 A JP3095303 A JP 3095303A JP 9530391 A JP9530391 A JP 9530391A JP H04324938 A JPH04324938 A JP H04324938A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は薄膜トランジスタとその
製造方法に関する。詳しくは、絶縁体基板上に形成する
薄膜トランジスタの平坦性を改良した薄膜トランジスタ
とその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same. Specifically, the present invention relates to a thin film transistor formed on an insulating substrate with improved flatness and a method for manufacturing the same.
【０００２】0002
【従来の技術】薄形平面ディスプレイ装置の表示画面と
して液晶ディスプレイ装置が近年盛んに製造されるよう
になった。薄膜トランジスタで駆動されるアクティブマ
トリックス形の液晶ディスプレイの画像品質はＣＲＴデ
ィスプレイと比べ、遜色のないものになりつつある。液
晶ディスプレイ装置はますます高画質化、高解像度化を
めざしており、画素数の増加と共に、欠陥を少なくして
歩留まりを向上させること、すなわち低コスト化が目標
とされてきている。2. Description of the Related Art In recent years, liquid crystal display devices have been actively manufactured as display screens for thin flat display devices. The image quality of active matrix liquid crystal displays driven by thin film transistors is becoming comparable to that of CRT displays. Liquid crystal display devices are aiming for higher image quality and resolution, and as the number of pixels increases, the goal is to reduce defects and improve yield, that is, to lower costs.
【０００３】図４は、薄膜トランジスタで駆動される液
晶ディスプレイ装置のほぼ１画素分における断面構造を
示す図である。偏光板１，１４が対向して配置され、そ
れら偏光板の間に、透明ガラス基板２，薄膜トランジス
タ３，画素透明電極４，保護膜５，下側の配向膜６，液
晶層７，上側の配向膜８，保護膜９，共通電極１０，ブ
ラックマトリックス１１，カラーフィルタ１２，透明ガ
ラス基板１３が順次積層配置されている。FIG. 4 is a diagram showing a cross-sectional structure of approximately one pixel of a liquid crystal display device driven by thin film transistors. Polarizing plates 1 and 14 are arranged facing each other, and between these polarizing plates, a transparent glass substrate 2, a thin film transistor 3, a pixel transparent electrode 4, a protective film 5, a lower alignment film 6, a liquid crystal layer 7, and an upper alignment film 8 are arranged. , a protective film 9, a common electrode 10, a black matrix 11, a color filter 12, and a transparent glass substrate 13 are sequentially stacked.
【０００４】偏光板１，１４は互いにその偏光軸が直交
し、配向膜６と８はそれぞれ、偏光板１と１４の偏光軸
と平行になるように配向処理がされている。例えば、偏
光板１は図の左右方向が偏光軸で、偏光板１４は紙面に
垂直な方向が偏光軸であり、配向膜６は図の左右方向に
、配向膜８は紙面に垂直な方向にそれぞれ配向処理がさ
れている。画素電極４と共通電極１０との間に所定の電
圧が印加されない時には、液晶層７内の液晶分子は、図
４の参照番号１７で示すように、配向膜６，８の配向構
造に従い配向膜に平行な面内で液晶分子の長軸が配向膜
６の配向方向から配向膜８の配向方向になるように徐々
にその軸方向がねじれ、全体として９０度ツイストする
構造となっている。入射光が例えば第４図の偏光板１の
方向から入るとすると、偏光板１で図の左右方向の直線
偏光となり、液晶層７中で液晶分子の配向方向に従って
旋光されて進み、出口側の偏光板１４の直前では紙面の
垂直方向の偏光となって偏光板１４に入射する。従って
、出射光の偏光軸は偏光板１４の偏光軸方向と一致して
透過し、表示は明状態となる。一方、画素電極４と共通
電極１０との間に所定の電圧が印加されると、液晶分子
が電界方向に揃うために偏光板１で左右方向の直線偏光
となった入射光は旋光されずにそのまま通過し、従って
直交する偏光板１４で阻止されて、表示は暗状態となる
。The polarizing plates 1 and 14 have their polarization axes perpendicular to each other, and the alignment films 6 and 8 are aligned so that they are parallel to the polarization axes of the polarizing plates 1 and 14, respectively. For example, the polarizing plate 1 has a polarizing axis in the left-right direction in the figure, the polarizing plate 14 has a polarizing axis in the direction perpendicular to the page, the alignment film 6 has a polarizing axis in the left-right direction in the figure, and the alignment film 8 has a polarizing axis in the direction perpendicular to the page. Each has undergone orientation treatment. When a predetermined voltage is not applied between the pixel electrode 4 and the common electrode 10, the liquid crystal molecules in the liquid crystal layer 7 follow the alignment structure of the alignment films 6 and 8, as shown by reference numeral 17 in FIG. The long axes of the liquid crystal molecules are gradually twisted in a plane parallel to the direction from the direction of alignment of the alignment film 6 to the direction of alignment of the alignment film 8, so that the structure is twisted by 90 degrees as a whole. For example, if the incident light enters from the direction of the polarizing plate 1 in FIG. Immediately before the polarizing plate 14, the light becomes polarized in the direction perpendicular to the plane of the paper and enters the polarizing plate 14. Therefore, the polarization axis of the emitted light coincides with the polarization axis direction of the polarizing plate 14 and is transmitted, resulting in a bright display. On the other hand, when a predetermined voltage is applied between the pixel electrode 4 and the common electrode 10, since the liquid crystal molecules are aligned in the direction of the electric field, the incident light that has become linearly polarized light in the left and right direction on the polarizing plate 1 is not rotated. The light passes through as is, and is therefore blocked by the orthogonal polarizing plate 14, resulting in a dark display.
【０００５】図５は、薄膜トランジスタ（ＴＦＴ）３の
垂直断面構造を示す。図５の薄膜トランジスタは逆スタ
ガ型であり、ゲート電極が半導体のチャネル層の下に設
けられている。なお、順スタガ型とよばれる構造のもの
は、ゲート電極がチャネル層の上側に配置される。FIG. 5 shows a vertical cross-sectional structure of a thin film transistor (TFT) 3. As shown in FIG. The thin film transistor of FIG. 5 is of an inverted staggered type, and a gate electrode is provided below a semiconductor channel layer. Note that in a structure called a staggered type, the gate electrode is arranged above the channel layer.
【０００６】図５において、３０はＴａ，Ｃｒ，Ｍｏ−
ＴａあるいはＡｌ等の良導電体金属によるゲート電極、
３１はＴａＯｘ等によるゲート絶縁膜の第１層目、３２
はＳｉＮｘ等によるゲート絶縁膜の第２層目、３３，３
４はチャネルを形成するアモルファスシリコン（ａ−Ｓ
ｉ）層と低抵抗コンタクトを形成するためのｎ＋ 型ア
モルファスシリコン（ａ−Ｓｉ）層であり、３５はエッ
チングストッパ、３６，３７はそれぞれＣｒ，Ｍｏ−Ｔ
ａ，ＡｌあるいはＡｌ／Ｔａ等の単層あるいは多層構造
のソース電極とドレイン電極、３８はＩＴＯからなる透
明画素電極、そして３９はパッシベーション膜である。
なお、ゲート電極３０の厚みは０．２〜０．３μｍ、ソ
ース／ドレイン電極３６の厚みは０．５〜０．８μｍ、
ａ−Ｓｉ膜３３の厚みは０．１μｍ程度、ゲート絶縁膜
３１，３２の厚みは０．３〜０．５μｍ、パッシベーシ
ョン膜３９の厚みは０．１〜０．３μｍ程度に形成され
る。そうして、薄膜トランジスタのゲート電極の直上部
での厚みは約１μｍ程度になる。In FIG. 5, 30 is Ta, Cr, Mo-
Gate electrode made of a good conductor metal such as Ta or Al,
31 is the first layer of the gate insulating film made of TaOx etc.; 32
is the second layer of the gate insulating film made of SiNx etc., 33,3
4 is amorphous silicon (a-S) forming the channel.
i) is an n+ type amorphous silicon (a-Si) layer for forming a low resistance contact with the layer, 35 is an etching stopper, 36 and 37 are Cr and Mo-T, respectively.
a, a source electrode and a drain electrode of a single layer or multilayer structure made of Al or Al/Ta, 38 a transparent pixel electrode made of ITO, and 39 a passivation film. Note that the thickness of the gate electrode 30 is 0.2 to 0.3 μm, the thickness of the source/drain electrode 36 is 0.5 to 0.8 μm,
The thickness of the a-Si film 33 is approximately 0.1 μm, the thickness of the gate insulating films 31 and 32 is approximately 0.3 to 0.5 μm, and the thickness of the passivation film 39 is approximately 0.1 to 0.3 μm. Thus, the thickness of the thin film transistor directly above the gate electrode is approximately 1 μm.
【０００７】[0007]
【発明が解決しようとする課題】上記した従来の技術に
よる薄膜トランジスタでは、これを図４のような液晶表
示装置に適用する場合、図６に示すように、ラビング布
のローラ１５で配向膜６をこすって配向処理する。その
際、薄膜トランジスタ３の上部は薄膜トランジスタ３の
厚みにより盛り上がっているため、図６のＸで示す部分
については配向処理がされないで残る。その結果、図７
に示すように、画素電極部４の薄膜トランジスタ付近の
斜線部１８にはマイクロドメイン等による配向不良が発
生し、画素欠陥の原因となった。[Problems to be Solved by the Invention] When the thin film transistor according to the prior art described above is applied to a liquid crystal display device as shown in FIG. 4, as shown in FIG. Rub and align. At this time, since the upper part of the thin film transistor 3 is raised due to the thickness of the thin film transistor 3, the portion indicated by X in FIG. 6 remains without being subjected to the alignment process. As a result, Figure 7
As shown in FIG. 2, alignment defects due to microdomains and the like occurred in the diagonally shaded area 18 near the thin film transistor of the pixel electrode section 4, causing pixel defects.
【０００８】さらに、このような問題低減のため、薄膜
トランジスタ３の厚みが制限されるため、電極層たとえ
ばゲート電極の厚みを充分とることが出来ず、従って厚
みを大きくしてゲート電極の抵抗値を下げることができ
なかった。Furthermore, in order to reduce such problems, since the thickness of the thin film transistor 3 is limited, it is not possible to make the electrode layer, for example, the gate electrode, sufficiently thick, so the resistance value of the gate electrode is increased by increasing the thickness. I couldn't lower it.
【０００９】また、液晶層７の厚みすなわち基板間のギ
ャップは高分子材料やガラス等の球または円柱状の微小
なギャップ制御材（図示せず）を上下の配向膜６，８の
間に散布して、通常５μｍ程度に保持している。この場
合、薄膜トランジスタ３の上部は薄膜トランジスタ３の
厚み（約１μｍ）によりギャップが他の部分よりも狭く
、このためにギャップ制御材がこの薄膜トランジスタの
部分にくいこむことになり、ソースバスラインや薄膜ト
ランジスタ自身を損傷して断線や点欠陥が発生するとい
う問題がある。In addition, the thickness of the liquid crystal layer 7, that is, the gap between the substrates, can be determined by scattering a spherical or cylindrical minute gap control material (not shown) made of polymeric material or glass between the upper and lower alignment films 6 and 8. The thickness is normally maintained at about 5 μm. In this case, the gap in the upper part of the thin film transistor 3 is narrower than in other parts due to the thickness of the thin film transistor 3 (approximately 1 μm), so the gap control material is embedded in this part of the thin film transistor, thereby damaging the source bus line and the thin film transistor itself. There is a problem that damage may cause disconnection or point defects.
【００１０】本発明の目的は、このような従来の技術の
問題点を解決して、配向不良を低減し、電極層の厚みを
厚くして抵抗値を低減することができ、しかも断線や点
欠陥のない高品質でかつ歩留まりの高い液晶表示装置が
可能な薄膜トランジスタとその製造方法を提供すること
である。An object of the present invention is to solve the problems of the conventional technology, to reduce alignment defects, increase the thickness of the electrode layer, and reduce the resistance value, and to prevent wire breakage and dots. It is an object of the present invention to provide a thin film transistor and a method for manufacturing the same that enable a defect-free, high-quality liquid crystal display device with a high yield.
【００１１】[0011]
【課題を解決するための手段】本発明による薄膜トラン
ジスタは、薄膜トランジスタが形成される絶縁基板のゲ
ート電極と対向する面に凹部が設けられ、その凹部には
薄膜トランジスタの一部が埋設されている。SUMMARY OF THE INVENTION In a thin film transistor according to the present invention, a recess is provided in the surface facing the gate electrode of an insulating substrate on which the thin film transistor is formed, and a portion of the thin film transistor is buried in the recess.
【００１２】本発明による薄膜トランジスタの製造方法
は、絶縁基板面にフォトリソグラフィー工程により所定
パターンを開口するマスクを形成し、絶縁基板のそのパ
ターンの部分を所定深さだけエッチングして除去して凹
部を形成し、さらに絶縁基板の上に薄膜トランジスタを
形成し、その際に凹部に薄膜トランジスタの一部が埋設
されるようにする工程を含む。In the method for manufacturing a thin film transistor according to the present invention, a mask with a predetermined pattern opening is formed on the surface of an insulating substrate by a photolithography process, and the patterned portion of the insulating substrate is etched and removed to a predetermined depth to form a recess. and further forming a thin film transistor on the insulating substrate, at which time a part of the thin film transistor is buried in the recess.
【００１３】[0013]
【作用】絶縁基板の凹部に薄膜トランジスタの一部が埋
設されるために、そこで薄膜トランジスタの絶縁基板面
からの高さ（厚み）が低くなる。同時に、凹部の深さを
充分とることにより凹部にゲート電極を埋設する時、電
極の厚みを増加できる。[Operation] Since a portion of the thin film transistor is buried in the recess of the insulating substrate, the height (thickness) of the thin film transistor from the surface of the insulating substrate is reduced there. At the same time, by making the recess sufficiently deep, the thickness of the gate electrode can be increased when the gate electrode is buried in the recess.
【００１４】また、薄膜トランジスタの厚みが低くなり
、ギャップ制御材による欠陥が減少する。Furthermore, the thickness of the thin film transistor is reduced, and defects caused by the gap control material are reduced.
【００１５】[0015]
【実施例】以下、図１，図２及び図３を参照して本発明
による薄膜トランジスタとその製造方法の実施例を説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a thin film transistor and a method of manufacturing the same according to the present invention will be described with reference to FIGS. 1, 2, and 3.
【００１６】図１は本発明の実施例の薄膜トランジスタ
の断面図である。図１の薄膜トランジスタは逆スタガ型
である。図１において、２は透明ガラス基板、２０はゲ
ート電極、２１はゲート絶縁膜の第１層目、２２はゲー
ト絶縁膜の第２層目、２３，２４はチャネルを形成する
アモルファスシリコン（ａ−Ｓｉ）層とｎ＋ 型ａ−Ｓ
ｉ層であり、２５はエッチングストッパ、２６，２７は
それぞれ単層あるいは多層構造のソース電極とドレイン
電極、２８は透明画素電極、２９はパッシベーション膜
、そして４０はガラス基板２のゲート電極２０と対向す
る部分に形成された凹部である。この凹部４０にはゲー
ト電極２０が埋設される。FIG. 1 is a sectional view of a thin film transistor according to an embodiment of the present invention. The thin film transistor in FIG. 1 is of an inverted staggered type. In FIG. 1, 2 is a transparent glass substrate, 20 is a gate electrode, 21 is a first layer of a gate insulating film, 22 is a second layer of a gate insulating film, and 23 and 24 are amorphous silicon (a- Si) layer and n+ type a-S
In the i-layer, 25 is an etching stopper, 26 and 27 are a source electrode and a drain electrode each having a single layer or multilayer structure, 28 is a transparent pixel electrode, 29 is a passivation film, and 40 is opposite to the gate electrode 20 of the glass substrate 2. This is a recess formed in the part where the The gate electrode 20 is buried in this recess 40 .
【００１７】次に、この実施例の薄膜トランジスタの製
造方法を説明する。まず、ガラス基板２の材料として、
例えばコーニング社製７０５９型あるいはＨＯＹＡ社製
ＮＡ４０型等の低アルカリあるいは無アルカリガラスを
用意してそれを充分洗浄する。なおこのガラス基板２の
厚みは０．７〜１．３５ｍｍ程度が適当である。Next, a method for manufacturing the thin film transistor of this embodiment will be explained. First, as the material for the glass substrate 2,
For example, a low alkali or alkali-free glass such as Corning Type 7059 or Hoya Type NA40 is prepared and thoroughly cleaned. Note that the thickness of this glass substrate 2 is suitably about 0.7 to 1.35 mm.
【００１８】次に、フォトレジストを用いてガラス基板
２上にゲートパターンの開口を有するエッチングマスク
１９を形成する。図２にアクティブマトリックス液晶表
示装置のガラス基板２上のゲートパターン２０のパター
ン形状の例を示す。図２の斜線で示したゲートパターン
の部分はレジストが塗布されてない開口部分である。Next, an etching mask 19 having a gate pattern opening is formed on the glass substrate 2 using a photoresist. FIG. 2 shows an example of the pattern shape of the gate pattern 20 on the glass substrate 2 of an active matrix liquid crystal display device. The hatched portions of the gate pattern in FIG. 2 are openings to which no resist is applied.
【００１９】次に、このガラス基板２をＡｒによるイオ
ンビームミリング装置によりエッチング処理をする。ゲ
ートパターンのレジストが塗布されてない部分のガラス
基板２表面がエッチングされて除去される。エッチング
深さは、ゲート電極２０の厚みとほぼ等しい量、たとえ
ば約０．５μｍ程度とする。Next, this glass substrate 2 is etched using an ion beam milling device using Ar. The portion of the surface of the glass substrate 2 where the gate pattern resist is not applied is etched and removed. The etching depth is approximately equal to the thickness of the gate electrode 20, for example, approximately 0.5 μm.
【００２０】さらに、ＣＦ４ を１％含有したＯ２ ガ
スを用いてレジストをアッシングすると、レジストマス
クが除去され、ゲートパターン状に約０．５μｍの深さ
を持つ凹部４０がガラス基板２に形成される。図３は図
２のＡ−Ａ’線に沿うガラス基板２の断面図であり、凹
部４０が形成されている状態を示す。Furthermore, by ashing the resist using O2 gas containing 1% CF4, the resist mask is removed and a recess 40 having a depth of approximately 0.5 μm is formed in the glass substrate 2 in the shape of a gate pattern. . FIG. 3 is a cross-sectional view of the glass substrate 2 taken along line AA' in FIG. 2, showing a state in which a recess 40 is formed.
【００２１】以上の工程で作成したガラス基板２を用い
て、その上に薄膜トランジスタを形成する。以下に薄膜
トランジスタの形成方法を説明する。Using the glass substrate 2 produced through the above steps, a thin film transistor is formed thereon. A method for forming a thin film transistor will be described below.
【００２２】まず、スパッタ法によりＣｒを約０．５μ
ｍの厚みでガラス基板２全面に形成し、フォトリソグラ
フィー工程によりゲートパターン２０をパターニングす
る。なお、その際、ゲート電極２０は凹部４０に充填さ
れるようにし、ガラス面とゲート電極面とが面一の平坦
面となるようにする。バイアススパッタ法等を用いてゲ
ート電極を作成してもよい。[0022] First, by sputtering, Cr was applied to a thickness of about 0.5 μm.
The gate pattern 20 is formed to a thickness of m over the entire surface of the glass substrate 2 and patterned by a photolithography process. At this time, the gate electrode 20 is filled in the recess 40 so that the glass surface and the gate electrode surface are flush with each other and are flat. The gate electrode may be created using a bias sputtering method or the like.
【００２３】次に、プラズマ化学気相堆積（ＰＣＶＤ）
法によりＳｉＯｘ，ＳｉＮｘ，ａ−Ｓｉの順に堆積して
ゲート絶縁膜２１，２２ならびに半導体層２３を重ね、
ａ−Ｓｉ層２３を必要部分だけ残したパターンでドライ
エッチングを行ってパターニングする。Next, plasma chemical vapor deposition (PCVD)
The gate insulating films 21 and 22 and the semiconductor layer 23 are stacked by depositing SiOx, SiNx, and a-Si in this order by a method.
The a-Si layer 23 is patterned by dry etching with a pattern leaving only the necessary portions.
【００２４】次に、ＰＨ３ を含むソースガスでｎ＋
型ａ−ＳｉをＰＣＶＤ法で全面に堆積し所定形状にパタ
ーニングしてオーミックコンタクト層２４を形成する。
この時、チャネル部がエッチングされないようにチャネ
ル部の上にＳｉＮｘ層を前もって形成し、パターニング
して残しておきエッチングストッパ２５とする。Next, with a source gas containing PH3, n+
Type a-Si is deposited over the entire surface by PCVD and patterned into a predetermined shape to form an ohmic contact layer 24. At this time, a SiNx layer is formed in advance on the channel part so that the channel part is not etched, and is patterned and left as an etching stopper 25.
【００２５】さらに、スパッタ法によりＩＴＯ等で形成
された透明画素電極２８を全面堆積し、所定パターンで
パターニングする。Furthermore, a transparent pixel electrode 28 made of ITO or the like is deposited on the entire surface by sputtering and patterned in a predetermined pattern.
【００２６】そうして、Ａｌ／Ｍｏの２層を堆積しパタ
ーニングしてソース電極２６とドレイン電極２７を形成
する。その上に、パッシベーション膜２９を形成する。
このようにして、アクティブマトリックスの画素を形成
する。Then, two layers of Al/Mo are deposited and patterned to form a source electrode 26 and a drain electrode 27. A passivation film 29 is formed thereon. In this way, the pixels of the active matrix are formed.
【００２７】本実施例では、ゲート電極２０をガラス基
板２の凹部４０に埋設することによりゲート電極２０の
厚みを従来の０．２μｍ程度から０．５μｍに厚くでき
、しかも薄膜トランジスタの高さ（厚み）はゲート電極
分だけ従来より下げることができる。段差部が減少した
ことにより、製造の歩留まりも向上する。In this embodiment, by embedding the gate electrode 20 in the recess 40 of the glass substrate 2, the thickness of the gate electrode 20 can be increased from the conventional approximately 0.2 μm to 0.5 μm. ) can be lowered by the amount of the gate electrode compared to the conventional method. The reduction in step portions also improves manufacturing yield.
【００２８】なお、以上説明した実施例では、逆スタガ
型の薄膜トランジスタを例にとったが、順スタガ型でも
同様に本発明が適用でき同様な効果を得ることができる
。In the embodiments described above, an inverted staggered type thin film transistor was taken as an example, but the present invention can be similarly applied to a forward staggered type and the same effects can be obtained.
【００２９】図８は、本発明の実施例による順スタガ型
薄膜トランジスタを示す。ガラス基板２に２ヵ所の凹部
４２、４４が形成され、そのガラス基板表面は厚さ約０
．２μｍのＳｉＮｘ 膜４６で覆われる。画素電極に連
続する厚さ約０．１μｍのＩＴＯ膜４８が、外側から１
つの凹部４４内に延在して形成される。凹部４２、４４
内は、たとえば厚さ約０．５μｍのＡｌ膜５１、５２お
よび厚さ約０．１μｍのＭｏ膜５３、５４によって埋め
戻される。すなわち、ソース電極、ドレイン電極がガラ
ス基板２に埋め込んで形成されたことになる。FIG. 8 shows a staggered thin film transistor according to an embodiment of the present invention. Two recesses 42 and 44 are formed in the glass substrate 2, and the surface of the glass substrate has a thickness of about 0.
．． It is covered with a 2 μm SiNx film 46. An ITO film 48 with a thickness of about 0.1 μm continuous to the pixel electrode is placed 1 μm from the outside.
It is formed so as to extend within two recesses 44 . Recesses 42, 44
The inside is backfilled with, for example, Al films 51 and 52 with a thickness of about 0.5 μm and Mo films 53 and 54 with a thickness of about 0.1 μm. That is, the source electrode and the drain electrode are formed embedded in the glass substrate 2.
【００３０】このソース電極、ドレイン電極を覆って、
厚さ約０．０２μｍのｎ＋ 型アモルファスシリコン（
ａ−Ｓｉ）膜２４および不純物をドープしないａ−Ｓｉ
で形成された厚さ約０．１μｍのチャネル層２３が形成
される。チャネル層２３は厚さ約０．３μｍのＳｉＮｘ
膜５８で覆われ、その上に厚さ約０．１μｍのＡｌ膜
６１および厚さ約０．１μｍのＭｏ膜６２で構成された
ゲート電極が形成される。このようにして、順スタガ型
薄膜トランジスタが形成される。ソース電極、ドレイン
電極がガラス基板に埋め込まれているため、トランジス
タ全体の構造の表面の凹凸を低減することができる。[0030] Covering the source electrode and drain electrode,
N+ type amorphous silicon with a thickness of approximately 0.02 μm (
a-Si) film 24 and a-Si not doped with impurities
A channel layer 23 having a thickness of about 0.1 μm is formed. The channel layer 23 is made of SiNx with a thickness of approximately 0.3 μm.
Covered with a film 58, a gate electrode composed of an Al film 61 with a thickness of about 0.1 μm and a Mo film 62 with a thickness of about 0.1 μm is formed thereon. In this way, a staggered thin film transistor is formed. Since the source electrode and the drain electrode are embedded in the glass substrate, surface irregularities of the entire transistor structure can be reduced.
【００３１】なお、以上説明した実施例における各構成
要素の材料や寸法等は適宜変更することができる。たと
えば、アモルファスシリコンの代わりに多結晶シリコン
を用いてもよい。導電性金属としてＣｒやＷ等を用いる
こともできる。Note that the materials, dimensions, etc. of each component in the embodiments described above can be changed as appropriate. For example, polycrystalline silicon may be used instead of amorphous silicon. Cr, W, etc. can also be used as the conductive metal.
【００３２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。[0032] The present invention has been explained above in accordance with the examples.
The present invention is not limited to these. for example,
It will be obvious to those skilled in the art that various changes, improvements, combinations, etc. are possible.
【００３３】[0033]
【発明の効果】本発明によれば、薄膜トランジスタが形
成される絶縁基板のゲート電極と対向する面に凹部を設
け、その凹部に薄膜トランジスタの一部を埋設したこと
により、薄膜トランジスタの絶縁基板面からの高さ（厚
み）が低くなる。According to the present invention, a recess is provided in the surface facing the gate electrode of the insulating substrate on which the thin film transistor is formed, and a part of the thin film transistor is buried in the recess, so that the thin film transistor can be removed from the surface of the insulating substrate. The height (thickness) becomes lower.
【００３４】従って、配向処理における図６の非接触領
域幅Ｘが短くなり、配向不良がなくなる。Therefore, the width X of the non-contact region shown in FIG. 6 in the alignment process is shortened, and alignment defects are eliminated.
【００３５】凹部の深さを充分とることにより凹部に埋
設するゲート電極の厚みを増加でき、抵抗値が減少でき
る。By making the recess sufficiently deep, the thickness of the gate electrode buried in the recess can be increased, and the resistance value can be reduced.
【００３６】また、薄膜トランジスタの厚みが薄くなり
、液晶層のギャップ制御材による欠陥が減少する。Furthermore, the thickness of the thin film transistor is reduced, and defects caused by the gap control material in the liquid crystal layer are reduced.
【図１】本発明の実施例による薄膜トランジスタの断面
図である。FIG. 1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention.
【図２】本発明の実施例におけるレジストマスクを形成
したガラス基板の平面図である。FIG. 2 is a plan view of a glass substrate on which a resist mask is formed in an example of the present invention.
【図３】エッチング工程後のガラス基板の図２のＡ−Ａ
’線に沿う断面図である。[Figure 3] A-A in Figure 2 of the glass substrate after the etching process
FIG.
【図４】従来の技術による液晶表示装置の画素の断面図
である。FIG. 4 is a cross-sectional view of a pixel of a conventional liquid crystal display device.
【図５】従来の技術による薄膜トランジスタの断面図で
ある。FIG. 5 is a cross-sectional view of a conventional thin film transistor.
【図６】従来の技術による配向膜の配向処理を説明する
図である。FIG. 6 is a diagram illustrating an alignment process of an alignment film according to a conventional technique.
【図７】従来の技術における配向不良を説明するための
図である。FIG. 7 is a diagram for explaining orientation defects in conventional technology.
【図８】本発明の他の実施例による薄膜トランジスタの
断面図である。FIG. 8 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
１，１４ 偏光板
２ ガラス基板
３ 薄膜トランジスタ
４ 画素電極
５ パッシベーション膜
６、８ 配向膜
７ 液晶層
９ 保護膜
１０ 共通電極
１１ ブラックマトリックス
１２ カラーフィルタ
１３ 透明ガラス基板
１９ マスク
２０，３０ ゲート電極
２１，２２，３１，３２ ゲート絶縁膜２３，３３
ａ−Ｓｉ層
２４，３４ ｎ＋ 型ａ−Ｓｉ層
２５，３５ エッチングストッパ
２６，３６ ソース電極
２７，３７ ドレイン電極
２８，３８ 透明画素電極
２９，３９ パッシベーション膜
４０ 凹部1, 14 Polarizing plate 2 Glass substrate 3 Thin film transistor 4 Pixel electrode 5 Passivation film 6, 8 Alignment film 7 Liquid crystal layer 9 Protective film 10 Common electrode 11 Black matrix 12 Color filter 13 Transparent glass substrate 19 Mask 20, 30 Gate electrode 21, 22 , 31, 32 Gate insulating film 23, 33
a-Si layer 24, 34 n+ type a-Si layer 25, 35 etching stopper 26, 36 source electrode 27, 37 drain electrode 28, 38 transparent pixel electrode 29, 39 passivation film 40 recess
Claims (5)
スタにおいて、前記薄膜トランジスタのゲート電極と対
向する前記絶縁基板の面に凹部が設けられ、前記凹部に
は前記薄膜トランジスタの一部が埋設されていることを
特徴とする薄膜トランジスタ。1. In a thin film transistor formed on an insulating substrate, a recess is provided in a surface of the insulating substrate facing a gate electrode of the thin film transistor, and a part of the thin film transistor is buried in the recess. Features of thin film transistors.
造であり、前記絶縁基板の凹部には前記薄膜トランジス
タのゲート電極が埋設されることを特徴とする請求項１
記載の薄膜トランジスタ。2. The thin film transistor has an inverted staggered structure, and the gate electrode of the thin film transistor is buried in the recess of the insulating substrate.
The thin film transistor described.
造であり、前記絶縁基板の凹部には前記薄膜トランジス
タのゲート電極下のチャネル部が埋設されることを特徴
とする請求項１記載の薄膜トランジスタ。3. The thin film transistor according to claim 1, wherein the thin film transistor has a staggered structure, and a channel portion under a gate electrode of the thin film transistor is buried in the recess of the insulating substrate.
程により所定パターンの開口を有するマスクを形成する
工程と、前記絶縁基板の前記パターンの部分を所定深さ
だけエッチングして除去し、凹部を形成する工程と、前
記絶縁基板の上に薄膜トランジスタを形成し、その際に
前記凹部に前記薄膜トランジスタの一部が埋設されるよ
うにする工程を含む薄膜トランジスタの製造方法。4. A step of forming a mask having an opening in a predetermined pattern on the surface of the insulating substrate by a photolithography process, and a step of etching and removing a portion of the pattern of the insulating substrate to a predetermined depth to form a recess. and a method for manufacturing a thin film transistor, comprising the steps of: forming a thin film transistor on the insulating substrate, and burying a portion of the thin film transistor in the recess at that time.
クを形成する工程は前記薄膜トランジスタのゲート電極
のパターンを形成することを含み、前記凹部を形成する
工程における前記凹部の深さはほぼ前記ゲート電極の厚
みとし、前記薄膜トランジスタは逆スタガ構造で前記絶
縁基板上に形成され、その際に前記凹部に前記ゲート電
極が埋設される請求項４記載の薄膜トランジスタの製造
方法。5. The step of forming a mask having a predetermined pattern of openings includes forming a pattern for the gate electrode of the thin film transistor, and the depth of the recess in the step of forming the recess is approximately equal to that of the gate electrode. 5. The method of manufacturing a thin film transistor according to claim 4, wherein the thin film transistor is formed on the insulating substrate in an inverted staggered structure, and the gate electrode is buried in the recess.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095303A JPH04324938A (en) | 1991-04-25 | 1991-04-25 | Thin film transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095303A JPH04324938A (en) | 1991-04-25 | 1991-04-25 | Thin film transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324938A true JPH04324938A (en) | 1992-11-13 |
Family
ID=14134007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095303A Withdrawn JPH04324938A (en) | 1991-04-25 | 1991-04-25 | Thin film transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324938A (en) |
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- 1991-04-25 JP JP3095303A patent/JPH04324938A/en not_active Withdrawn
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