JPH04324563A - Digital ic and serial communication circuit used for the same - Google Patents
Digital ic and serial communication circuit used for the sameInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は、微妙なタイミング調
整の要求に応えるデジタルＩＣおよびそれに使用するシ
リアル通信回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital IC that meets the needs of delicate timing adjustment and a serial communication circuit used therein.
【０００２】0002
【従来の技術】従来のデジタルＩＣでは、ＩＣの外部に
ディレイラインを付けたり、あるいは回路を動作させな
がら信号遅延時間を変化させることのできる素子をレー
ザで加工したりすることにより、信号遅延時間の調整が
行われていた。また、ＩＣ内部の回路技術で信号遅延時
間をある範囲で一定にすることも行われていた。[Prior Art] In conventional digital ICs, the signal delay time is changed by attaching a delay line to the outside of the IC, or by laser processing an element that can change the signal delay time while operating the circuit. adjustments were being made. Furthermore, circuit technology inside the IC has been used to make the signal delay time constant within a certain range.
【０００３】0003
【発明が解決しようとする課題】しかしながら上記従来
の方法によれば、製品完成後に信号遅延時間を変化させ
ようとしても多くの部品を取り付けなければならないた
め、製品完成後に信号遅延時間を変更しなければならな
い場合に容易に対応することができない。また、レーザ
等の加工を行う場合には加工コストが高くなる。[Problems to be Solved by the Invention] However, according to the conventional method described above, even if the signal delay time is to be changed after the product is completed, many parts must be attached, so the signal delay time must be changed after the product is completed. It is not possible to easily respond to emergency situations. Further, when processing using a laser or the like, the processing cost becomes high.
【０００４】この発明の目的は、任意の信号遅延時間を
容易に設定できるデジタルＩＣおよびそれに使用するシ
リアル通信回路を提供することである。[0004] An object of the present invention is to provide a digital IC that can easily set an arbitrary signal delay time and a serial communication circuit used therein.
【０００５】[0005]
【課題を解決するための手段】請求項１記載のデジタル
ＩＣは、シリアル通信により転送されたデータまたはパ
ラレルデータを記憶する遅延量記憶部と、この遅延量記
憶部で記憶したデータにより信号伝搬遅延量を設定する
遅延回路とからなる信号遅延時間調整回路を内蔵したこ
とを特徴とする。[Means for Solving the Problems] A digital IC according to claim 1 includes a delay amount storage section for storing data transferred by serial communication or parallel data, and a signal propagation delay caused by the data stored in the delay amount storage section. The device is characterized by having a built-in signal delay time adjustment circuit consisting of a delay circuit that sets the amount of delay.
【０００６】請求項２記載のシリアル通信回路は、請求
項１記載のデジタルＩＣに使用し、入力されるシリアル
クロックおよびシリアルデータのパターンの反復回数を
計数し、反復回数が一定回数以上になった後にデータの
受信または送信を開始するようにしている。The serial communication circuit according to claim 2 is used in the digital IC according to claim 1, and counts the number of repetitions of the input serial clock and serial data pattern, and when the number of repetitions exceeds a certain number. I am trying to start receiving or sending data after that time.
【０００７】[0007]
【作用】請求項１記載のデジタルＩＣによれば、信号遅
延時間調整回路を内蔵したことにより、任意の信号遅延
時間を容易に設定することができる。また、請求項２記
載のシリアル通信回路を使用することにより、データの
受信または送信の開始を指定できる。According to the digital IC according to the first aspect, since the signal delay time adjustment circuit is built-in, it is possible to easily set an arbitrary signal delay time. Further, by using the serial communication circuit according to claim 2, it is possible to specify the start of data reception or transmission.
【０００８】[0008]
〔第１の実施例〕この発明の第１の実施例について、図
面を参照しながら説明する。図１はこの発明の第１の実
施例におけるデジタルＩＣの信号遅延時間調整回路のブ
ロック図である。図１において、１はシリアル通信の送
受信を行うシリアル通信回路、２は遅延量記憶部、３は
遅延量記憶部２のデータに応じて信号遅延時間が定まる
遅延回路である。[First Embodiment] A first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a signal delay time adjustment circuit of a digital IC in a first embodiment of the present invention. In FIG. 1, 1 is a serial communication circuit that transmits and receives serial communications, 2 is a delay amount storage section, and 3 is a delay circuit that determines a signal delay time according to data in the delay amount storage section 2. In FIG.
【０００９】受信を行う場合は、シリアル通信回路１で
受信したデータが遅延量記憶部２に記憶される。また、
送信を行う場合は、遅延量記憶部２のデータが順次送出
される。以下、図１の回路についてさらに詳しく説明す
る。図２は遅延回路３の構成例である。When receiving data, the data received by the serial communication circuit 1 is stored in the delay amount storage section 2. Also,
When transmitting, the data in the delay amount storage section 2 is sent out in sequence. The circuit of FIG. 1 will be explained in more detail below. FIG. 2 shows an example of the configuration of the delay circuit 3.
【００１０】配線されたラインに容量４をもたせ、Ｄ／
Ａコンバータ等の可変電流源５により遅延回路３の出力
電流を変化させて、信号波形の変化速度を変えることに
より信号遅延時間を変えることができる。なお、可変電
流源５は遅延量記憶部２からの遅延量データＤｔにより
決まる。６は次段入力部である。図３はシリアル通信回
路１および遅延量記憶部２のブロック図である。[0010] The wired line has a capacitance of 4, and D/
The signal delay time can be changed by changing the output current of the delay circuit 3 using a variable current source 5 such as an A converter and changing the rate of change of the signal waveform. Note that the variable current source 5 is determined by the delay amount data Dt from the delay amount storage section 2. 6 is a next-stage input section. FIG. 3 is a block diagram of the serial communication circuit 1 and the delay amount storage section 2.
【００１１】シフトレジスタおよびシリアル通信制御回
路７（以下「レジスタ・制御回路７」という）はシリア
ル通信の送受信を行う。受信の場合、シリアルデータＳ
Ｄの受信完了後にスイッチ８をオンにしてＥＥＰＲＯＭ
セル９の内容を書き換える。送信の場合、スイッチ８を
オンにしてレジスタ・制御回路７内のシフトレジスタに
データを転送し、そのデータをシリアルクロックＳＣに
同期させて送信する。A shift register and serial communication control circuit 7 (hereinafter referred to as "register/control circuit 7") performs transmission and reception of serial communications. For reception, serial data S
After completing the reception of D, turn on switch 8 and read the EEPROM.
Rewrite the contents of cell 9. In the case of transmission, the switch 8 is turned on to transfer data to the shift register in the register/control circuit 7, and the data is transmitted in synchronization with the serial clock SC.
【００１２】ＥＥＰＲＯＭセル９は、バッファ１１を通
じて遅延回路３に接続されており、図２の可変電流源５
へ遅延量データＤｔを与えている。また、ＥＥＰＲＯＭ
セル１２は、一度スイッチ８をオンに設定するとそれ以
後のシリアル通信を受け付けなくするためのものである
。以上のようにこの実施例によれば、小規模な回路で任
意の信号遅延時間を設定することが可能であり、デジタ
ルＩＣ製造段階での信号遅延時間の調整や、デジタルＩ
Ｃのユーザ側での自由な信号遅延時間の調整や設定が可
能となる。EEPROM cell 9 is connected to delay circuit 3 through buffer 11, and variable current source 5 of FIG.
The delay amount data Dt is given to the. Also, EEPROM
The cell 12 is used to prevent serial communication from being accepted once the switch 8 is turned on. As described above, according to this embodiment, it is possible to set an arbitrary signal delay time with a small-scale circuit, and it is possible to adjust the signal delay time at the digital IC manufacturing stage, and to adjust the signal delay time at the digital IC manufacturing stage.
This allows the user of C to freely adjust and set the signal delay time.
【００１３】なお、遅延量記憶部２のＥＥＰＲＯＭセル
９，１２を他の不揮発性メモリセルにおきかえたり、レ
ジスタ・制御回路７内のシフトレジスタの入力側から一
番遠いレジスタ出力を端子として出すことにより、シリ
アル通信のカスケード接続することもできる。また、シ
リアル通信を行わない場合すなわちシリアル通信回路１
を使用しない場合で、単にパラレルデータを遅延量記憶
部２のＥＥＰＲＯＭに接続できるときは、そのようにか
えることもできる。Note that it is possible to replace the EEPROM cells 9 and 12 of the delay amount storage section 2 with other nonvolatile memory cells, or to output the register output furthest from the input side of the shift register in the register/control circuit 7 as a terminal. This allows cascade connection for serial communication. In addition, when serial communication is not performed, that is, serial communication circuit 1
If parallel data can simply be connected to the EEPROM of the delay amount storage section 2 without using the EEPROM, such a change can be made.
【００１４】〔第２の実施例〕上記第１の実施例では、
シリアル通信回路１として、シリアル通信の開始および
終了の判定や送信および受信の指定ができる回路を用い
ている。これは、従来のシリアル通信回路では、シリア
ルクロックやシリアルデータが不定な場合に、誤ってシ
リアルデータが受信され、遅延量記憶部２のデータが破
壊される可能性があるためである。[Second Embodiment] In the above first embodiment,
As the serial communication circuit 1, a circuit that can determine the start and end of serial communication and specify transmission and reception is used. This is because in the conventional serial communication circuit, when the serial clock and serial data are unstable, the serial data may be received in error and the data in the delay amount storage section 2 may be destroyed.
【００１５】以下、この発明の第２の実施例として、第
１の実施例において使用するシリアル通信回路について
説明する。図４はシリアル通信回路のブロック図である
。このシリアル通信回路は、シリアルクロックＳＣとシ
リアルデータＳＤのパターンをパターン判定部１３で認
識し、認識されたパターンの反復回数を反復パターン計
数部１４にて計数する。この計数した反復回数を計数判
定部１６において、ある一定数と比較判定する。そして
その結果とパターン判定部１３からの情報とシフトレジ
スタ１８からの情報とを受けてゲートコントロール部１
９では、シフトレジスタ１８に加えられるクロック信号
を制御するゲート２０のコントロール信号ｉや、シフト
レジスタ１８の出力のシリアルデータへ出力制御を行う
ゲート２１のコントロール信号を発生する。A serial communication circuit used in the first embodiment will be described below as a second embodiment of the present invention. FIG. 4 is a block diagram of the serial communication circuit. In this serial communication circuit, a pattern determination unit 13 recognizes the pattern of the serial clock SC and serial data SD, and a repeated pattern counting unit 14 counts the number of repetitions of the recognized pattern. The counted number of repetitions is compared with a certain constant number in a counting determination section 16. Then, upon receiving the result, information from the pattern determination section 13, and information from the shift register 18, the gate control section 1
At 9, a control signal i for the gate 20 that controls the clock signal applied to the shift register 18 and a control signal for the gate 21 that controls the output of the serial data output from the shift register 18 are generated.
【００１６】図５はパターン判定部１３の構成例である
。シリアルデータＳＤはシリアルクロックＳＣに同期し
て、シフトレジスタ２２およびシフトレジスタ２３に格
納される。シフトレジスタ２２は、シリアルクロックＳ
Ｃの立ち上がりでラッチされ、シフトレジスタ２３は、
シリアルクロックＳＣの立ち下がりでラッチされる。な
お、ａ１ はシフトレジスタ２２の初段のレジスタ出力
、ｂ１ はシフトレジスタ２２の次段のレジスタ出力、
ａ２ はシフトレジスタ２３の初段のレジスタ出力、ｂ
２ はシフトレジスタ２３の次段のレジスタ出力である
。FIG. 5 shows an example of the configuration of the pattern determination section 13. Serial data SD is stored in shift register 22 and shift register 23 in synchronization with serial clock SC. The shift register 22 has a serial clock S.
It is latched at the rising edge of C, and the shift register 23 is
It is latched at the falling edge of the serial clock SC. Note that a1 is the register output of the first stage of the shift register 22, b1 is the register output of the next stage of the shift register 22,
a2 is the register output of the first stage of the shift register 23, b
2 is the register output of the next stage of the shift register 23.
【００１７】シフトレジスタ２２の初段のレジスタ出力
ａ１ とシフトレジスタ２３の初段のレジスタ出力ａ２
とが異なり、かつ、レジスタ出力ａ１ が“１”のと
きに、ワンショットパルストリガｄ１ は“１”になる
。同様に、シフトレジスタ２２の初段のレジスタ出力ａ
１とシフトレジスタ２３の初段のレジスタ出力ａ２ と
が異なり、かつ、レジスタ出力ａ２ が“１”のときに
、ワンショットパルストリガｄ２ は“１”になる。Register output a1 of the first stage of the shift register 22 and register output a2 of the first stage of the shift register 23
, and when the register output a1 is "1", the one-shot pulse trigger d1 becomes "1". Similarly, the register output a of the first stage of the shift register 22
1 is different from the register output a2 of the first stage of the shift register 23, and when the register output a2 is "1", the one-shot pulse trigger d2 becomes "1".
【００１８】また、シフトレジスタ２２の初段のレジス
タ出力ａ１ と次段のレジスタ出力ｂ１ とが異なると
きは、計数クリア信号ｃ１ が“１”となる。同様に、
シフトレジスタ２３の初段のレジスタ出力ａ２ と次段
のレジスタ出力ｂ２ とが異なるときは、計数クリア信
号ｃ２ が“１”となる。図６は反復パターン計数部１
４のアナログ回路による構成例である。Further, when the register output a1 of the first stage of the shift register 22 and the register output b1 of the next stage are different, the count clear signal c1 becomes "1". Similarly,
When the register output a2 of the first stage of the shift register 23 and the register output b2 of the next stage are different, the count clear signal c2 becomes "1". Figure 6 shows the repetitive pattern counting section 1.
This is an example of a configuration using No. 4 analog circuits.
【００１９】アナログスイッチ３２は計数クリア信号ｃ
１ （ｃ２）によりコントロールされる。計数クリア信
号ｃ１ （ｃ２ ）が“１”のときにアナログスイッチ
３２がオンし、瞬時にコンデンサ３３の電荷を放出する
。また、ワンショットパルス発生回路３４にはワンショ
ットパルストリガｄ１ （ｄ２ ）が接続されている。
ワンショットパルストリガｄ１ （ｄ２ ）が“１”に
なると、ワンショットパルスを発生し、スイッチ３５が
オンし、オペアンプ３６とコンデンサ３３とバイアス電
源３７とから構成される積分器に電荷をチャージし、オ
ペアンプ３６の出力電圧が大きくなる。ワンショットパ
ルスを発生する条件になるようにシリアルクロックＳＣ
およびシリアルデータＳＤが入力されている間は、オペ
アンプ３６の出力電圧は増大し、図５のシフトレジスタ
２２の初段のレジスタ出力ａ１ と次段のレジスタ出力
ｂ１ とが異なるようなシリアルデータＳＤの入力があ
った場合、オペアンプ３６の出力電圧は初期値にもどる
。The analog switch 32 receives the count clear signal c.
1 (c2). When the count clear signal c1 (c2) is "1", the analog switch 32 is turned on and the charge in the capacitor 33 is instantly discharged. Further, a one-shot pulse trigger d1 (d2) is connected to the one-shot pulse generation circuit 34. When the one-shot pulse trigger d1 (d2) becomes "1", a one-shot pulse is generated, the switch 35 is turned on, and the integrator consisting of the operational amplifier 36, the capacitor 33, and the bias power supply 37 is charged. The output voltage of the operational amplifier 36 increases. serial clock SC to meet the conditions for generating one-shot pulses.
The output voltage of the operational amplifier 36 increases while the serial data SD is input, and the serial data SD is input such that the register output a1 of the first stage of the shift register 22 in FIG. 5 and the register output b1 of the next stage are different. If there is, the output voltage of the operational amplifier 36 returns to its initial value.
【００２０】オペアンプ３６の出力はコンパレータ３７
に入力され、オペアンプ３６の出力が一定電圧以上にな
るとコンパレータ３７の出力である判定信号ｇが“１”
になる。すなわち、シリアルデータＳＤおよびシリアル
クロックＳＣのパターンの反復回数が一定回数以上入力
されることにより、コンパレータ３７の出力である判定
信号ｇが“１”になる。また、シリアルデータＳＤおよ
びシリアルクロックＳＣのパターンの反復回数が一定回
数以上連続して入力されない場合、コンパレータ３７の
出力である判定信号ｇは“０”になる。The output of the operational amplifier 36 is connected to the comparator 37.
When the output of the operational amplifier 36 exceeds a certain voltage, the judgment signal g, which is the output of the comparator 37, becomes "1".
become. That is, when the number of repetitions of the pattern of the serial data SD and the serial clock SC is inputted a certain number of times or more, the determination signal g, which is the output of the comparator 37, becomes "1". Further, if the number of repetitions of the serial data SD and serial clock SC patterns is not input continuously for a certain number of times or more, the determination signal g, which is the output of the comparator 37, becomes "0".
【００２１】図７はゲートコントロール部１９内にある
ゲート２０のコントロール信号ｉの生成回路の構成例で
ある。反復パターン計数部１４のコンパレータ３７から
の判定信号ｇが“０”であるときは、Ｄフリップフロッ
プ３９はリセットされ、その出力であるコントロール信
号ｉは“０”になる。FIG. 7 shows an example of the configuration of a circuit for generating the control signal i for the gate 20 in the gate control section 19. When the determination signal g from the comparator 37 of the repetitive pattern counting section 14 is "0", the D flip-flop 39 is reset and the control signal i that is its output becomes "0".
【００２２】シリアルデータＳＤおよびシリアルクロッ
クＳＣのパターンの反復回数が一定回数以上になれば、
判定信号ｇが“１”となり、Ｄフリップフロップ３９の
リセットが解除される。その後、図５のシフトレジスタ
２２の初段のレジスタ出力ａ１ とシフトレジスタ２３
の初段のレジスタ出力ａ２ とがともに“１”のとき、
スタート信号ｅが“１”となり、Ｄフリップフロップ３
９の出力であるコントロール信号ｉは“１”になる。こ
のコントロール信号ｉは図４のゲート２０に入力され、
コントロール信号ｉが“１”の間、シフトレジスタ１８
にデータが格納されていく。[0022] When the number of repetitions of the serial data SD and serial clock SC patterns exceeds a certain number of times,
The determination signal g becomes "1" and the reset of the D flip-flop 39 is released. After that, the register output a1 of the first stage of the shift register 22 and the shift register 23 in FIG.
When the register output a2 of the first stage of is both “1”,
The start signal e becomes “1” and the D flip-flop 3
The control signal i, which is the output of 9, becomes "1". This control signal i is input to the gate 20 in FIG.
While the control signal i is “1”, the shift register 18
Data is stored in.
【００２３】信号ｆは、図５に示すようにシフトレジス
タ２３の初段のレジスタ出力ａ２ であり、シリアルク
ロックＳＣの立ち下がりでシリアルデータＳＤが“１”
のときに“１”になる。このシリアル通信では、シリア
ル通信開始後、通常シリアルクロックＳＣの立ち下がり
でシリアルデータＳＤが“０”であり、信号ｆは“０”
であるが、信号ｆが“１”になることにより、シリアル
データＳＤの１語分の受信が終わったことを示す。As shown in FIG. 5, the signal f is the register output a2 of the first stage of the shift register 23, and the serial data SD becomes "1" at the falling edge of the serial clock SC.
It becomes “1” when . In this serial communication, after the serial communication starts, the serial data SD is usually "0" at the falling edge of the serial clock SC, and the signal f is "0".
However, when the signal f becomes "1", it indicates that the reception of one word of the serial data SD is completed.
【００２４】また、信号ｈは、図４のシフトレジスタ１
８のレジスタ出力の１つである。信号ｆ，ｈおよびコン
トロール信号ｉが“１”に設定された場合、Ｄフリップ
フロップ３９はリセットされ、シリアル通信を初期化す
ることができる。これは、受信の場合にのみ有効であり
、送信の場合にも初期化する必要がある場合は、シリア
ルクロックＳＣをカウントする回路を設けて、シリアル
送信開始後、シリアルクロックＳＣが一定数入力後にＤ
フリップフロップ３９をリセットするようにすればよい
。Further, the signal h is transmitted to the shift register 1 in FIG.
This is one of the 8 register outputs. When signals f, h and control signal i are set to "1", D flip-flop 39 is reset and serial communication can be initialized. This is valid only for reception, and if it is necessary to initialize it for transmission as well, provide a circuit that counts the serial clock SC, and after serial transmission starts and a certain number of serial clocks SC have been input, D
What is necessary is to reset the flip-flop 39.
【００２５】この第２の実施例では受信の場合を主に説
明したが、シリアルデータＳＤとシリアルクロックＳＣ
の反復するパターンを変えるだけでシリアル送信の開始
を行うことができる。In this second embodiment, the reception case has been mainly explained, but the serial data SD and the serial clock SC
Serial transmission can be started simply by changing the repeating pattern.
【００２６】[0026]
【発明の効果】請求項１記載のデジタルＩＣは、信号遅
延時間調整回路を内蔵したことにより、任意の信号遅延
時間を容易に設定することが可能であり、デジタルＩＣ
製造段階での信号遅延時間の調整や、デジタルＩＣのユ
ーザ側での自由な信号遅延時間の調整や設定が可能とな
る。Effects of the Invention The digital IC according to claim 1 has a built-in signal delay time adjustment circuit, so that it is possible to easily set an arbitrary signal delay time.
It becomes possible to adjust the signal delay time at the manufacturing stage and to freely adjust and set the signal delay time on the user side of the digital IC.
【００２７】また、請求項２記載のシリアル通信回路を
使用することにより、データの受信または送信の開始を
指定でき、誤った受信によるデジタルＩＣ内部のデータ
破壊を防ぐことができる。Furthermore, by using the serial communication circuit according to the second aspect of the present invention, it is possible to specify the start of data reception or transmission, and it is possible to prevent data destruction inside the digital IC due to erroneous reception.
【図１】この発明の第１の実施例におけるデジタルＩＣ
の信号遅延時間調整回路のブロック図である。FIG. 1: Digital IC in a first embodiment of the present invention
FIG. 2 is a block diagram of a signal delay time adjustment circuit of FIG.
【図２】同実施例における遅延回路の構成図である。FIG. 2 is a configuration diagram of a delay circuit in the same embodiment.
【図３】同実施例におけるシリアル通信回路および遅延
量記憶部のブロック図である。FIG. 3 is a block diagram of a serial communication circuit and a delay amount storage unit in the same embodiment.
【図４】この発明の第２の実施例のシリアル通信回路の
ブロック図である。FIG. 4 is a block diagram of a serial communication circuit according to a second embodiment of the invention.
【図５】同実施例におけるパターン判定部の構成図であ
る。FIG. 5 is a configuration diagram of a pattern determination section in the same embodiment.
【図６】同実施例における反復パターン計数部の構成図
である。FIG. 6 is a configuration diagram of a repetitive pattern counting section in the same embodiment.
【図７】同実施例におけるゲートコントロール部の部分
回路図である。FIG. 7 is a partial circuit diagram of a gate control section in the same embodiment.
１ シリアル通信回路 ２ 遅延量記憶部 ３ 遅延回路 1 Serial communication circuit 2 Delay amount storage section 3 Delay circuit
Claims (2)
またはパラレルデータを記憶する遅延量記憶部と、この
遅延量記憶部で記憶したデータにより信号伝搬遅延量を
設定する遅延回路とからなる信号遅延時間調整回路を内
蔵したことを特徴とするデジタルＩＣ。1. Signal delay time adjustment comprising a delay amount storage section that stores data or parallel data transferred by serial communication, and a delay circuit that sets the signal propagation delay amount based on the data stored in the delay amount storage section. A digital IC characterized by having a built-in circuit.
リアルデータのパターンの反復回数を計数し、前記反復
回数が一定回数以上になった後にデータの受信または送
信を開始する請求項１記載のデジタルＩＣに使用するシ
リアル通信回路。2. Used in the digital IC according to claim 1, wherein the number of repetitions of the input serial clock and serial data pattern is counted, and data reception or transmission is started after the number of repetitions reaches a certain number or more. serial communication circuit.
Priority Applications (1)
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|---|---|---|---|
| JP3095050A JPH04324563A (en) | 1991-04-25 | 1991-04-25 | Digital ic and serial communication circuit used for the same |
Applications Claiming Priority (1)
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| JP3095050A JPH04324563A (en) | 1991-04-25 | 1991-04-25 | Digital ic and serial communication circuit used for the same |
Publications (1)
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|---|---|
| JP (1) | JPH04324563A (en) |
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|---|---|---|---|---|
| JP2014017834A (en) * | 2013-08-26 | 2014-01-30 | Sony Corp | Solid-state imaging device and electronic equipment |
| US8854517B2 (en) | 2009-03-24 | 2014-10-07 | Sony Corporation | Solid-state imaging device with stacked sensor and processing chips |
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1991
- 1991-04-25 JP JP3095050A patent/JPH04324563A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8854517B2 (en) | 2009-03-24 | 2014-10-07 | Sony Corporation | Solid-state imaging device with stacked sensor and processing chips |
| JP2014017834A (en) * | 2013-08-26 | 2014-01-30 | Sony Corp | Solid-state imaging device and electronic equipment |
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