JPH04321321A - Output circuit - Google Patents
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- JPH04321321A JPH04321321A JP3115561A JP11556191A JPH04321321A JP H04321321 A JPH04321321 A JP H04321321A JP 3115561 A JP3115561 A JP 3115561A JP 11556191 A JP11556191 A JP 11556191A JP H04321321 A JPH04321321 A JP H04321321A
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明は相補型MOS集積回路に
関し、特に、出力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to complementary MOS integrated circuits, and more particularly to output circuits.
【0002】0002
【従来の技術】従来の出力回路を図3に示す。従来の出
力回路は入力信号30をPチャネルMOSトランジスタ
31とNチャネルMOSトランジスタ32を直列に接続
したCMOSインバータ33に入力し、このインバータ
33の出力に出力端子34を接続するという構成になっ
ていた。PチャネルMOSトランジスタ31とNチャネ
ルMOSトランジスタ32は、要求されているハイレベ
ル出力電流とロウレベル出力電流を満足できるようにそ
れぞれのチャネル幅を十分大きく設定されている。2. Description of the Related Art A conventional output circuit is shown in FIG. The conventional output circuit has a configuration in which an input signal 30 is input to a CMOS inverter 33 in which a P-channel MOS transistor 31 and an N-channel MOS transistor 32 are connected in series, and an output terminal 34 is connected to the output of this inverter 33. . P-channel MOS transistor 31 and N-channel MOS transistor 32 have their respective channel widths set sufficiently large to satisfy the required high-level output current and low-level output current.
【0003】0003
【発明が解決しようとする課題】上述した従来の出力回
路は、要求された電流駆動能力を満足できるようにCM
OSインバータ33を構成するPチャネルMOSトラン
ジスタ31とNチャネルMOSトランジスタ32のチャ
ネル幅を十分大きく設定されているので、出力信号は急
激に立ち上がりまた立ち下がる。その結果、出力信号の
変化開始時に大電流が流れ、出力信号の波形にアンダー
シュートやオーバーシュートが生じ、かかる出力信号の
供給される論理回路に誤動作の要因を与えるという欠点
があった。[Problems to be Solved by the Invention] The conventional output circuit described above has a CM
Since the channel widths of the P-channel MOS transistor 31 and the N-channel MOS transistor 32 constituting the OS inverter 33 are set to be sufficiently large, the output signal rises and falls rapidly. As a result, a large current flows when the output signal starts to change, causing undershoots and overshoots in the waveform of the output signal, causing malfunctions in logic circuits to which such output signals are supplied.
【0004】0004
【課題を解決するための手段】本発明の要旨は、第1電
源と第2電源との間に接続された出力インバータを有す
る出力回路において、上記出力インバータはPチャンネ
ル型第1負荷トランジスタと、Pチャンネル型第1スイ
ッチングトランジスタと、Nチャンネル型第2スイッチ
ングトランジスタと、Nチャンネル型第2負荷トランジ
スタとを直列接続して構成され、入力信号は上記第1,
第2スイッチングトランジスタのゲートに供給され、入
力信号の供給される遅延回路は遅延入力信号を第1電源
と第2電源との間に直列接続されたPチャンネル型第3
スイッチングトランジスタとNチャンネル型第4スイッ
チングトランジスタとのゲートに供給し、上記第1,第
2スイッチングトランジスタの共通ドレインは上記第3
,第4スイッチングトランジスタの共通ドレインに接続
され出力ノードとして機能することである。SUMMARY OF THE INVENTION The present invention provides an output circuit having an output inverter connected between a first power source and a second power source, wherein the output inverter includes a P-channel type first load transistor; It is constructed by connecting a P-channel type first switching transistor, an N-channel type second switching transistor, and an N-channel type second load transistor in series, and the input signal is the first switching transistor, the second N-channel type switching transistor, and the second N-channel type load transistor.
The delay circuit, which is supplied to the gate of the second switching transistor and is supplied with the input signal, transmits the delayed input signal to a P-channel type third transistor connected in series between the first power supply and the second power supply.
The common drain of the first and second switching transistors is supplied to the gates of the switching transistor and the N-channel type fourth switching transistor, and the common drain of the first and second switching transistors is supplied to the third switching transistor.
, and function as an output node.
【0005】[0005]
【発明の作用】入力信号が変化すると、出力インバータ
は出力ノードを電源レベルより第1,第2負荷トランジ
スタのスレッショルド分だけ少ない電圧レベルに一旦移
行させ、その後、遅延入力信号により第3,第4スイッ
チングトランジスタが最終電圧レベルに出力ノードを移
行させる。When the input signal changes, the output inverter temporarily shifts the output node to a voltage level that is lower than the power supply level by the thresholds of the first and second load transistors. A switching transistor transitions the output node to the final voltage level.
【0006】[0006]
【実施例】次に本発明の実施例について図面を参照して
説明する。図1は本発明の第1実施例を示す等価回路図
である。1が入力信号であり、この入力信号1はディレ
イ回路2で同相の遅延入力信号となる。2つの電源VC
CとGND間に第1のPチャネルMOSトランジスタ3
と、第2のPチャネルMOSトランジスタ4と、第1の
NチャネルMOSトランジスタ5と、第2のNチャネル
MOSトランジスタ6とが直列に接続されており、第1
のPチャネルMOSトランジスタ3と第2のNチャネル
MOSトランジスタ6はそれぞれゲートとドレインを接
続してある。入力信号1は第2のPチャネルMOSトラ
ンジスタ4と第1のNチャネルMOSトランジスタ5の
ゲートに入力する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is an equivalent circuit diagram showing a first embodiment of the present invention. 1 is an input signal, and this input signal 1 becomes an in-phase delayed input signal in a delay circuit 2. 2 power supply VCs
The first P-channel MOS transistor 3 is connected between C and GND.
, a second P-channel MOS transistor 4, a first N-channel MOS transistor 5, and a second N-channel MOS transistor 6 are connected in series.
The P-channel MOS transistor 3 and the second N-channel MOS transistor 6 have their gates and drains connected, respectively. Input signal 1 is input to the gates of second P-channel MOS transistor 4 and first N-channel MOS transistor 5.
【0007】電源VCCとGND間には、さらに、第3
のPチャネルMOSトランジスタ7とNチャネルMOS
トランジスタ8を直列に接続して構成するインバータ1
5が接続されており、これらMOSトランジスタ7,8
のゲートには前記ディレイ回路2の出力、すなわち遅延
入力信号が供給される。このインバータ15の出力は第
2のPチャネルMOSトランジスタ4と第1のNチャネ
ルMOSトランジスタ5の接続点に接続されており、さ
らに、その接続点に出力端子9が接続されている。[0007] Furthermore, there is a third
P-channel MOS transistor 7 and N-channel MOS
Inverter 1 configured by connecting transistors 8 in series
5 are connected, and these MOS transistors 7, 8
The output of the delay circuit 2, that is, the delayed input signal, is supplied to the gate of the delay circuit 2. The output of this inverter 15 is connected to the connection point between the second P-channel MOS transistor 4 and the first N-channel MOS transistor 5, and the output terminal 9 is further connected to the connection point.
【0008】ここで、ディレイ回路2は、入力信号1の
変化が第2のPチャネルMOSトランジスタ4と第1の
NチャネルMOSトランジスタ5を動作させた直後に遅
延入力信号を変化させるようにディレイ値を設定する。Here, the delay circuit 2 sets a delay value so that the delayed input signal changes immediately after a change in the input signal 1 operates the second P-channel MOS transistor 4 and the first N-channel MOS transistor 5. Set.
【0009】まず入力信号1が高レベルから低レベルに
変化する場合を考えてみると、第2のPチャネルトラン
ジスタ4がオンし、第1のNチャネルMOSトランジス
タ5はオフする。First, consider the case where the input signal 1 changes from high level to low level, the second P channel transistor 4 is turned on and the first N channel MOS transistor 5 is turned off.
【0010】このとき第2のPチャネルMOSトランジ
スタ4と第1のNチャネルMOSトランジスタ5の接続
点の電位を第3のPチャネルMOSトランジスタ7、N
チャネルMOSトランジスタ8の接続点と切り離して考
えてみると、第1のPチャネルMOSトランジスタ3は
ゲートとドレインが接続されているため、第2のPチャ
ネルMOSトランジスタ4のソース電位は電源VCCか
ら第1のPチャネルトランジスタ3のスレッシュホール
ド電位分下がった電位となる。したがって、第2のPチ
ャネルMOSトランジスタ4と第1のNチャネルMOS
トランジスタ5の接続点の電位は電源VCCから第1の
PチャネルMOSトランジスタ3のスレッシュホールド
電位分下がった電位となる。At this time, the potential at the connection point between the second P-channel MOS transistor 4 and the first N-channel MOS transistor 5 is changed to the potential at the connection point between the second P-channel MOS transistor 4 and the first N-channel MOS transistor 5.
When considered separately from the connection point of the channel MOS transistor 8, since the gate and drain of the first P-channel MOS transistor 3 are connected, the source potential of the second P-channel MOS transistor 4 is the same as the power supply VCC. The potential is lowered by the threshold potential of the P-channel transistor 3 of No. 1. Therefore, the second P-channel MOS transistor 4 and the first N-channel MOS
The potential at the connection point of transistor 5 is a potential lower than the power supply VCC by the threshold potential of first P-channel MOS transistor 3.
【0011】この直後に、ディレイ回路2は遅延入力信
号を高レベルから低レベルに変化させ、第3のPチャネ
ルMOSトランジスタ7がオンするので、出力端子9は
電源VCCの電位まで上がる。Immediately after this, the delay circuit 2 changes the delayed input signal from a high level to a low level, and the third P-channel MOS transistor 7 is turned on, so that the output terminal 9 rises to the potential of the power supply VCC.
【0012】また入力信号1が低レベルから高レベルに
変化する場合も同様であり、出力端子9は高レベルから
低レベルに変化するが、詳細説明は簡略のため省略する
。すなわち常にインバータとして動作する。次に、第1
実施例の利点を説明する。PチャネルMOSトランジス
タ3,4、NチャネルMOSトランジスタ5,6のチャ
ネル幅は出力端子9に要求される立ち上がり、立ち下が
り時間を満足する範囲内で最小に設定されており、入力
信号1が変化した後、PチャネルMOSトランジスタ4
、NチャネルMOSトランジスタ5がオンしても、Pチ
ャネルMOSトランジスタ3、NチャネルMOSトラン
ジスタ6により出力端子9は電源電位VCCまたはGN
Dまで達しない。このことは、オーバーシュート、アン
ダーシュートが生じても電源電位に対する電位のオーバ
ーシュート、アンダーシュートが小さくなることを意味
する。PチャネルMOSトランジスタ7、NチャネルM
OSトランジスタ8を第2のPチャネルMOSトランジ
スタ4、第1のNチャネルMOSトランジスタ5が動作
した後に動作するようディレイ回路2のディレイ値を設
定してあるので、出力端子9は最終的に電源電位VCC
またはGNDにまで達する。The same applies when the input signal 1 changes from a low level to a high level, and the output terminal 9 changes from a high level to a low level, but a detailed explanation will be omitted for the sake of brevity. In other words, it always operates as an inverter. Next, the first
The advantages of the embodiment will be explained. The channel widths of P-channel MOS transistors 3 and 4 and N-channel MOS transistors 5 and 6 are set to the minimum within a range that satisfies the rise and fall times required for output terminal 9, and when input signal 1 changes. After that, P channel MOS transistor 4
, even if the N-channel MOS transistor 5 is turned on, the output terminal 9 is kept at the power supply potential VCC or GN by the P-channel MOS transistor 3 and the N-channel MOS transistor 6.
It doesn't reach D. This means that even if overshoot or undershoot occurs, the overshoot or undershoot of the potential relative to the power supply potential becomes smaller. P channel MOS transistor 7, N channel M
Since the delay value of the delay circuit 2 is set so that the OS transistor 8 operates after the second P-channel MOS transistor 4 and the first N-channel MOS transistor 5 operate, the output terminal 9 is finally connected to the power supply potential. VCC
Or reach GND.
【0013】また、PチャネルMOSトランジスタ3,
4、NチャネルMOSトランジスタ5,6のチャネル幅
が小さすぎ出力端子9に要求された出力電流を満足でき
ない場合でも、前述のように動作とするようディレイ回
路2のディレイ値を設定した上で第3のPチャネルMO
Sトランジスタ7と第3NチャネルMOSトランジスタ
8のチャネル幅を設定しておけば、最終的には要求され
た出力電流値を満足できる。Furthermore, P channel MOS transistors 3,
4. Even if the channel widths of the N-channel MOS transistors 5 and 6 are too small to satisfy the output current required for the output terminal 9, the delay value of the delay circuit 2 is set so that the operation is performed as described above. 3 P channel MO
By setting the channel widths of the S transistor 7 and the third N-channel MOS transistor 8, the required output current value can be finally satisfied.
【0014】図4は回路シミュレーション(SPICE
)により、従来例の出力回路と本発明の実施例にかかる
出力回路の出力波形を描かせたものである。FIG. 4 shows circuit simulation (SPICE
) depicts the output waveforms of the conventional output circuit and the output circuit according to the embodiment of the present invention.
【0015】図4からも明らかな通り、実施例の出力波
形では、オーバーシュートとアンダーシュートが従来例
に比べ、約50%減少している。As is clear from FIG. 4, in the output waveform of the embodiment, overshoot and undershoot are reduced by about 50% compared to the conventional example.
【0016】図2は本発明の第2実施例の等価回路図で
ある。第1実施例と同様に2つの電源VCCとGND間
にPチャネルMOSトランジスタ3,4、NチャネルM
OSトランジスタ5,6を直列に接続し、PチャネルM
OSトランジスタ3、NチャネルMOSトランジスタ6
はそれぞれゲートとドレインを接続する。PチャネルM
OSトランジスタ4とNチャネルMOSトランジスタ5
との接続点はPチャネルMOSトランジスタ7とNチャ
ネルMOSトランジスタ8を直列に接続して構成するイ
ンバータ15の出力と接続し、さらに出力端子9とも接
続する。FIG. 2 is an equivalent circuit diagram of a second embodiment of the present invention. Similar to the first embodiment, P channel MOS transistors 3 and 4 and N channel M are connected between the two power supplies VCC and GND.
OS transistors 5 and 6 are connected in series, and P channel M
OS transistor 3, N channel MOS transistor 6
connect the gate and drain respectively. P channel M
OS transistor 4 and N channel MOS transistor 5
The connection point between the two terminals is connected to the output of an inverter 15 formed by connecting a P-channel MOS transistor 7 and an N-channel MOS transistor 8 in series, and is also connected to an output terminal 9.
【0017】入力信号1をインバータ10を介して反転
した信号と、制御信号11をインバータ12を介して反
転した信号を入力とするナンド回路13の出力をディレ
イ回路2とPチャネルMOSトランジスタ3のゲートに
入力する。The output of the NAND circuit 13, which receives as input a signal obtained by inverting the input signal 1 via the inverter 10 and a signal obtained by inverting the control signal 11 via the inverter 12, is applied to the delay circuit 2 and the gate of the P-channel MOS transistor 3. Enter.
【0018】またインバータ10の出力と制御信号11
を入力とするノア回路14の出力をディレイ回路15と
NチャネルMOSトランジスタ5のゲートに入力する。Furthermore, the output of the inverter 10 and the control signal 11
The output of the NOR circuit 14 which receives as input is input to the delay circuit 15 and the gate of the N-channel MOS transistor 5.
【0019】制御信号11が低レベルの時第1実施例と
同様の動作となる。制御信号11が高レベルの時は、ナ
ンド回路13の出力は高レベル、ノア回路14の出力は
低レベル、ディレイ回路2の出力は高レベル、ディレイ
回路15の出力は低レベルとなり、PチャネルMOSト
ランジスタ4,7、NチャネルMOSトランジスタ5,
8はすべてオフとなり、出力端子9をハイインピーダン
ス状態にすることができる。第2実施例もPチャネルM
OSトランジスタ4またはNチャネルMOSトランジス
タ5で、一旦、電源電位VCCまたはGNDよりスレッ
ショルド電位分低い(または高い)電位に変化させ、そ
の後、PチャネルMOSトランジスタ7またはNチャネ
ルMOSトランジスタ8で最終的に目標値に変化させる
ので、オーバーシュートやアンダーシュートは発生しな
いという利点を有する。When the control signal 11 is at a low level, the operation is similar to that of the first embodiment. When the control signal 11 is at a high level, the output of the NAND circuit 13 is at a high level, the output of the NOR circuit 14 is at a low level, the output of the delay circuit 2 is at a high level, and the output of the delay circuit 15 is at a low level. transistors 4, 7, N-channel MOS transistor 5,
8 are all turned off, and the output terminal 9 can be placed in a high impedance state. The second embodiment also has P channel M.
The OS transistor 4 or the N-channel MOS transistor 5 first changes the potential to a threshold potential lower (or higher) than the power supply potential VCC or GND, and then the P-channel MOS transistor 7 or the N-channel MOS transistor 8 finally changes the potential to the target value. Since the value is changed, there is an advantage that overshoot or undershoot does not occur.
【0020】[0020]
【発明の効果】以上説明してきたように、本発明はオー
バーシュートアンダーシュートを抑え、その後の論理回
路の誤動作を防ぐことができるという効果がある。As described above, the present invention has the effect of suppressing overshoot and undershoot and preventing subsequent malfunction of the logic circuit.
【図1】本発明の第1実施例を示す等価回路図である。FIG. 1 is an equivalent circuit diagram showing a first embodiment of the present invention.
【図2】本発明の第2実施例の等価回路図である。FIG. 2 is an equivalent circuit diagram of a second embodiment of the present invention.
【図3】従来例の等価回路図である。FIG. 3 is an equivalent circuit diagram of a conventional example.
【図4】出力回路の出力波形をシミュレーションしたグ
ラフである。FIG. 4 is a graph simulating the output waveform of the output circuit.
1 入力信号
2,15 ディレイ回路
3 第1のPチャネルMOSトランジスタ4 第2
のPチャネルMOSトランジスタ5 第1のNチャネ
ルMOSトランジスタ6 第2のNチャネルMOSト
ランジスタ7 第3のPチャネルMOSトランジスタ
8 第3のNチャネルMOSトランジスタ9 出力
端子
10,12,15 インバータ
13 ナンド回路
14 ノア回路1 Input signal 2, 15 Delay circuit 3 First P-channel MOS transistor 4 Second
P-channel MOS transistor 5 First N-channel MOS transistor 6 Second N-channel MOS transistor 7 Third P-channel MOS transistor 8 Third N-channel MOS transistor 9 Output terminals 10, 12, 15 Inverter 13 NAND circuit 14 noah circuit
Claims (3)
た出力インバータを有する出力回路において、上記出力
インバータはPチャンネル型第1負荷トランジスタと、
Pチャンネル型第1スイッチングトランジスタと、Nチ
ャンネル型第2スイッチングトランジスタと、Nチャン
ネル型第2負荷トランジスタとを直列接続して構成され
、入力信号は上記第1,第2スイッチングトランジスタ
のゲートに供給され、入力信号の供給される遅延回路は
遅延入力信号を第1電源と第2電源との間に直列接続さ
れたPチャンネル型第3スイッチングトランジスタとN
チャンネル型第4スイッチングトランジスタとのゲート
に供給し、上記第1,第2スイッチングトランジスタの
共通ドレインは上記第3,第4スイッチングトランジス
タの共通ドレインに接続され出力ノードとして機能する
ことを特徴とする出力回路。1. An output circuit having an output inverter connected between a first power source and a second power source, wherein the output inverter includes a P-channel type first load transistor;
It is configured by connecting a P-channel type first switching transistor, an N-channel type second switching transistor, and an N-channel type second load transistor in series, and the input signal is supplied to the gates of the first and second switching transistors. , the delay circuit to which the input signal is supplied supplies the delayed input signal to a P-channel type third switching transistor connected in series between the first power source and the second power source;
An output that is supplied to a gate of a channel-type fourth switching transistor, and a common drain of the first and second switching transistors is connected to a common drain of the third and fourth switching transistors to function as an output node. circuit.
スイッチングトランジスタの切換を完了したとき遅延入
力信号を変化させる請求項1記載の出力回路。Claim 2: The delay circuit is configured such that the input signals are first and second.
2. The output circuit of claim 1, wherein the delayed input signal changes when the switching transistor completes switching.
路に供給され、論理回路は制御信号が活性レベルのとき
入力信号を遅延回路と第1,第2スイッチングトランジ
スタに供給し、制御信号が非活性レベルになると論理回
路は第1,第2,第3,第4スイッチングトランジスタ
をオフさせて高インピーダンス状態にする請求項1記載
の出力回路。3. The input signal is supplied to a logic circuit together with a control signal, and the logic circuit supplies the input signal to the delay circuit and the first and second switching transistors when the control signal is at an active level, and when the control signal is inactive. 2. The output circuit according to claim 1, wherein when the level is reached, the logic circuit turns off the first, second, third, and fourth switching transistors to put them in a high impedance state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3115561A JPH04321321A (en) | 1991-04-19 | 1991-04-19 | Output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3115561A JPH04321321A (en) | 1991-04-19 | 1991-04-19 | Output circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04321321A true JPH04321321A (en) | 1992-11-11 |
Family
ID=14665593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3115561A Pending JPH04321321A (en) | 1991-04-19 | 1991-04-19 | Output circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04321321A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6097223A (en) * | 1996-12-11 | 2000-08-01 | Micron Technology, Inc. | Drive-current modulated output driver |
-
1991
- 1991-04-19 JP JP3115561A patent/JPH04321321A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6097223A (en) * | 1996-12-11 | 2000-08-01 | Micron Technology, Inc. | Drive-current modulated output driver |
US6377089B1 (en) | 1996-12-11 | 2002-04-23 | Micron Technology, Inc. | Output driver |
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