JPH04320106A - クロック発生回路及びクロック分解方法 - Google Patents
クロック発生回路及びクロック分解方法Info
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- JPH04320106A JPH04320106A JP3113700A JP11370091A JPH04320106A JP H04320106 A JPH04320106 A JP H04320106A JP 3113700 A JP3113700 A JP 3113700A JP 11370091 A JP11370091 A JP 11370091A JP H04320106 A JPH04320106 A JP H04320106A
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- Japan
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- signal
- input
- output
- clock
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Links
- 238000000034 method Methods 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims abstract description 24
- 230000003111 delayed effect Effects 0.000 claims description 11
- 238000000354 decomposition reaction Methods 0.000 claims description 6
- 238000001378 electrochemiluminescence detection Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、クロック発生回路に
関するものであり、高速ＩＣを使用せずにクロック分解
能を上げるようにしたものである。
関するものであり、高速ＩＣを使用せずにクロック分解
能を上げるようにしたものである。
【０００２】
【従来の技術】所定のパルス幅のクロック信号を得るた
めに、クロック発生回路は広く使用されているが、この
クロック信号を得るためにはＩＣを使用したフリップフ
ロップ回路やＥＣＬが使用されている。
めに、クロック発生回路は広く使用されているが、この
クロック信号を得るためにはＩＣを使用したフリップフ
ロップ回路やＥＣＬが使用されている。
【０００３】ところで、生産されたＩＣの品質管理の完
全を期するためにバーンインテストが広く行なわれてい
る。バーンインテストは工場で生産したＩＣをダイナミ
ック・バーンイン装置により常温乃至２００℃に加熱し
、この状態で各種の信号を各ＩＣに与えて実際の稼動状
態と同じ環境を設定して、長時間にわたりこのような状
態を保持する。これがバーンイン処理であり、そしてこ
の後各ＩＣをバーンイン試験機によりプログラムボード
から各種信号を入力して良否を判定をしている。
全を期するためにバーンインテストが広く行なわれてい
る。バーンインテストは工場で生産したＩＣをダイナミ
ック・バーンイン装置により常温乃至２００℃に加熱し
、この状態で各種の信号を各ＩＣに与えて実際の稼動状
態と同じ環境を設定して、長時間にわたりこのような状
態を保持する。これがバーンイン処理であり、そしてこ
の後各ＩＣをバーンイン試験機によりプログラムボード
から各種信号を入力して良否を判定をしている。
【０００４】この各種信号をドライバーボードに入力し
てバーンインボードのＩＣに入力するためにプログラム
ボードにクロック信号を必要とするのであるが、最近の
検体ＩＣは速度が速いものとなっているので、これを試
験するためにはクロック信号も速いものが必要とされる
。
てバーンインボードのＩＣに入力するためにプログラム
ボードにクロック信号を必要とするのであるが、最近の
検体ＩＣは速度が速いものとなっているので、これを試
験するためにはクロック信号も速いものが必要とされる
。
【０００５】
【発明が解決しようとする課題】速いクロック信号を得
るためには、ＥＣＬを使用すれば可能であるが、ＥＣＬ
は大きさが大きく発熱量が多く、しかも２種類の電源を
必要とする等、使用しにくいものであり、またデザイン
上の制約も多い。
るためには、ＥＣＬを使用すれば可能であるが、ＥＣＬ
は大きさが大きく発熱量が多く、しかも２種類の電源を
必要とする等、使用しにくいものであり、またデザイン
上の制約も多い。
【０００６】すなわち、このような使用しにくいＥＣＬ
を使用せずに低速のＩＣを使用して速いクロック信号を
得ることができれば、非常に便利なものとなる。
を使用せずに低速のＩＣを使用して速いクロック信号を
得ることができれば、非常に便利なものとなる。
【０００７】
【課題を解決するための手段】そこで、この発明にかか
るクロック発生回路及びクロック分解方法は、同一のア
ドレス信号が複数のメモリーに同時に入力されるように
し、各メモリーからの出力がそれぞれの第１ラッチに入
力されるようにし、それぞれの第１ラッチには同時にラ
ッチ信号が入力されるようにして第１ラッチからの出力
は同時にそれぞれの第２ラッチに入力されるようにし、
また第１ラッチへの信号と同一の信号を、第２ラッチへ
はディレイデバイスを順次経るようにして一定時間ずつ
遅れてラッチ信号が入力されるようにし、各第２ラッチ
からの出力は順次一定時間ずつ遅れて出力されるように
し、各第２ラッチからの出力をＯＲ回路に入力し、ＯＲ
回路からの出力をクロック信号とするようにし、所定幅
のアドレス信号を各メモリー単位の信号に分割して出力
し、クロック信号とするようにしたものである。
るクロック発生回路及びクロック分解方法は、同一のア
ドレス信号が複数のメモリーに同時に入力されるように
し、各メモリーからの出力がそれぞれの第１ラッチに入
力されるようにし、それぞれの第１ラッチには同時にラ
ッチ信号が入力されるようにして第１ラッチからの出力
は同時にそれぞれの第２ラッチに入力されるようにし、
また第１ラッチへの信号と同一の信号を、第２ラッチへ
はディレイデバイスを順次経るようにして一定時間ずつ
遅れてラッチ信号が入力されるようにし、各第２ラッチ
からの出力は順次一定時間ずつ遅れて出力されるように
し、各第２ラッチからの出力をＯＲ回路に入力し、ＯＲ
回路からの出力をクロック信号とするようにし、所定幅
のアドレス信号を各メモリー単位の信号に分割して出力
し、クロック信号とするようにしたものである。
【０００８】
【作用】アドレス信号を複数のメモリーに同時に入力し
、アドレス信号に応じて各メモリーから０又は１の信号
をそれぞれの第１ラッチへ入力する。
、アドレス信号に応じて各メモリーから０又は１の信号
をそれぞれの第１ラッチへ入力する。
【０００９】そして、第１ラッチにはラッチ信号を同時
に入力して第１ラッチからの出力はそれぞれ同時に第２
ラッチに入力されるようにする。これにより第２ラッチ
まではそれぞれのメモリーに対応した信号が同時に入力
される。
に入力して第１ラッチからの出力はそれぞれ同時に第２
ラッチに入力されるようにする。これにより第２ラッチ
まではそれぞれのメモリーに対応した信号が同時に入力
される。
【００１０】第２ラッチにはラッチ信号がディレイデバ
イスを順次経て、一定時間ずつ遅れて入力されるように
する。すると、第１ラッチから第２ラッチへは同時に入
力されていても、第２ラッチへのラッチ信号は一定時間
ずつ遅れて入力されるので、各第２ラッチからの出力は
一定時間ずつ遅れて出力される。
イスを順次経て、一定時間ずつ遅れて入力されるように
する。すると、第１ラッチから第２ラッチへは同時に入
力されていても、第２ラッチへのラッチ信号は一定時間
ずつ遅れて入力されるので、各第２ラッチからの出力は
一定時間ずつ遅れて出力される。
【００１１】したがって、ＯＲ回路には各第２ラッチか
らの出力が一定時間ずつずれて入力されることになる。
らの出力が一定時間ずつずれて入力されることになる。
【００１２】すなわち、各メモリーから各第１ラッチへ
は同時に入力されるが、各第２ラッチからＯＲ回路へは
一定時間ずつ遅れて信号が入力されることになり、一定
時間のクロック信号が第２ラッチの数に相当する数に分
割した単位ごとのクロック信号となるのである。
は同時に入力されるが、各第２ラッチからＯＲ回路へは
一定時間ずつ遅れて信号が入力されることになり、一定
時間のクロック信号が第２ラッチの数に相当する数に分
割した単位ごとのクロック信号となるのである。
【００１３】
【実施例】次に、この発明にかかるクロック発生回路及
びクロック分解方法の一実施例を図面に基づいて述べる
。一定時間のクロック信号をその１／１０の時間単位に
分解する場合について説明する。
びクロック分解方法の一実施例を図面に基づいて述べる
。一定時間のクロック信号をその１／１０の時間単位に
分解する場合について説明する。
【００１４】１〜１０はメモリーであり、ＬＡ１〜ＬＡ
１０は第１ラッチ、ＬＡ１１〜ＬＡ２０は第２ラッチで
ある。メモリー１〜１０には同時にアドレス信号Ａが入
力され、各メモリー１〜１０のアドレス信号Ａに応じた
出力はそれぞれの対応する第１ラッチＬＡ１〜ＬＡ１０
に同時に入力されている。
１０は第１ラッチ、ＬＡ１１〜ＬＡ２０は第２ラッチで
ある。メモリー１〜１０には同時にアドレス信号Ａが入
力され、各メモリー１〜１０のアドレス信号Ａに応じた
出力はそれぞれの対応する第１ラッチＬＡ１〜ＬＡ１０
に同時に入力されている。
【００１５】また、各第１ラッチＬＡ１〜ＬＡ１０には
ラッチ信号Ｂが同時に入力され、各第１ラッチＬＡ１〜
ＬＡ１０の出力は同時にそれぞれ対応する第２ラッチＬ
Ａ１１〜ＬＡ２０に入力されている。
ラッチ信号Ｂが同時に入力され、各第１ラッチＬＡ１〜
ＬＡ１０の出力は同時にそれぞれ対応する第２ラッチＬ
Ａ１１〜ＬＡ２０に入力されている。
【００１６】一方ラッチ信号Ｂは第２ラッチＬＡ１１に
は直接入力され、次の第２ラッチＬＡ１２にはディレイ
デバイスＤ１を経た後に入力されている。そして、その
次の第２ラッチＬＡ１３にはディレイデバイスＤ１を経
た後のラッチ信号が更にディレイデバイスＤ２を経て入
力されている。
は直接入力され、次の第２ラッチＬＡ１２にはディレイ
デバイスＤ１を経た後に入力されている。そして、その
次の第２ラッチＬＡ１３にはディレイデバイスＤ１を経
た後のラッチ信号が更にディレイデバイスＤ２を経て入
力されている。
【００１７】このようにして、第２ラッチＬＡ２０はラ
ッチ信号ＢがディレイデバイスＤ１〜Ｄ９を経た後に入
力されている。そして、各第２ラッチＬＡ１１〜ＬＡ２
０の出力は、順次一定時間ずつ遅れてＯＲ回路Ｃに入力
されている。そして、ＯＲ回路Ｃからはクロック信号Ｅ
が検体ＩＣに入力されている。
ッチ信号ＢがディレイデバイスＤ１〜Ｄ９を経た後に入
力されている。そして、各第２ラッチＬＡ１１〜ＬＡ２
０の出力は、順次一定時間ずつ遅れてＯＲ回路Ｃに入力
されている。そして、ＯＲ回路Ｃからはクロック信号Ｅ
が検体ＩＣに入力されている。
【００１８】例えば、アドレス信号Ａが５０ｎｓ単位で
波形が決まっているとする。そして、アドレス信号Ａを
メモリー１〜１０に同時に入力する。
波形が決まっているとする。そして、アドレス信号Ａを
メモリー１〜１０に同時に入力する。
【００１９】メモリーにはアドレス信号Ａに応じて、例
えば図２に示すようにメモリー１〜３は『０』，メモリ
ー４〜１０は『１』の信号を出すようにしておく。する
と、第１ラッチＬＡ１〜ＬＡ３には『０』の信号が、Ｌ
Ａ４〜ＬＡ１０には『１』の信号が入力される。
えば図２に示すようにメモリー１〜３は『０』，メモリ
ー４〜１０は『１』の信号を出すようにしておく。する
と、第１ラッチＬＡ１〜ＬＡ３には『０』の信号が、Ｌ
Ａ４〜ＬＡ１０には『１』の信号が入力される。
【００２０】各第１ラッチＬＡ１〜ＬＡ１０の信号は同
時に第２ラッチＬＡ１１〜ＬＡ２０に入力されるので、
ＬＡ１１〜ＬＡ１３には『０』の信号が、ＬＡ１４〜Ｌ
Ａ２０には『１』の信号が入力される。
時に第２ラッチＬＡ１１〜ＬＡ２０に入力されるので、
ＬＡ１１〜ＬＡ１３には『０』の信号が、ＬＡ１４〜Ｌ
Ａ２０には『１』の信号が入力される。
【００２１】第２ラッチＬＡ１１〜ＬＡ２０へのラッチ
信号ＢはディレイデバイスＤ１〜Ｄ９を順次経て入力さ
れる。ディレイデバイスＤ１〜Ｄ９をそれぞれ一個につ
き５ｎｓずつ遅れるようにする。
信号ＢはディレイデバイスＤ１〜Ｄ９を順次経て入力さ
れる。ディレイデバイスＤ１〜Ｄ９をそれぞれ一個につ
き５ｎｓずつ遅れるようにする。
【００２２】すると、第２ラッチＬＡ１１からはすぐに
『０』の信号がＯＲ回路Ｃに入力され、５ｎｓ遅れてＬ
Ａ１２から『０』の信号が、それから５ｎｓ遅れてＬＡ
１３から『０』の信号が入力される。ここ迄は『０』の
信号のみが入力されているので、ＯＲ回路Ｃからのクロ
ック信号Ｅも『０』となる。
『０』の信号がＯＲ回路Ｃに入力され、５ｎｓ遅れてＬ
Ａ１２から『０』の信号が、それから５ｎｓ遅れてＬＡ
１３から『０』の信号が入力される。ここ迄は『０』の
信号のみが入力されているので、ＯＲ回路Ｃからのクロ
ック信号Ｅも『０』となる。
【００２３】次に、ＬＡ１３の０の信号から５ｎｓ遅れ
てＬＡ１４から『１』の信号がＯＲ回路Ｃに入力される
。すると、ＯＲ回路からクロック信号Ｅも『１』となり
、以後はクロック信号Ｅは『１』となる。
てＬＡ１４から『１』の信号がＯＲ回路Ｃに入力される
。すると、ＯＲ回路からクロック信号Ｅも『１』となり
、以後はクロック信号Ｅは『１』となる。
【００２４】また、例えば図３に示すようにメモリー１
〜７は『０』，メモリー８〜１０は『１』の信号を出す
ようにしておく。すると、第１ラッチＬＡ１〜ＬＡ７に
は『０』の信号が、ＬＡ８〜ＬＡ１０には『１』の信号
が入力される。
〜７は『０』，メモリー８〜１０は『１』の信号を出す
ようにしておく。すると、第１ラッチＬＡ１〜ＬＡ７に
は『０』の信号が、ＬＡ８〜ＬＡ１０には『１』の信号
が入力される。
【００２５】各第１ラッチＬＡ１〜ＬＡ１０の信号は同
時に第２ラッチＬＡ１１〜ＬＡ２０に入力されるので、
ＬＡ１１〜ＬＡ１７には『０』の信号が、ＬＡ１８〜Ｌ
Ａ２０には『１』の信号が入力される。
時に第２ラッチＬＡ１１〜ＬＡ２０に入力されるので、
ＬＡ１１〜ＬＡ１７には『０』の信号が、ＬＡ１８〜Ｌ
Ａ２０には『１』の信号が入力される。
【００２６】第２ラッチＬＡ１１〜ＬＡ２０へのラッチ
信号ＢはディレイデバイスＤ１〜Ｄ９を順次経て入力さ
れる。ディレイデバイスＤ１〜Ｄ９をそれぞれ一個につ
き５ｎｓずつ遅れるようにする。
信号ＢはディレイデバイスＤ１〜Ｄ９を順次経て入力さ
れる。ディレイデバイスＤ１〜Ｄ９をそれぞれ一個につ
き５ｎｓずつ遅れるようにする。
【００２７】すると、第２ラッチＬＡ１１からはすぐに
『０』の信号がＯＲ回路Ｃに入力され、５ｎｓ遅れてＬ
Ａ１２から『０』の信号がＯＲ回路Ｃに入力される。同
様にして、それから５ｎｓずつ遅れて順次ＬＡ１３〜Ｌ
Ａ１７から『０』の信号がＯＲ回路Ｃに入力される。こ
こ迄は『０』の信号のみが入力されているので、ＯＲ回
路Ｃからのクロック信号Ｅも『０』となる。
『０』の信号がＯＲ回路Ｃに入力され、５ｎｓ遅れてＬ
Ａ１２から『０』の信号がＯＲ回路Ｃに入力される。同
様にして、それから５ｎｓずつ遅れて順次ＬＡ１３〜Ｌ
Ａ１７から『０』の信号がＯＲ回路Ｃに入力される。こ
こ迄は『０』の信号のみが入力されているので、ＯＲ回
路Ｃからのクロック信号Ｅも『０』となる。
【００２８】次に、ＬＡ１７の『０』の信号から５ｎｓ
遅れてＬＡ１８から『１』の信号がＯＲ回路Ｃに入力さ
れる。すると、ＯＲ回路からクロック信号Ｅも『１』と
なり、以後はクロック信号Ｅは『１』となる。
遅れてＬＡ１８から『１』の信号がＯＲ回路Ｃに入力さ
れる。すると、ＯＲ回路からクロック信号Ｅも『１』と
なり、以後はクロック信号Ｅは『１』となる。
【００２９】アドレス信号Ａは５０ｎｓ単位で波形が決
まっていても、それを、メモリー１〜１０によりそれに
応じた信号を出力させるようにし、各第２ラッチＬＡ１
１〜ＬＡ２０で５０ｎｓを５ｎｓ単位に分割することに
より、５０ｎｓの間で５ｎｓ単位で一回波形を変更でき
ることになるのである。
まっていても、それを、メモリー１〜１０によりそれに
応じた信号を出力させるようにし、各第２ラッチＬＡ１
１〜ＬＡ２０で５０ｎｓを５ｎｓ単位に分割することに
より、５０ｎｓの間で５ｎｓ単位で一回波形を変更でき
ることになるのである。
【００３０】なお、上記実施例ではアドレス信号を１／
１０単位の時間に分割する方法について説明したが、第
２ラッチの数やディレイデバイスによる遅れの設定によ
り、所望時間単位に分割することができることはいうま
でもないことである。
１０単位の時間に分割する方法について説明したが、第
２ラッチの数やディレイデバイスによる遅れの設定によ
り、所望時間単位に分割することができることはいうま
でもないことである。
【００３１】
【発明の効果】以上述べたように、この発明にかかるク
ロック発生回路及びクロック分解方法によれば、同一の
アドレス信号が複数のメモリーに同時に入力されるよう
にし、各メモリーからの出力がそれぞれの第１ラッチに
入力されるようにし、それぞれの第１ラッチには同時に
信号が入力されるようにして第１ラッチからの出力は同
時にそれぞれの第２ラッチに入力されるようにし、また
第１ラッチへの信号と同一の信号を、第２ラッチへはデ
ィレイデバイスを順次経るようにして一定時間ずつ遅れ
て信号が入力されるようにし、各第２ラッチからの出力
は順次一定時間ずつ遅れて出力されるようにし、各第２
ラッチからの出力をＯＲ回路に入力し、ＯＲ回路からの
出力をクロック信号とするようにしたので、一定時間単
位のアドレス信号を、それよりも短い時間単位で波形を
一回変更することができ、高速ＩＣを使用せずにクロッ
ク分解能を上げることができ、速度の速い検体ＩＣ等の
検査をすることができる。
ロック発生回路及びクロック分解方法によれば、同一の
アドレス信号が複数のメモリーに同時に入力されるよう
にし、各メモリーからの出力がそれぞれの第１ラッチに
入力されるようにし、それぞれの第１ラッチには同時に
信号が入力されるようにして第１ラッチからの出力は同
時にそれぞれの第２ラッチに入力されるようにし、また
第１ラッチへの信号と同一の信号を、第２ラッチへはデ
ィレイデバイスを順次経るようにして一定時間ずつ遅れ
て信号が入力されるようにし、各第２ラッチからの出力
は順次一定時間ずつ遅れて出力されるようにし、各第２
ラッチからの出力をＯＲ回路に入力し、ＯＲ回路からの
出力をクロック信号とするようにしたので、一定時間単
位のアドレス信号を、それよりも短い時間単位で波形を
一回変更することができ、高速ＩＣを使用せずにクロッ
ク分解能を上げることができ、速度の速い検体ＩＣ等の
検査をすることができる。
【図１】クロック発生回路図を示したものである。
【図２】クロック分解方法を示す説明図である。
【図３】クロック分解方法を示す説明図である。
１〜１０ メモリー
ＬＡ１〜ＬＡ１０ 第１ラッチ
ＬＡ１１〜ＬＡ２０ 第２ラッチ
Ｄ１〜Ｄ９ ディレイデバイス
Ａ アドレス信号
Ｂ ラッチ信号
Ｃ ＯＲ回路
Ｅ クロック信号
Claims (2)
- 【請求項１】 同一のアドレス信号を複数のメモリー
に同時に入力し、各メモリーからの出力をそれぞれの第
１ラッチに入力し、第１ラッチからの出力は同時にそれ
ぞれの第２ラッチに入力されるようにし、各第２ラッチ
からの出力は、ディレイデバイスからのラッチ信号によ
り順次一定時間ずつ遅れてＯＲ回路に入力されるように
し、ＯＲ回路からの出力をクロック信号とするようにし
たことを特徴とするクロック分解方法。 - 【請求項２】 同一のアドレス信号が複数のメモリー
に同時に入力されるようにし、各メモリーからの出力が
それぞれの第１ラッチに入力されるようにし、それぞれ
の第１ラッチには同時にラッチ信号が入力されるように
して第１ラッチからの出力は同時にそれぞれの第２ラッ
チに入力されるようにし、また第１ラッチへの信号と同
一の信号を、第２ラッチへはディレイデバイスを順次経
るようにして一定時間ずつ遅れてラッチ信号が入力され
るようにし、各第２ラッチからの出力は順次一定時間ず
つ遅れて出力されるようにし、各第２ラッチからの出力
をＯＲ回路に入力し、ＯＲ回路からの出力をクロック信
号とするようにしたことを特徴とするクロック発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113700A JPH04320106A (ja) | 1991-04-19 | 1991-04-19 | クロック発生回路及びクロック分解方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113700A JPH04320106A (ja) | 1991-04-19 | 1991-04-19 | クロック発生回路及びクロック分解方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320106A true JPH04320106A (ja) | 1992-11-10 |
Family
ID=14618962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113700A Pending JPH04320106A (ja) | 1991-04-19 | 1991-04-19 | クロック発生回路及びクロック分解方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320106A (ja) |
-
1991
- 1991-04-19 JP JP3113700A patent/JPH04320106A/ja active Pending
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