JPH04320106A - クロック発生回路及びクロック分解方法 - Google Patents
クロック発生回路及びクロック分解方法Info
- Publication number
- JPH04320106A JPH04320106A JP3113700A JP11370091A JPH04320106A JP H04320106 A JPH04320106 A JP H04320106A JP 3113700 A JP3113700 A JP 3113700A JP 11370091 A JP11370091 A JP 11370091A JP H04320106 A JPH04320106 A JP H04320106A
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- Japan
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- latch
- signal
- input
- output
- clock
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims abstract description 24
- 230000003111 delayed effect Effects 0.000 claims description 11
- 238000000354 decomposition reaction Methods 0.000 claims description 6
- 238000001378 electrochemiluminescence detection Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、クロック発生回路に
関するものであり、高速ICを使用せずにクロック分解
能を上げるようにしたものである。
関するものであり、高速ICを使用せずにクロック分解
能を上げるようにしたものである。
【0002】
【従来の技術】所定のパルス幅のクロック信号を得るた
めに、クロック発生回路は広く使用されているが、この
クロック信号を得るためにはICを使用したフリップフ
ロップ回路やECLが使用されている。
めに、クロック発生回路は広く使用されているが、この
クロック信号を得るためにはICを使用したフリップフ
ロップ回路やECLが使用されている。
【0003】ところで、生産されたICの品質管理の完
全を期するためにバーンインテストが広く行なわれてい
る。バーンインテストは工場で生産したICをダイナミ
ック・バーンイン装置により常温乃至200℃に加熱し
、この状態で各種の信号を各ICに与えて実際の稼動状
態と同じ環境を設定して、長時間にわたりこのような状
態を保持する。これがバーンイン処理であり、そしてこ
の後各ICをバーンイン試験機によりプログラムボード
から各種信号を入力して良否を判定をしている。
全を期するためにバーンインテストが広く行なわれてい
る。バーンインテストは工場で生産したICをダイナミ
ック・バーンイン装置により常温乃至200℃に加熱し
、この状態で各種の信号を各ICに与えて実際の稼動状
態と同じ環境を設定して、長時間にわたりこのような状
態を保持する。これがバーンイン処理であり、そしてこ
の後各ICをバーンイン試験機によりプログラムボード
から各種信号を入力して良否を判定をしている。
【0004】この各種信号をドライバーボードに入力し
てバーンインボードのICに入力するためにプログラム
ボードにクロック信号を必要とするのであるが、最近の
検体ICは速度が速いものとなっているので、これを試
験するためにはクロック信号も速いものが必要とされる
。
てバーンインボードのICに入力するためにプログラム
ボードにクロック信号を必要とするのであるが、最近の
検体ICは速度が速いものとなっているので、これを試
験するためにはクロック信号も速いものが必要とされる
。
【0005】
【発明が解決しようとする課題】速いクロック信号を得
るためには、ECLを使用すれば可能であるが、ECL
は大きさが大きく発熱量が多く、しかも2種類の電源を
必要とする等、使用しにくいものであり、またデザイン
上の制約も多い。
るためには、ECLを使用すれば可能であるが、ECL
は大きさが大きく発熱量が多く、しかも2種類の電源を
必要とする等、使用しにくいものであり、またデザイン
上の制約も多い。
【0006】すなわち、このような使用しにくいECL
を使用せずに低速のICを使用して速いクロック信号を
得ることができれば、非常に便利なものとなる。
を使用せずに低速のICを使用して速いクロック信号を
得ることができれば、非常に便利なものとなる。
【0007】
【課題を解決するための手段】そこで、この発明にかか
るクロック発生回路及びクロック分解方法は、同一のア
ドレス信号が複数のメモリーに同時に入力されるように
し、各メモリーからの出力がそれぞれの第1ラッチに入
力されるようにし、それぞれの第1ラッチには同時にラ
ッチ信号が入力されるようにして第1ラッチからの出力
は同時にそれぞれの第2ラッチに入力されるようにし、
また第1ラッチへの信号と同一の信号を、第2ラッチへ
はディレイデバイスを順次経るようにして一定時間ずつ
遅れてラッチ信号が入力されるようにし、各第2ラッチ
からの出力は順次一定時間ずつ遅れて出力されるように
し、各第2ラッチからの出力をOR回路に入力し、OR
回路からの出力をクロック信号とするようにし、所定幅
のアドレス信号を各メモリー単位の信号に分割して出力
し、クロック信号とするようにしたものである。
るクロック発生回路及びクロック分解方法は、同一のア
ドレス信号が複数のメモリーに同時に入力されるように
し、各メモリーからの出力がそれぞれの第1ラッチに入
力されるようにし、それぞれの第1ラッチには同時にラ
ッチ信号が入力されるようにして第1ラッチからの出力
は同時にそれぞれの第2ラッチに入力されるようにし、
また第1ラッチへの信号と同一の信号を、第2ラッチへ
はディレイデバイスを順次経るようにして一定時間ずつ
遅れてラッチ信号が入力されるようにし、各第2ラッチ
からの出力は順次一定時間ずつ遅れて出力されるように
し、各第2ラッチからの出力をOR回路に入力し、OR
回路からの出力をクロック信号とするようにし、所定幅
のアドレス信号を各メモリー単位の信号に分割して出力
し、クロック信号とするようにしたものである。
【0008】
【作用】アドレス信号を複数のメモリーに同時に入力し
、アドレス信号に応じて各メモリーから0又は1の信号
をそれぞれの第1ラッチへ入力する。
、アドレス信号に応じて各メモリーから0又は1の信号
をそれぞれの第1ラッチへ入力する。
【0009】そして、第1ラッチにはラッチ信号を同時
に入力して第1ラッチからの出力はそれぞれ同時に第2
ラッチに入力されるようにする。これにより第2ラッチ
まではそれぞれのメモリーに対応した信号が同時に入力
される。
に入力して第1ラッチからの出力はそれぞれ同時に第2
ラッチに入力されるようにする。これにより第2ラッチ
まではそれぞれのメモリーに対応した信号が同時に入力
される。
【0010】第2ラッチにはラッチ信号がディレイデバ
イスを順次経て、一定時間ずつ遅れて入力されるように
する。すると、第1ラッチから第2ラッチへは同時に入
力されていても、第2ラッチへのラッチ信号は一定時間
ずつ遅れて入力されるので、各第2ラッチからの出力は
一定時間ずつ遅れて出力される。
イスを順次経て、一定時間ずつ遅れて入力されるように
する。すると、第1ラッチから第2ラッチへは同時に入
力されていても、第2ラッチへのラッチ信号は一定時間
ずつ遅れて入力されるので、各第2ラッチからの出力は
一定時間ずつ遅れて出力される。
【0011】したがって、OR回路には各第2ラッチか
らの出力が一定時間ずつずれて入力されることになる。
らの出力が一定時間ずつずれて入力されることになる。
【0012】すなわち、各メモリーから各第1ラッチへ
は同時に入力されるが、各第2ラッチからOR回路へは
一定時間ずつ遅れて信号が入力されることになり、一定
時間のクロック信号が第2ラッチの数に相当する数に分
割した単位ごとのクロック信号となるのである。
は同時に入力されるが、各第2ラッチからOR回路へは
一定時間ずつ遅れて信号が入力されることになり、一定
時間のクロック信号が第2ラッチの数に相当する数に分
割した単位ごとのクロック信号となるのである。
【0013】
【実施例】次に、この発明にかかるクロック発生回路及
びクロック分解方法の一実施例を図面に基づいて述べる
。一定時間のクロック信号をその1/10の時間単位に
分解する場合について説明する。
びクロック分解方法の一実施例を図面に基づいて述べる
。一定時間のクロック信号をその1/10の時間単位に
分解する場合について説明する。
【0014】1〜10はメモリーであり、LA1〜LA
10は第1ラッチ、LA11〜LA20は第2ラッチで
ある。メモリー1〜10には同時にアドレス信号Aが入
力され、各メモリー1〜10のアドレス信号Aに応じた
出力はそれぞれの対応する第1ラッチLA1〜LA10
に同時に入力されている。
10は第1ラッチ、LA11〜LA20は第2ラッチで
ある。メモリー1〜10には同時にアドレス信号Aが入
力され、各メモリー1〜10のアドレス信号Aに応じた
出力はそれぞれの対応する第1ラッチLA1〜LA10
に同時に入力されている。
【0015】また、各第1ラッチLA1〜LA10には
ラッチ信号Bが同時に入力され、各第1ラッチLA1〜
LA10の出力は同時にそれぞれ対応する第2ラッチL
A11〜LA20に入力されている。
ラッチ信号Bが同時に入力され、各第1ラッチLA1〜
LA10の出力は同時にそれぞれ対応する第2ラッチL
A11〜LA20に入力されている。
【0016】一方ラッチ信号Bは第2ラッチLA11に
は直接入力され、次の第2ラッチLA12にはディレイ
デバイスD1を経た後に入力されている。そして、その
次の第2ラッチLA13にはディレイデバイスD1を経
た後のラッチ信号が更にディレイデバイスD2を経て入
力されている。
は直接入力され、次の第2ラッチLA12にはディレイ
デバイスD1を経た後に入力されている。そして、その
次の第2ラッチLA13にはディレイデバイスD1を経
た後のラッチ信号が更にディレイデバイスD2を経て入
力されている。
【0017】このようにして、第2ラッチLA20はラ
ッチ信号BがディレイデバイスD1〜D9を経た後に入
力されている。そして、各第2ラッチLA11〜LA2
0の出力は、順次一定時間ずつ遅れてOR回路Cに入力
されている。そして、OR回路Cからはクロック信号E
が検体ICに入力されている。
ッチ信号BがディレイデバイスD1〜D9を経た後に入
力されている。そして、各第2ラッチLA11〜LA2
0の出力は、順次一定時間ずつ遅れてOR回路Cに入力
されている。そして、OR回路Cからはクロック信号E
が検体ICに入力されている。
【0018】例えば、アドレス信号Aが50ns単位で
波形が決まっているとする。そして、アドレス信号Aを
メモリー1〜10に同時に入力する。
波形が決まっているとする。そして、アドレス信号Aを
メモリー1〜10に同時に入力する。
【0019】メモリーにはアドレス信号Aに応じて、例
えば図2に示すようにメモリー1〜3は『0』,メモリ
ー4〜10は『1』の信号を出すようにしておく。する
と、第1ラッチLA1〜LA3には『0』の信号が、L
A4〜LA10には『1』の信号が入力される。
えば図2に示すようにメモリー1〜3は『0』,メモリ
ー4〜10は『1』の信号を出すようにしておく。する
と、第1ラッチLA1〜LA3には『0』の信号が、L
A4〜LA10には『1』の信号が入力される。
【0020】各第1ラッチLA1〜LA10の信号は同
時に第2ラッチLA11〜LA20に入力されるので、
LA11〜LA13には『0』の信号が、LA14〜L
A20には『1』の信号が入力される。
時に第2ラッチLA11〜LA20に入力されるので、
LA11〜LA13には『0』の信号が、LA14〜L
A20には『1』の信号が入力される。
【0021】第2ラッチLA11〜LA20へのラッチ
信号BはディレイデバイスD1〜D9を順次経て入力さ
れる。ディレイデバイスD1〜D9をそれぞれ一個につ
き5nsずつ遅れるようにする。
信号BはディレイデバイスD1〜D9を順次経て入力さ
れる。ディレイデバイスD1〜D9をそれぞれ一個につ
き5nsずつ遅れるようにする。
【0022】すると、第2ラッチLA11からはすぐに
『0』の信号がOR回路Cに入力され、5ns遅れてL
A12から『0』の信号が、それから5ns遅れてLA
13から『0』の信号が入力される。ここ迄は『0』の
信号のみが入力されているので、OR回路Cからのクロ
ック信号Eも『0』となる。
『0』の信号がOR回路Cに入力され、5ns遅れてL
A12から『0』の信号が、それから5ns遅れてLA
13から『0』の信号が入力される。ここ迄は『0』の
信号のみが入力されているので、OR回路Cからのクロ
ック信号Eも『0』となる。
【0023】次に、LA13の0の信号から5ns遅れ
てLA14から『1』の信号がOR回路Cに入力される
。すると、OR回路からクロック信号Eも『1』となり
、以後はクロック信号Eは『1』となる。
てLA14から『1』の信号がOR回路Cに入力される
。すると、OR回路からクロック信号Eも『1』となり
、以後はクロック信号Eは『1』となる。
【0024】また、例えば図3に示すようにメモリー1
〜7は『0』,メモリー8〜10は『1』の信号を出す
ようにしておく。すると、第1ラッチLA1〜LA7に
は『0』の信号が、LA8〜LA10には『1』の信号
が入力される。
〜7は『0』,メモリー8〜10は『1』の信号を出す
ようにしておく。すると、第1ラッチLA1〜LA7に
は『0』の信号が、LA8〜LA10には『1』の信号
が入力される。
【0025】各第1ラッチLA1〜LA10の信号は同
時に第2ラッチLA11〜LA20に入力されるので、
LA11〜LA17には『0』の信号が、LA18〜L
A20には『1』の信号が入力される。
時に第2ラッチLA11〜LA20に入力されるので、
LA11〜LA17には『0』の信号が、LA18〜L
A20には『1』の信号が入力される。
【0026】第2ラッチLA11〜LA20へのラッチ
信号BはディレイデバイスD1〜D9を順次経て入力さ
れる。ディレイデバイスD1〜D9をそれぞれ一個につ
き5nsずつ遅れるようにする。
信号BはディレイデバイスD1〜D9を順次経て入力さ
れる。ディレイデバイスD1〜D9をそれぞれ一個につ
き5nsずつ遅れるようにする。
【0027】すると、第2ラッチLA11からはすぐに
『0』の信号がOR回路Cに入力され、5ns遅れてL
A12から『0』の信号がOR回路Cに入力される。同
様にして、それから5nsずつ遅れて順次LA13〜L
A17から『0』の信号がOR回路Cに入力される。こ
こ迄は『0』の信号のみが入力されているので、OR回
路Cからのクロック信号Eも『0』となる。
『0』の信号がOR回路Cに入力され、5ns遅れてL
A12から『0』の信号がOR回路Cに入力される。同
様にして、それから5nsずつ遅れて順次LA13〜L
A17から『0』の信号がOR回路Cに入力される。こ
こ迄は『0』の信号のみが入力されているので、OR回
路Cからのクロック信号Eも『0』となる。
【0028】次に、LA17の『0』の信号から5ns
遅れてLA18から『1』の信号がOR回路Cに入力さ
れる。すると、OR回路からクロック信号Eも『1』と
なり、以後はクロック信号Eは『1』となる。
遅れてLA18から『1』の信号がOR回路Cに入力さ
れる。すると、OR回路からクロック信号Eも『1』と
なり、以後はクロック信号Eは『1』となる。
【0029】アドレス信号Aは50ns単位で波形が決
まっていても、それを、メモリー1〜10によりそれに
応じた信号を出力させるようにし、各第2ラッチLA1
1〜LA20で50nsを5ns単位に分割することに
より、50nsの間で5ns単位で一回波形を変更でき
ることになるのである。
まっていても、それを、メモリー1〜10によりそれに
応じた信号を出力させるようにし、各第2ラッチLA1
1〜LA20で50nsを5ns単位に分割することに
より、50nsの間で5ns単位で一回波形を変更でき
ることになるのである。
【0030】なお、上記実施例ではアドレス信号を1/
10単位の時間に分割する方法について説明したが、第
2ラッチの数やディレイデバイスによる遅れの設定によ
り、所望時間単位に分割することができることはいうま
でもないことである。
10単位の時間に分割する方法について説明したが、第
2ラッチの数やディレイデバイスによる遅れの設定によ
り、所望時間単位に分割することができることはいうま
でもないことである。
【0031】
【発明の効果】以上述べたように、この発明にかかるク
ロック発生回路及びクロック分解方法によれば、同一の
アドレス信号が複数のメモリーに同時に入力されるよう
にし、各メモリーからの出力がそれぞれの第1ラッチに
入力されるようにし、それぞれの第1ラッチには同時に
信号が入力されるようにして第1ラッチからの出力は同
時にそれぞれの第2ラッチに入力されるようにし、また
第1ラッチへの信号と同一の信号を、第2ラッチへはデ
ィレイデバイスを順次経るようにして一定時間ずつ遅れ
て信号が入力されるようにし、各第2ラッチからの出力
は順次一定時間ずつ遅れて出力されるようにし、各第2
ラッチからの出力をOR回路に入力し、OR回路からの
出力をクロック信号とするようにしたので、一定時間単
位のアドレス信号を、それよりも短い時間単位で波形を
一回変更することができ、高速ICを使用せずにクロッ
ク分解能を上げることができ、速度の速い検体IC等の
検査をすることができる。
ロック発生回路及びクロック分解方法によれば、同一の
アドレス信号が複数のメモリーに同時に入力されるよう
にし、各メモリーからの出力がそれぞれの第1ラッチに
入力されるようにし、それぞれの第1ラッチには同時に
信号が入力されるようにして第1ラッチからの出力は同
時にそれぞれの第2ラッチに入力されるようにし、また
第1ラッチへの信号と同一の信号を、第2ラッチへはデ
ィレイデバイスを順次経るようにして一定時間ずつ遅れ
て信号が入力されるようにし、各第2ラッチからの出力
は順次一定時間ずつ遅れて出力されるようにし、各第2
ラッチからの出力をOR回路に入力し、OR回路からの
出力をクロック信号とするようにしたので、一定時間単
位のアドレス信号を、それよりも短い時間単位で波形を
一回変更することができ、高速ICを使用せずにクロッ
ク分解能を上げることができ、速度の速い検体IC等の
検査をすることができる。
【図1】クロック発生回路図を示したものである。
【図2】クロック分解方法を示す説明図である。
【図3】クロック分解方法を示す説明図である。
1〜10 メモリー
LA1〜LA10 第1ラッチ
LA11〜LA20 第2ラッチ
D1〜D9 ディレイデバイス
A アドレス信号
B ラッチ信号
C OR回路
E クロック信号
Claims (2)
- 【請求項1】 同一のアドレス信号を複数のメモリー
に同時に入力し、各メモリーからの出力をそれぞれの第
1ラッチに入力し、第1ラッチからの出力は同時にそれ
ぞれの第2ラッチに入力されるようにし、各第2ラッチ
からの出力は、ディレイデバイスからのラッチ信号によ
り順次一定時間ずつ遅れてOR回路に入力されるように
し、OR回路からの出力をクロック信号とするようにし
たことを特徴とするクロック分解方法。 - 【請求項2】 同一のアドレス信号が複数のメモリー
に同時に入力されるようにし、各メモリーからの出力が
それぞれの第1ラッチに入力されるようにし、それぞれ
の第1ラッチには同時にラッチ信号が入力されるように
して第1ラッチからの出力は同時にそれぞれの第2ラッ
チに入力されるようにし、また第1ラッチへの信号と同
一の信号を、第2ラッチへはディレイデバイスを順次経
るようにして一定時間ずつ遅れてラッチ信号が入力され
るようにし、各第2ラッチからの出力は順次一定時間ず
つ遅れて出力されるようにし、各第2ラッチからの出力
をOR回路に入力し、OR回路からの出力をクロック信
号とするようにしたことを特徴とするクロック発生回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3113700A JPH04320106A (ja) | 1991-04-19 | 1991-04-19 | クロック発生回路及びクロック分解方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3113700A JPH04320106A (ja) | 1991-04-19 | 1991-04-19 | クロック発生回路及びクロック分解方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04320106A true JPH04320106A (ja) | 1992-11-10 |
Family
ID=14618962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3113700A Pending JPH04320106A (ja) | 1991-04-19 | 1991-04-19 | クロック発生回路及びクロック分解方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04320106A (ja) |
-
1991
- 1991-04-19 JP JP3113700A patent/JPH04320106A/ja active Pending
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