JPH04318394A - Semiconductor driving circuit - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体装置内の負荷を
駆動するドライバの高速化及び低電圧動作に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to high-speed and low-voltage operation of a driver for driving a load in a semiconductor device.
【０００２】0002
【従来の技術】従来、半導体装置内部の負荷の駆動には
、図１５に示すＣＭＯＳインバータ回路が用いられてい
た。2. Description of the Related Art Conventionally, a CMOS inverter circuit shown in FIG. 15 has been used to drive a load inside a semiconductor device.
【０００３】0003
【発明が解決しようとする課題】図１５に示す従来のＣ
ＭＯＳインバータ回路の動作速度は、ＭＯＳトランジス
タのチャネルコンダクタンスｇｍで決定され、それ以上
高速化することは困難であった。また、電源電圧の低化
に対応して、しきい値電圧Ｖｔｈも低下しないとその動
作速度が遅くなる。しかし、しきい値電圧を低下すると
サブスレッショルド電流が大きくなり消費電力が増大す
る欠点もある。特にＤＲＡＭでは待機時の電流が増大し
電池バックアップなどの低消費電力動作が困難となる等
問題がある。[Problem to be solved by the invention] The conventional C shown in FIG.
The operating speed of a MOS inverter circuit is determined by the channel conductance gm of the MOS transistor, and it has been difficult to increase the operating speed any further. Furthermore, if the threshold voltage Vth is not lowered in response to the lowering of the power supply voltage, the operating speed will be reduced. However, there is also the drawback that lowering the threshold voltage increases subthreshold current and increases power consumption. In particular, DRAMs have problems such as an increase in current during standby, making it difficult to perform low power consumption operations such as battery backup.
【０００４】0004
【課題を解決するための手段】上記課題は、通常動作電
圧ＶＣＣ以上の電圧ＶＣＨを一時的に出力し、その後も
との電源電圧にする方式が有効である。これは、電源電
圧ＶＣＣ＝３Ｖ，ＶＣＨ＝４Ｖで次段回路の論理スレッ
ショルドが１．５Ｖ と仮定すると出力がＶＣＨに向か
って急速に充電されるため１．５Ｖ に到達する時間が
ＶＣＣに向かって充電する時間よりも速くなるためであ
る。立上り側について説明したが立ち下がり側も同様に
通常動作電圧ＶＳＳよりも低い電圧ＶＳＬを用いれば高
速化できる。また、次段のＭＯＳトランジスタのゲート
にこの通常動作電圧より高い（低い）電圧を印加できる
ため低電圧下での安定な動作も図れる。[Means for Solving the Problems] To solve the above problem, a method is effective in which a voltage VCH higher than the normal operating voltage VCC is temporarily output, and then the original power supply voltage is restored. Assuming that the power supply voltage VCC = 3V, VCH = 4V and the logic threshold of the next stage circuit is 1.5V, the output is rapidly charged towards VCH, so the time it takes to reach 1.5V is due to the This is because the charging time is faster than the charging time. Although the rising side has been described, the falling side can also be increased in speed by using a voltage VSL lower than the normal operating voltage VSS. Further, since a voltage higher (lower) than this normal operating voltage can be applied to the gate of the next stage MOS transistor, stable operation under low voltage can be achieved.
【０００５】[0005]
【作用】これによりＭＯＳトランジスタの実効的ｇｍが
増大し高速化が図れると共に低電圧動作時の速度低下を
防ぐことができる。[Operation] This increases the effective gm of the MOS transistor, making it possible to increase the speed and prevent a decrease in speed during low voltage operation.
【０００６】[0006]
【実施例】以下、図面を用いて本発明の実施例を説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Examples of the present invention will be described below with reference to the drawings.
【０００７】図１は、本発明の第一の実施例である。本
回路はｎチャネルＭＯＳトランジスタ（ｎＭＯＳ）ＭＮ
１〜ＭＮ４，ＭＮ５０，ｐチャネルＭＯＳトランジスタ
（ｐＭＯＳ）ＭＰ１〜ＭＰ４，ＭＰ５０で構成され、負
荷容量ＣＬを駆動するドライバ回路である。この回路の
動作を図２の概略動作波形を用いて説明する。まず、入
力ＩＮが低電圧ＶＳＳのときは、ＭＮ１がオフ、ＭＰ３
及びＭＰ５０がオンであるからノード３はＭＮ３により
低電圧ＶＳＬになる。ＭＰ２のゲート電圧は交差接続さ
れたＭＰ１及びＭＰ５０によりＶＣＨに充電されている
ためオフである。従って出力ＯＵＴは高電圧ＶＣＣとな
る。入力ＩＮが低電圧ＶＳＳから高電圧ＶＣＣに変化す
るとＭＰ５０がオフ、ＭＮ１がオンし、ＭＰ２がオンに
なりノード３は低電圧ＶＳＬから高電圧ＶＣＨに変化す
る。一方、ＭＮ３のゲート電圧ノード２は交差接続され
たＭＮ２及びＭＮ５０によりＶＳＬに放電されているた
めオフのままである。このため、ノード３は高電圧ＶＣ
Ｈに充電され、出力ＯＵＴは低電圧ＶＳＳに変化する。
入力ＩＮがＶＣＣからＶＳＳに変化した場合は、これと
は逆にＭＰ３がオフからオンに変化し、ノード３を低電
圧ＶＳＬに放電し、出力ＯＵＴを高電圧ＶＣＣに充電す
る。本回路の特徴は、負荷容量ＣＬを駆動するＭＰ４、
ＭＮ４で構成されるインバータ回路の電源ＶＳＳ、ＶＣ
Ｃとその回路を駆動する回路の電源ＶＳＬ、ＶＣＨを分
離し、その電圧値を図２に示すようにＶＳＬをＶＳＳよ
り低く、ＶＣＨをＶＣＣより高くしたことである。例え
ば、負荷駆動用電源ＶＳＳ、ＶＣＣをチップ外部より供
給すると仮定するとＶＣＨ，ＶＳＬはチップ内部で発生
すれば良い。ＶＣＨ，ＶＳＬを外部より供給した場合は
ＶＣＣ、ＶＳＳを内部で発生する。あるいは、ＶＣＨ，
ＶＳＳを外部より供給し、ＶＣＣ，ＶＳＬを内部で発生
しても良い。FIG. 1 shows a first embodiment of the present invention. This circuit is an n-channel MOS transistor (nMOS) MN
This driver circuit is composed of p-channel MOS transistors (pMOS) MP1-MP4, MP50, and drives the load capacitance CL. The operation of this circuit will be explained using the schematic operation waveforms shown in FIG. First, when input IN is low voltage VSS, MN1 is off and MP3 is off.
And since MP50 is on, node 3 becomes low voltage VSL due to MN3. The gate voltage of MP2 is off because it is charged to VCH by cross-connected MP1 and MP50. Therefore, the output OUT becomes the high voltage VCC. When the input IN changes from low voltage VSS to high voltage VCC, MP50 turns off, MN1 turns on, MP2 turns on, and node 3 changes from low voltage VSL to high voltage VCH. On the other hand, the gate voltage node 2 of MN3 remains off because it is discharged to VSL by the cross-connected MN2 and MN50. Therefore, node 3 is connected to high voltage VC
It is charged to H, and the output OUT changes to a low voltage VSS. Conversely, when the input IN changes from VCC to VSS, MP3 changes from off to on, discharging node 3 to the low voltage VSL and charging the output OUT to the high voltage VCC. The features of this circuit are MP4 that drives the load capacitance CL,
Power supply VSS, VC of the inverter circuit composed of MN4
The power supplies VSL and VCH of the C and the circuit that drives the circuit are separated, and the voltage values thereof are set so that VSL is lower than VSS and VCH is higher than VCC, as shown in FIG. For example, assuming that the load driving power supplies VSS and VCC are supplied from outside the chip, VCH and VSL may be generated inside the chip. When VCH and VSL are supplied externally, VCC and VSS are generated internally. Or VCH,
VSS may be supplied from outside and VCC and VSL may be generated internally.
【０００８】本実施例により負荷容量ＣＬを駆動するＭ
ＯＳトランジスタのゲート電圧を大きくすることができ
るためＭＰ４，ＭＮ４のしきい値電圧Ｖｔｈの影響を無
くすことができ高速化が図れる。また、電源電圧が１．
５ Ｖ以下の低電圧になった場合もＶｔｈを低くするこ
となく安定に動作することができる。M driving the load capacitance CL according to this embodiment
Since the gate voltage of the OS transistor can be increased, the influence of the threshold voltage Vth of MP4 and MN4 can be eliminated, and the speed can be increased. Also, the power supply voltage is 1.
Even when the voltage is as low as 5 V or less, stable operation is possible without lowering Vth.
【０００９】図３は、図１において交差接続されたＭＰ
１，ＭＰ２及びＭＮ２，ＭＮ３をカレントミラー接続に
替えた実施例である。周知のようにカレントミラーはＭ
Ｐ１に流れる電流のＷＭＰ２（ＭＰ２のチャネル幅）／
ＷＭＰ１（ＭＰ１のチャネル幅）倍の電流をＭＰ２に流
すことができ、大きな駆動能力を得ることができるもの
である。FIG. 3 shows the cross-connected MPs in FIG.
This is an embodiment in which 1, MP2, MN2, and MN3 are replaced with current mirror connections. As is well known, the current mirror is M
WMP2 of the current flowing through P1 (channel width of MP2)/
A current that is twice as large as WMP1 (the channel width of MP1) can be passed through MP2, and a large driving capability can be obtained.
【００１０】本実施例でも図１と同様の効果がある。さ
らに、カレントミラー接続では入力ＩＮが低電圧でＭＮ
１がオフの場合、ＭＰ２がオフとなるがＭＰ２のゲート
電圧ノード１はＶＣＨからＭＰ１，ＭＰ２のＶｔｈ低い
電圧に充電されるため、ＭＮ１がオンした時ノード３を
充電する時点がＶｔｈ分速くなる利点もある。これは、
ノード３を放電する場合も同様である。This embodiment also has the same effect as in FIG. Furthermore, in a current mirror connection, if the input IN is at a low voltage, MN
When MN1 is off, MP2 is off, but since the gate voltage of MP2, node 1, is charged from VCH to a voltage Vth lower than that of MP1 and MP2, when MN1 is turned on, the time to charge node 3 is faster by Vth. There are also advantages. this is,
The same applies when discharging node 3.
【００１１】図４は、本発明の他の実施例である。本回
路は、通常の電源電圧ＶＣＣより高い電圧ＶＣＨに充電
するＭＰ１０，ＭＰ２０，ＭＮ１０で構成される高電圧
側制御回路ＰＯＤ，通常の動作電圧範囲より低い電圧Ｖ
ＳＬに放電するＭＰ１１，ＭＮ２０，ＭＮ１２で構成さ
れる低電圧側制御回路ＮＯＤ，出力ＯＵＴの電圧を検出
するインバータＩＶ１で構成される。また、上記ＰＯＤ
，ＮＯＤのＭＮ１０，ＭＰ１１はＩＶ１の検出結果でそ
の回路動作を停止するためのＭＯＳトランジスタである
。本回路の動作を図５の概略動作波形を参照して説明す
る。入力ＩＮが低電圧の場合はＭＮ１１はオフ、ＭＰ１
２オンであり出力ＯＵＴは低電圧ＶＳＳである。インバ
ータＩＶ１によりノード１２は高電圧でありＰＯＤ，Ｎ
ＯＤ内のＭＮ１０，ＭＮ２０以外のトランジスタはオフ
である。出力ＯＵＴはＭＮ１３により低電圧ＶＳＳを維
持する。入力ＩＮが低電圧から高電圧に変化するとＭＮ
１１がオンし、ＭＮ１０はオンであるためノード１０は
低電圧に放電されＭＰ１０により出力ＯＵＴはＶＣＨに
急速に充電される。ＯＵＴの電圧がインバータＩＶ１の
論理スレッショルドを超えるとノード１２は低電圧にな
り、ＰＯＤのＭＮ１０をオフにすると共にＭＰ２０をオ
ンしＭＰ１０をオフにする。この時ＯＵＴはＩＶ１やＭ
Ｎ１０の回路遅延によりほぼＶＣＨに充電される。一方
、ＮＯＤのＭＰ１１はオンになるがＭＰ１２がオフであ
るためＭＮ１２はオフのままである。さて、一端ＶＣＨ
まで充電された出力ＯＵＴはＭＰ１３によりＶＣＣにな
り、図５に示すような立ち上り波形にオーバシュートの
あるパルスを出力することができる。入力ＩＮが高電圧
から低電圧に変化した場合は、上記したｐＭＯＳとｎＭ
ＯＳの動作が逆になるだけで立上りと同様に立ち下がり
波形にオーバシュートのあるパルスを出力できる。FIG. 4 shows another embodiment of the invention. This circuit includes a high voltage side control circuit POD consisting of MP10, MP20, and MN10 that charges to a voltage VCH higher than the normal power supply voltage VCC, and a high voltage side control circuit POD that charges to a voltage VCH higher than the normal operating voltage range.
It is composed of a low voltage side control circuit NOD composed of MP11, MN20, and MN12 that discharges to SL, and an inverter IV1 that detects the voltage of the output OUT. In addition, the above POD
, MN10 and MP11 of NOD are MOS transistors for stopping the circuit operation based on the detection result of IV1. The operation of this circuit will be explained with reference to the schematic operation waveforms shown in FIG. When input IN is low voltage, MN11 is off, MP1
2 is on, and the output OUT is a low voltage VSS. Node 12 is at high voltage due to inverter IV1 and POD,N
Transistors other than MN10 and MN20 in OD are off. The output OUT is maintained at a low voltage VSS by MN13. When the input IN changes from low voltage to high voltage, MN
Since MN11 is on and MN10 is on, node 10 is discharged to a low voltage and the output OUT is rapidly charged to VCH by MP10. When the voltage at OUT exceeds the logic threshold of inverter IV1, node 12 goes low, turning off POD MN10, turning on MP20, and turning off MP10. At this time, OUT is IV1 or M
It is charged almost to VCH due to the circuit delay of N10. On the other hand, although MP11 of NOD is turned on, since MP12 is off, MN12 remains off. Now, VCH
The output OUT, which has been charged up to 1, is set to VCC by the MP13, and a pulse with an overshoot in the rising waveform as shown in FIG. 5 can be output. When the input IN changes from high voltage to low voltage, the above pMOS and nM
Just by reversing the operation of the OS, it is possible to output a pulse with an overshoot in the falling waveform in the same way as in the rising waveform.
【００１２】本実施例によれば、出力ＯＵＴがＶＣＨに
向かって急速に充電されるため次段の論理スレッショル
ド（ＶＳＳとＶＣＣの中間電圧）に到達する時間がＶＣ
Ｃに向かって充電する時間よりも速くなり高速化を図る
ことができる。さらに、素子が微細化され素子耐圧が低
下した場合でも通常動作電圧範囲より高くなる（低くな
る）時間が一瞬であるため信頼性を確保したまま高速化
が図れる。また、図１のＭＰ４，ＭＮ４で構成される負
荷駆動ＭＯＳを付加すれば図１と同様の効果も得られる
。この場合出力ＯＵＴがＭＰ４、ＭＮ４のゲートに印加
される、このため出力が切り変わるときのゲート電圧は
図１では通常動作電圧ＶＳＳより低いＶＳＬあるいは通
常動作電圧ＶＣＣより高いＶＣＨから変化するのに対し
本実施例ではＶＳＳ，ＶＣＣから変化するので、その分
高速化が図れる。According to this embodiment, since the output OUT is rapidly charged toward VCH, the time it takes to reach the next stage logic threshold (intermediate voltage between VSS and VCC) is shorter than VC.
This is faster than the time it takes to charge toward C, making it possible to increase the speed. Furthermore, even if the device is miniaturized and the device breakdown voltage is lowered, the time it takes for the voltage to rise (lower) above the normal operating voltage range is instantaneous, so high speeds can be achieved while maintaining reliability. Further, by adding a load drive MOS composed of MP4 and MN4 in FIG. 1, the same effect as in FIG. 1 can be obtained. In this case, the output OUT is applied to the gates of MP4 and MN4, so the gate voltage when the output switches changes from VSL, which is lower than the normal operating voltage VSS, or VCH, which is higher than the normal operating voltage VCC, in Figure 1. In this embodiment, since it changes from VSS and VCC, the speed can be increased accordingly.
【００１３】図６は、高電圧側制御回路ＰＯＤの他の実
施例である。本実施例は図４のＭＰ１０，ＭＰ２０の交
差接続をカレントミラー接続にしたものである。FIG. 6 shows another embodiment of the high voltage side control circuit POD. In this embodiment, the cross-connection between MP10 and MP20 in FIG. 4 is made into a current mirror connection.
【００１４】本実施例でも図４と同様の効果が得られる
。さらに、前にも述べたようにカレントミラーはＭＰ１
０のゲート電圧がＶＣＨよりＶｔｈ低い電圧に充電され
ているため動作する時点が交差接続より速い利点もある
。The same effect as in FIG. 4 can be obtained in this embodiment as well. Furthermore, as mentioned before, the current mirror is MP1
Since the gate voltage of 0 is charged to a voltage Vth lower than VCH, there is an advantage that the operation time is faster than that of cross-connection.
【００１５】図７は、低電圧側制御回路ＮＯＤの他の実
施例である。本実施例は図４のＭＮ２０，ＭＮ１２の交
差接続をカレントミラー接続にしたものである。FIG. 7 shows another embodiment of the low voltage side control circuit NOD. In this embodiment, the cross-connection between MN20 and MN12 in FIG. 4 is made into a current mirror connection.
【００１６】本実施例でも図４と同様の効果が得られる
。さらに、前にも述べたようにカレントミラーはＭＮ１
２のゲート電圧がＶＳＬよりＶｔｈ高い電圧に充電され
ているため動作する時点が交差接続より速い利点もある
。The same effect as in FIG. 4 can be obtained in this embodiment as well. Furthermore, as mentioned before, the current mirror is MN1
Since the gate voltage of No. 2 is charged to a voltage Vth higher than VSL, there is an advantage that the operation time is faster than that of cross-connection.
【００１７】ＬＳＩ内部では、負荷の種類や回路構成に
より立上り側のみ高速であることを要求されるパルスと
立ち下がり側のみ高速であることを要求されるパルスも
ある。Inside the LSI, there are some pulses that require high speed only on the rising side and pulses that require high speed only on the negative side, depending on the type of load and circuit configuration.
【００１８】図８は、本発明をパルスの立ち下がり側の
みに適用した実施例である。本実施例は、図４の高電圧
側制御回路ＰＯＤ，ＭＮ１１，ＭＰ１３をインバータＩ
Ｖ２，ＭＰ２１に変えたものであり、入力ＩＮが高電圧
から低電圧に変化して、出力ＯＵＴが高電圧から低電圧
に変化するときのみＯＵＴにオーバシュートのあるパル
スを出力する。入力ＩＮが低電圧から高電圧に変化した
場合はインバータＩＶ２とＭＰ２１により出力ＯＵＴを
通常動作電圧ＶＣＣに充電する。低電圧側制御回路ＮＯ
Ｄ，ＩＶ１，ＭＮ１３，ＭＰ１２の動作は図４と同様で
ある。FIG. 8 shows an embodiment in which the present invention is applied only to the falling side of the pulse. In this embodiment, the high voltage side control circuits POD, MN11, and MP13 in FIG.
V2, MP21, and outputs a pulse with an overshoot to OUT only when the input IN changes from high voltage to low voltage and the output OUT changes from high voltage to low voltage. When the input IN changes from a low voltage to a high voltage, the inverter IV2 and MP21 charge the output OUT to the normal operating voltage VCC. Low voltage side control circuit NO.
The operations of D, IV1, MN13, and MP12 are similar to those shown in FIG.
【００１９】本実施例により、立ち下がり側のみに高速
性を要求されるパルスの高速化が図れる。また、レイア
ウト面積も小さく出来る。According to this embodiment, it is possible to increase the speed of pulses that require high speed only on the falling side. Additionally, the layout area can be reduced.
【００２０】図９は、本発明をパルスの立ち上がり側の
みに適用した実施例である。本実施例は、図４の低電圧
側制御回路ＮＯＤ，ＭＰ１２，ＭＮ１３をインバータＩ
Ｖ２，ＭＮ２１に変えたものであり、入力ＩＮが低電圧
から高電圧に変化して、出力ＯＵＴが低電圧から高電圧
に変化するときのみＯＵＴにオーバシュートのあるパル
スを出力する。入力ＩＮが高電圧から低電圧に変化した
場合はインバータＩＶ２とＭＮ２１により出力ＯＵＴを
通常動作電圧ＶＳＳに放電する。高電圧側制御回路ＰＯ
Ｄ，ＩＶ１，ＭＰ１３，ＭＮ１１の動作は図４と同様で
ある。FIG. 9 shows an embodiment in which the present invention is applied only to the rising side of the pulse. In this embodiment, the low voltage side control circuits NOD, MP12, and MN13 in FIG.
V2 and MN21, and only when the input IN changes from a low voltage to a high voltage and the output OUT changes from a low voltage to a high voltage, a pulse with an overshoot is output to OUT. When the input IN changes from a high voltage to a low voltage, the inverter IV2 and MN21 discharge the output OUT to the normal operating voltage VSS. High voltage side control circuit PO
The operations of D, IV1, MP13, and MN11 are similar to those shown in FIG.
【００２１】本実施例により、立ち上がり側のみに高速
性を要求されるパルスの高速化が図れる。また、レイア
ウト面積も小さく出来る。According to this embodiment, it is possible to increase the speed of a pulse that requires high speed only on the rising side. Additionally, the layout area can be reduced.
【００２２】図１０は、本発明をダイナミックＲＡＭ（
ＤＲＡＭ）のセンスアンプ駆動回路に適用したときの回
路ブロック図である。Ａ０〜Ａｍはアドレス入力、ＣＳ
Ｂはチップ活性化信号、ＷＥＢは書き込み読み出し制御
信号、Ｄｉｎは書き込み情報である。ＡＢＦ，ＣＳＢＦ
，ＷＥＢＦ，ＤｉｎＢＦはそれぞれの入力信号の入力バ
ッファである。ＸＤはＸデコーダ，ワードドライバであ
り、ＣＣは制御回路、ＹＤはＹデコーダ，ＹＳドライバ
、ＲＷＣは書き込み制御回路、ＰＯＤ，ＮＯＤ，ＭＮ３
０，ＭＮ３１，ＭＰ３０，ＭＰ３１，ＩＶ３で構成され
る回路はセンスアンプ駆動回路、ＭＣＡはメモリセルア
レー、ＳＡＣはセンスアンプＳＡとデータ線プリチャー
ジ回路ＰＣＣ及び書き込み読み出し回路ＲＷで構成され
るセンスアンプ部、ＯＵＴは出力回路である。本回路の
動作を図１１の概略動作波形を参照して説明する。チッ
プ活性化信号ＣＳＢが低電圧になりチップが活性化され
ると外部入力アドレスに対応してワード線とＲＹＳ線（
読み出しサイクル）またはＷＹＳ線（書き込みサイクル
）が選択される。今、読み出しサイクルでワード線Ｗ１
とＲＹＳ線が選択されたと仮定する。ワード線が選択さ
れ立ち上がるとメモリセルの記憶情報がデータ線ＤＴ上
に読み出される。この読み出された微小信号を書き込み
読み出し回路ＲＷで検出し、出力回路ＯＵＴを介してＤ
ｏｕｔとして外部に出力する。これと同時に、データ線
上に読み出された微小信号をセンスアンプＳＡで増幅す
る。この増幅は、まず、ＳＡ１Ｔが高電圧に立上りＭＮ
３０，ＭＮ３１をオンし、高電圧制御回路ＰＯＤ，低電
圧制御回路ＮＯＤが図４で説明したように動作しセンス
アンプ駆動線ＰＰを通常動作電圧ＶＤＬより高いＶＣＨ
に充電し、ＰＮを通常動作電圧ＶＳＳより低いＶＳＬに
放電する。これによりセンスアンプの動作は高速化され
る。その後、制御信号ＳＡ２Ｂを低電圧にしてＰＯＤ，
ＮＯＤの動作を停止し、ＭＰ３０，ＭＮ３２により通常
データ線電圧ＶＤＬ，ＶＳＳに復帰する。FIG. 10 shows the present invention in a dynamic RAM (
FIG. 2 is a circuit block diagram when applied to a sense amplifier drive circuit of a DRAM. A0~Am is address input, CS
B is a chip activation signal, WEB is a write/read control signal, and Din is write information. ABF, CSBF
, WEBF, and DinBF are input buffers for respective input signals. XD is an X decoder and word driver, CC is a control circuit, YD is a Y decoder, YS driver, RWC is a write control circuit, POD, NOD, MN3
The circuit composed of 0, MN31, MP30, MP31, and IV3 is a sense amplifier drive circuit, MCA is a memory cell array, and SAC is a sense amplifier section composed of sense amplifier SA, data line precharge circuit PCC, and write/read circuit RW. , OUT is an output circuit. The operation of this circuit will be explained with reference to the schematic operation waveforms shown in FIG. When the chip activation signal CSB becomes a low voltage and the chip is activated, the word line and RYS line (
A read cycle) or a WYS line (write cycle) is selected. Now, in the read cycle, word line W1
Assume that the RYS line is selected. When the word line is selected and rises, the information stored in the memory cell is read onto the data line DT. This read out minute signal is detected by the write/read circuit RW and sent to the output circuit OUT.
Output to the outside as out. At the same time, the minute signal read onto the data line is amplified by the sense amplifier SA. In this amplification, first, SA1T rises to a high voltage and MN
30, MN31 is turned on, the high voltage control circuit POD and the low voltage control circuit NOD operate as explained in FIG. 4, and the sense amplifier drive line PP is set to VCH higher than the normal operating voltage VDL.
and discharges PN to VSL, which is lower than the normal operating voltage VSS. This speeds up the operation of the sense amplifier. After that, the control signal SA2B is set to a low voltage and the POD,
The operation of NOD is stopped and normal data line voltages VDL and VSS are restored by MP30 and MN32.
【００２３】本実施例により、ＤＲＡＭのセンスアンプ
の動作電圧が実効的に大きくなるためデータ線充放電の
高速化が図れる。また、データ線が低電圧でも高速動作
が可能となる。According to this embodiment, the operating voltage of the sense amplifier of the DRAM is effectively increased, so that data line charging and discharging can be accelerated. Furthermore, high-speed operation is possible even when the voltage of the data line is low.
【００２４】一般に、センスアンプＳＡによるデータ線
の増幅はＰＮによる放電が速くＰＰによる充電が遅い。
これは、ｐＭＯＳとｎＭＯＳの駆動能力の差や読み出し
、書き込み特性を良くするためｎＭＯＳの駆動能力を大
きくしているためである。従って、データ線の増幅速度
は充電動作で律則されている場合が多い。このような場
合には、図１２に示すように、本発明をダイナミックＲ
ＡＭ（ＤＲＡＭ）のセンスアンプ駆動線ＰＰのみに適用
すると有効である。図１０と異なる点はセンスアンプ駆
動線ＰＮの発生方法のみで他の回路の動作は図１０と同
様である。本実施例では、センスアンプ駆動線ＰＰのみ
を通常動作電圧ＶＤＬ以上のＶＣＨに充電し、ＰＮは通
常動作電圧ＶＳＳに放電する従来の駆動方法である。Generally, when data lines are amplified by the sense amplifier SA, discharging by PN is fast and charging by PP is slow. This is because the driving ability of the nMOS is increased in order to improve the difference in driving ability between the pMOS and the nMOS and the read and write characteristics. Therefore, the amplification speed of the data line is often determined by the charging operation. In such a case, as shown in FIG.
It is effective when applied only to the AM (DRAM) sense amplifier drive line PP. The only difference from FIG. 10 is the method of generating the sense amplifier drive line PN, and the operations of other circuits are the same as in FIG. In this embodiment, a conventional driving method is used in which only the sense amplifier drive line PP is charged to VCH higher than the normal operating voltage VDL, and PN is discharged to the normal operating voltage VSS.
【００２５】本実施例により、ＤＲＡＭのデータ線の充
電時間を高速化できる。また、ＤＲＡＭでは、センスア
ンプが多数ありそれを１回路のセンスアンプ駆動回路で
駆動するため負荷容量が大きい。このように大きな負荷
容量からの放電電流や充電電流を供給できる電圧源を２
つチップ内に設けると消費電力の増大やレイアウト面積
が大きくなる。このような場合には、本実施例のＰＰの
み高速化する手法が有効となる。According to this embodiment, it is possible to speed up the charging time of the data line of the DRAM. Further, in a DRAM, there are many sense amplifiers, and since they are driven by a single sense amplifier driving circuit, the load capacity is large. In this way, two voltage sources capable of supplying discharging current and charging current from a large load capacity are used.
If one is provided within the chip, power consumption and layout area will increase. In such a case, the method of speeding up only the PP of this embodiment is effective.
【００２６】図１３は、本発明を論理回路に適用した実
施例である。図４の実施例にＭＮ２２をＭＮ１１と直列
に追加し、ＭＰ２２をＭＰ１２と並列に追加し、ＡＮＤ
回路を構成したものである。入力ＩＮ１，ＩＮ２が共に
高電圧の時のみＭＮ２２，ＭＮ１１がオンとなり、ＭＰ
１２，ＭＰ２２がオフとなるためＰＯＤが動作して出力
ＯＵＴは高電圧になり、ＩＮ１，ＩＮ２のいずれか一方
、あるいは両方が低電圧の時ＮＯＤが動作してＯＵＴは
低電圧となる。真理値表を表１に示す。他の回路の動作
は図４と同様である。また、出力ＯＵＴに図１に示すＭ
Ｐ４，ＭＮ４で構成されるインバータを付加すればＮＡ
ＮＤ回路になり、インバータのゲート電圧を一時的に高
くすることが出来高速化が図れる。FIG. 13 shows an embodiment in which the present invention is applied to a logic circuit. MN22 is added in series with MN11, MP22 is added in parallel with MP12, and AND
It consists of a circuit. Only when inputs IN1 and IN2 are both high voltage, MN22 and MN11 are turned on, and MP
12, since MP22 is turned off, POD operates and the output OUT becomes a high voltage, and when one or both of IN1 and IN2 is at a low voltage, NOD operates and OUT becomes a low voltage. The truth table is shown in Table 1. The operations of other circuits are similar to those in FIG. Also, M shown in Figure 1 is connected to the output OUT.
If you add an inverter consisting of P4 and MN4, NA
It becomes an ND circuit, and the gate voltage of the inverter can be temporarily increased, thereby increasing the speed.
【００２７】[0027]
【表１】[Table 1]
【００２８】本実施例により、ＡＮＤあるいはＮＡＮＤ
回路の高速化と低電圧下での動作の安定化が図れる。According to this embodiment, AND or NAND
It is possible to increase the speed of the circuit and stabilize operation under low voltage.
【００２９】図１４は、本発明を論理回路に適用した他
の実施例である。図４の実施例にＭＮ２２をＭＮ１１と
並列に追加し、ＭＰ２２をＭＰ１２と直列に追加しＯＲ
回路を構成したものである。入力ＩＮ１，ＩＮ２が共に
低電圧の時のみＭＰ２２，ＭＰ１２がオンとなり、ＭＮ
２２，ＭＮＰ１１がオフとなるためＮＯＤが動作して出
力ＯＵＴは低電圧になり、ＩＮ１，ＩＮ２のいずれか一
方、あるいは両方が高電圧の時ＰＯＤが動作してＯＵＴ
は高電圧となる。真理値表を表２に示す。FIG. 14 shows another embodiment in which the present invention is applied to a logic circuit. Adding MN22 in parallel with MN11 and adding MP22 in series with MP12 to the embodiment of FIG. 4, OR
It consists of a circuit. Only when inputs IN1 and IN2 are both low voltage, MP22 and MP12 are turned on, and MN
22. Since MNP11 is turned off, NOD operates and the output OUT becomes a low voltage, and when either IN1, IN2 or both are at high voltage, POD operates and OUT
becomes a high voltage. The truth table is shown in Table 2.
【００３０】他の回路の動作は図４と同様である。また
、出力ＯＵＴに図１に示すＭＰ４，ＭＮ４で構成される
インバータを付加すればＮＯＲ回路になり、インバータ
のゲート電圧を一時的に高くすることが出来高速化が図
れる。The operations of other circuits are similar to those shown in FIG. Furthermore, if an inverter composed of MP4 and MN4 shown in FIG. 1 is added to the output OUT, it becomes a NOR circuit, and the gate voltage of the inverter can be temporarily increased, thereby increasing the speed.
【００３１】[0031]
【表２】[Table 2]
【００３２】本実施例により、ＯＲあるいはＮＯＲ回路
の高速化と低電圧下での動作の安定化が図れる。According to this embodiment, the speed of the OR or NOR circuit can be increased and the operation stabilized under low voltage.
【００３３】本発明では電源電圧をＶＣＣ，ＶＣＨ，Ｖ
ＳＳ，ＶＳＬと４種類使用するためｎＭＯＳ，ｐＭＯＳ
の基板バイアス電圧の電圧値の選択が重要になる。本発
明をＤＲＡＭに適用すると、ＤＲＡＭでは、■外来雑音
（入力アンダーシュート）対策、■接合容量の低減、と
いう２つの目的から基板バイアス電圧を印加している。
図１６は、ＬＳＩの断面構造で基板バイアス電圧の印加
方法を示したものである。ｎＭＯＳの基板バイアス電圧
ＶＢＢはＶＳＬより低い電圧印加し、ｐＭＯＳの基板に
は最も高い電圧ＶＣＨを印加すればよい。In the present invention, the power supply voltages are VCC, VCH, V
nMOS, pMOS for use in SS, VSL and 4 types
The selection of the voltage value of the substrate bias voltage is important. When the present invention is applied to a DRAM, a substrate bias voltage is applied to the DRAM for the following two purposes: (1) Measures against external noise (input undershoot) and (2) Reduction of junction capacitance. FIG. 16 shows a method of applying a substrate bias voltage using a cross-sectional structure of an LSI. The nMOS substrate bias voltage VBB may be applied with a voltage lower than VSL, and the pMOS substrate may be applied with the highest voltage VCH.
【００３４】本実施例により基本的なＣＭＯＳプロセス
で本発明が実現できる。According to this embodiment, the present invention can be realized using a basic CMOS process.
【００３５】しかし、図１６の実施例では、ソースがＶ
ＣＬに接続されているｎＭＯＳの基板とＶＳＳに接続さ
れているｎＭＯＳ基板が同じであるため、両ｎＭＯＳの
しきい値電圧Ｖｔｈが基板バイアス効果により変わる。
これは、ｐＭＯＳについても同様である。このような場
合には、図１７に示す３重ウェル構造を用いてそれぞれ
のＭＯＳトランジスタの基板を分離し適正な基板バイア
ス電圧を印加すればよい。すなわち、ソースがＶＣＣに
接続されているｐＭＯＳの基板はＶＣＣに接続し、ソー
スがＶＣＨに接続されているｐＭＯＳの基板はＶＣＨに
接続する。ｎＭＯＳも同様に、ソースがＶＳＳに接続さ
れているｎＭＯＳの基板はＶＢＢ１に接続し、ソースが
ＶＳＬに接続されているｎＭＯＳの基板はＶＢＢ２に接
続すればよい。また、本発明のもう１つの目的である低
電圧下での動作では基板バイアス電圧を印加すると次の
ような弊害も大きくなる。However, in the embodiment of FIG.
Since the nMOS substrate connected to CL and the nMOS substrate connected to VSS are the same, the threshold voltage Vth of both nMOSs changes due to the substrate bias effect. The same applies to pMOS. In such a case, the triple well structure shown in FIG. 17 may be used to separate the substrates of each MOS transistor and apply an appropriate substrate bias voltage. That is, a pMOS substrate whose source is connected to VCC is connected to VCC, and a pMOS substrate whose source is connected to VCH is connected to VCH. Similarly for nMOS, the nMOS substrate whose source is connected to VSS may be connected to VBB1, and the nMOS substrate whose source is connected to VSL may be connected to VBB2. Furthermore, in operation under low voltage, which is another object of the present invention, applying a substrate bias voltage increases the following disadvantages.
【００３６】■ 基板バイアス電圧のバラツキにより
、素子のしきい値電圧がばらつく（しきい値電圧の設定
精度を悪くする）。[0036]Due to variations in the substrate bias voltage, the threshold voltages of the elements vary (degrading the accuracy of threshold voltage setting).
【００３７】■ 基板バイアス電圧を印加することに
より、短チャネル領域でのしきい値電圧低下（短チャネ
ル効果）がより厳しくなり、短チャネル化に対し不利で
ある。このような理由で低電圧下の動作では基板バイア
ス電圧０Ｖが望ましい。この場合も図１７の３重ウェル
構造を用いることにより容易に基板バイアス電圧０Ｖが
実現できる。すなわち、ｐＭＯＳの基板は前述したよう
に、そのソース電圧に対応してそれぞれＶＣＣ，ＶＣＨ
に接続する。ｎＭＯＳの基板は、ＶＢＢ１をＶＳＳに接
続し、ＶＢＢ２をＶＳＬに接続すればよい。(2) By applying a substrate bias voltage, the threshold voltage drop in the short channel region (short channel effect) becomes more severe, which is disadvantageous for shortening the channel. For these reasons, a substrate bias voltage of 0 V is desirable for operation under low voltage. In this case as well, the substrate bias voltage of 0 V can be easily achieved by using the triple well structure shown in FIG. That is, as mentioned above, the pMOS substrate has VCC and VCH, respectively, corresponding to its source voltage.
Connect to. For the nMOS substrate, VBB1 may be connected to VSS, and VBB2 may be connected to VSL.
【００３８】本実施例により、ＭＯＳトランジスタの基
板バイアス電圧がそれぞれのＭＯＳトランジスタで適正
に印加することができる。According to this embodiment, the substrate bias voltage of the MOS transistor can be appropriately applied to each MOS transistor.
【００３９】ここで、ＶＣＨ，ＶＣＣ，ＶＳＳ，ＶＳＬ
の４つの電圧は、すべて外部より印加してもよいし、Ｖ
ＣＣ，ＶＳＳを外部から印加し、ＶＣＨ、ＶＳＬをチッ
プ内部で発生してもよい。ＶＣＨ，ＶＳＬを外部より印
加し、ＶＣＣ，ＶＳＳを内部で発生してもよい。外部印
加電圧と内部発生電圧の組合せは自由であり、どのよう
に組み合わせても本発明の本質は変わるものではない。
具体的電圧値の例を表３に示す。[0039] Here, VCH, VCC, VSS, VSL
All four voltages may be applied externally, or V
CC and VSS may be applied externally, and VCH and VSL may be generated inside the chip. VCH and VSL may be applied externally, and VCC and VSS may be generated internally. The externally applied voltage and the internally generated voltage can be freely combined, and the essence of the present invention does not change no matter how they are combined. Table 3 shows examples of specific voltage values.
【００４０】[0040]
【表３】[Table 3]
【００４１】図１８は、本発明をＤＲＡＭに適用した実
施例である。ＡＢＦはアドレスバッファである。チップ
活性化信号ＣＳＢ，書き込み読みだし制御信号ＷＥＢ，
データ入力Ｄｉｎの各入力バッファはＡＢＦと同じ回路
方式を用いている。ＸＰ，ＷＤはワード線選択用Ｘプリ
デコーダとワードドライバであり、図１０，図１２のＸ
Ｄに対応する。ＣＣは制御回路であり、ＳＡＣはセンス
アンプ駆動線ＰＰ，ＰＮの駆動回路であり、図１０，図
１２と同じである。ＹＰ、ＹＳＤは読みだし制御信号Ｒ
ＹＳ，書き込み制御信号ＷＹＳ選択用Ｙプリデコーダと
ドライバであり、図１０，図１２のＹＤに対応する。Ｖ
Ｌは、特開昭５８−７０４８２ 号に開示されているよ
うな電圧リミッタ回路であり、本発明のドライバに印加
する電圧を発生する。その他の回路は、図１０，図１２
と同じである。ＡＢＦ内のＯＤＤは、本発明の実施例図
１から図９に示すドライバであり、ＯＤＡは図１３に示
すＡＮＤ回路である。回路の動作は、図１０，図１２と
同じである。FIG. 18 shows an embodiment in which the present invention is applied to a DRAM. ABF is an address buffer. Chip activation signal CSB, write/read control signal WEB,
Each input buffer of data input Din uses the same circuit system as ABF. XP and WD are the X predecoder and word driver for word line selection, and the X in FIGS. 10 and 12
Corresponds to D. CC is a control circuit, and SAC is a drive circuit for sense amplifier drive lines PP and PN, which are the same as in FIGS. 10 and 12. YP and YSD are readout control signals R
YS is a Y predecoder and driver for selecting the write control signal WYS, and corresponds to YD in FIGS. 10 and 12. V
L is a voltage limiter circuit as disclosed in Japanese Unexamined Patent Publication No. 58-70482, which generates a voltage to be applied to the driver of the present invention. Other circuits are shown in Figures 10 and 12.
is the same as ODD in the ABF is a driver shown in embodiments of the present invention from FIGS. 1 to 9, and ODA is an AND circuit shown in FIG. The operation of the circuit is the same as in FIGS. 10 and 12.
【００４２】[0042]
【発明の効果】本発明を用いれば過渡的に定常電圧より
高い、あるいは低い電圧のパルス信号で負荷を駆動する
ことが出来るため高速化が図れる。さらに、このパルス
信号を負荷駆動用のＭＯＳトランジスタのゲートに印加
することによりＭＯＳトランジスタの駆動能力を増加し
高速化と低電圧下での安定動作が図れる。According to the present invention, a load can be driven transiently with a pulse signal of a voltage higher or lower than a steady voltage, thereby increasing speed. Furthermore, by applying this pulse signal to the gate of a MOS transistor for driving a load, the driving capability of the MOS transistor is increased, and high speed operation and stable operation under low voltage can be achieved.
【図１】本発明の第一の実施例を示す図。FIG. 1 is a diagram showing a first embodiment of the present invention.
【図２】図１を説明するための図。FIG. 2 is a diagram for explaining FIG. 1.
【図３】本発明の第２の実施例。FIG. 3 shows a second embodiment of the invention.
【図４】本発明の第３実施例。FIG. 4 shows a third embodiment of the present invention.
【図５】図４の動作を説明するための図。FIG. 5 is a diagram for explaining the operation of FIG. 4;
【図６】出力のオーバシュート波形を制御するＰＯＤ，
ＮＯＤの他の実施例。[Figure 6] POD that controls output overshoot waveform,
Other embodiments of NOD.
【図７】出力のオーバシュート波形を制御するＰＯＤ，
ＮＯＤの他の実施例。[Figure 7] POD that controls output overshoot waveform,
Other embodiments of NOD.
【図８】本発明をパルスの立ち下がり側のみに適用した
実施例。FIG. 8 is an embodiment in which the present invention is applied only to the falling side of the pulse.
【図９】本発明をパルスの立ち下がり側のみに適用した
実施例。FIG. 9 is an embodiment in which the present invention is applied only to the falling side of the pulse.
【図１０】本発明をＤＲＡＭのセンスアンプ駆動回路に
適用した実施例。FIG. 10 is an embodiment in which the present invention is applied to a DRAM sense amplifier drive circuit.
【図１１】図１０の動作を説明するための図。FIG. 11 is a diagram for explaining the operation of FIG. 10.
【図１２】ＤＲＡＭのセンスアンプ駆動回路に適用した
他の実施例。FIG. 12 shows another embodiment applied to a DRAM sense amplifier drive circuit.
【図１３】本発明をＡＮＤ回路に適用した実施例。FIG. 13 is an embodiment in which the present invention is applied to an AND circuit.
【図１４】本発明をＯＲ回路に適用した実施例。FIG. 14 is an embodiment in which the present invention is applied to an OR circuit.
【図１５】従来の回路。FIG. 15: Conventional circuit.
【図１６】本発明を搭載するＬＳＩの断面構造。FIG. 16 shows a cross-sectional structure of an LSI equipped with the present invention.
【図１７】本発明を搭載するＬＳＩの断面構造。FIG. 17 shows a cross-sectional structure of an LSI equipped with the present invention.
【図１８】本発明をＤＲＡＭに適用した実施例である。FIG. 18 is an embodiment in which the present invention is applied to a DRAM.
ＩＮ，ＩＮ１，ＩＮ２…入力信号、ＯＵＴ…出力信号、
ＭＰ１からＭＰ３０…ｐチャネルＭＯＳトランジスタ、
ＭＮ１からＭＮ３４…ｎチャネルＭＯＳトランジスタ、
ＶＣＣ〜ＶＳＳ…通常動作電圧、ＶＣＨ…通常動作電圧
より高い電圧、ＶＳＬ…通常動作電圧より低い電圧、Ｍ
ＣＡ…メモリセルアレー、ＯＵＴ…出力回路。IN, IN1, IN2...input signal, OUT...output signal,
MP1 to MP30...p channel MOS transistors,
MN1 to MN34...n channel MOS transistors,
VCC~VSS...normal operating voltage, VCH...voltage higher than normal operating voltage, VSL...voltage lower than normal operating voltage, M
CA...Memory cell array, OUT...Output circuit.
Claims (4)
回路において、出力振幅より高い振幅の該回路内信号で
負荷駆動用ＭＯＳトランジスタのゲートを制御すること
を特徴とする半導体駆動回路。1. A semiconductor drive circuit that operates with an applied voltage of two or more values, wherein the gate of a load driving MOS transistor is controlled by an internal signal having an amplitude higher than an output amplitude.
回路において、出力信号の立上り時は定常電圧より高い
電圧を出力し、立下がり時は定常電圧より低い電圧を出
力する第１の回路と、定常電圧を出力する第２の回路と
、出力電圧の検出回路で構成され、出力電圧の検出結果
により上記第１，第２の回路の動作を切り換えることを
特徴とする半導体駆動回路。2. In a semiconductor drive circuit that operates with an applied voltage of two or more values, a first circuit that outputs a voltage higher than the steady voltage when the output signal rises and outputs a voltage lower than the steady voltage when the output signal falls. 1. A semiconductor drive circuit comprising: a second circuit that outputs a steady voltage; and an output voltage detection circuit, the operation of the first and second circuits being switched based on the output voltage detection result.
Ｄ，ＯＲの論理機能を具備することを特徴とする半導体
駆動回路。3. The semiconductor drive circuit according to claim 2, wherein the AN
A semiconductor drive circuit characterized by having D and OR logic functions.
クランダムアクセスメモリのセンスアンプ共通線を駆動
することを特徴とする半導体駆動回路。4. A semiconductor drive circuit, wherein the output terminal according to claim 1 drives a sense amplifier common line of a dynamic random access memory.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086549A JPH04318394A (en) | 1991-04-18 | 1991-04-18 | Semiconductor driving circuit |
| KR1019920006240A KR100231393B1 (en) | 1991-04-18 | 1992-04-15 | Semiconductor integrated circuit |
| US07/870,460 US5289425A (en) | 1991-04-18 | 1992-04-17 | Semiconductor integrated circuit device |
| US08/152,387 US5347492A (en) | 1991-04-18 | 1993-11-16 | Semiconductor integrated circuit device |
| US08/282,311 US5448526A (en) | 1991-04-18 | 1994-07-29 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086549A JPH04318394A (en) | 1991-04-18 | 1991-04-18 | Semiconductor driving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318394A true JPH04318394A (en) | 1992-11-09 |
Family
ID=13890089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086549A Pending JPH04318394A (en) | 1991-04-18 | 1991-04-18 | Semiconductor driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318394A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817386A1 (en) * | 1994-03-30 | 1998-01-07 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| EP0942535A1 (en) * | 1998-03-09 | 1999-09-15 | Siemens Aktiengesellschaft | Tri-state buffers |
| JP2006351173A (en) * | 1997-06-16 | 2006-12-28 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
-
1991
- 1991-04-18 JP JP3086549A patent/JPH04318394A/en active Pending
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