JPH04315891A - Image memory - Google Patents

Abstract

PURPOSE:To reduce the occupancy area of a data register and to restrain the increase of a chip size by making plural sense amplifiers correspondent to the data register, selecting an sense amplifier and connecting it with the data register. CONSTITUTION:Data amplified by sense amplifiers 15(SA 1 to SA 8) are sent to read data registers 2(RDR a to RDR d) via a transfer gate TG opened and closed by transfer signals DT 1 and DT 2 and latched. These signals DT 1 and DT 2 are controlled so as to open the TG for a specified time for transferring data after the sense amplifiers 15 are amplified and thus, two sense amplifiers 15 are selected for a one bit read data register 2 and data is transferred. Since the number of data registers is reduced by this constitution, the occupancy area is reduced and the increase of the chip size is restrained. The constitution of a write register is almost similar to that of the read register 2 as well.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は画像メモリに関し、特に
メモリセルアレイとパラレルなデータ転送を行い、外部
とシルアルなデータ入出力を行うデータレジスタおよび
センスアンプを備えた画像メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image memory, and more particularly to an image memory equipped with a data register and a sense amplifier that performs parallel data transfer with a memory cell array and serial data input/output with the outside.

【０００２】0002

【従来の技術】従来、この種の画像メモリはメモリセル
アレイとセンスアンプおよびデータレジスタを備え、し
かもこのセンスアンプとデータレジスタが１対１になる
ように構成されている。2. Description of the Related Art Conventionally, this type of image memory includes a memory cell array, a sense amplifier, and a data register, and the sense amplifier and data register are arranged in a one-to-one relationship.

【０００３】図４は従来の一例を示す画像メモリのブロ
ック図である。図４に示すように、この画像メモリはフ
ァーストイン・ファーストアウト（以下、ＦＩＦＯ）構
成のＮＴＳＣ方式の１フィールド分の画像データを記憶
するするように構成されたフィールドメモリである。こ
のフィールドメモリは、２６３ワード×９１０×４ビッ
ト構成のメモリセルアレイ１を有し、そのアドレス指定
はコントローラ１２の指示によりライト行アドレスポイ
ンタ９，リード行アドレスポインタ１０あるいはリフレ
ッシュアドレスポインタ１１を介し行アドレスポインタ
８を駆動してメモリセルアレイ１にアクセスする。コン
トローラ１２にはリフレッシュタイマ１３が接続され、
リフレッシュ信号Ｒｅｆを送出している。かかるメモリ
セルアレイ１のデータ入力側にはライトデータレジスタ
５が接続され、このレジスタ５にライトアドレスポイン
タ６およびデータ入力バッファ７が接続される。また、
出力側には、センスアンプを省略しているが、リードデ
ータレジスタ２を配置し、このレジスタ２にはリードア
ドレスポインタ３およびデータ出力バッファ４が接続さ
れる。これらライトアドレスポインタ６およびリードア
ドレスポインタ３を介し、ライトデータレジスタ５およ
びリードデータレジスタ２はそれぞれ独立にライトクロ
ック（以下、ＷＣＫ）およびリードクロック（以下、Ｒ
ＣＫ）に同期してデータの入出力を行っている。ライト
データレジスタ５とリードデータレジスタ２は内部がＡ
，Ｂの２つに分割されたスプリットバッファ構成になっ
ており、一方がシリアルなデータ入力又は出力を行って
いる間に他方がメモリセルアレイ１と４５５×４ビット
のデータ転送を行う。また、リードとライトでデータ転
送を同時に行う必要がある場合は、コントローラ１２が
優先順位を判断し、リード又はライトにリフレッシュを
加えた３つの動作を制御する。かかるデータ転送の要求
はそれぞれライトアドレスポインタ６及びリードアドレ
スポインタ３から出力されるＥＯＬＡ又はＥＯＬＢによ
って行われる。これらの信号はポインタ３，６がＡ，Ｂ
の最後のアドレスを示した時にコントローラ１２へ出力
される。すなわち、４５４又は９０９番目のアドレスに
なった時点で出力される。一方、リードアドレスはリー
ドアドレスリセット信号（以下、ＲＡＲ）によってリセ
ットされ、またライトアドレスはライトアドレスリセッ
ト信号（以下、ＷＡＲ）によってリセットされることに
より、リードアドレスポインタ３とライトアドレスポイ
ンタ６はそれぞれ０番地を示す。FIG. 4 is a block diagram of a conventional image memory. As shown in FIG. 4, this image memory is a field memory configured to store one field of image data of the NTSC system in a first-in-first-out (hereinafter referred to as FIFO) configuration. This field memory has a memory cell array 1 with a 263 word x 910 x 4 bit configuration, and its addressing is specified by a row address via a write row address pointer 9, a read row address pointer 10, or a refresh address pointer 11 according to instructions from a controller 12. The pointer 8 is driven to access the memory cell array 1. A refresh timer 13 is connected to the controller 12,
A refresh signal Ref is being sent. A write data register 5 is connected to the data input side of the memory cell array 1, and a write address pointer 6 and a data input buffer 7 are connected to this register 5. Also,
Although a sense amplifier is omitted, a read data register 2 is arranged on the output side, and a read address pointer 3 and a data output buffer 4 are connected to this register 2. Through these write address pointer 6 and read address pointer 3, the write data register 5 and read data register 2 are independently connected to a write clock (hereinafter referred to as WCK) and a read clock (hereinafter referred to as R
Data input/output is performed in synchronization with CK). Write data register 5 and read data register 2 are internally A.
. Furthermore, if it is necessary to perform data transfer simultaneously for read and write, the controller 12 determines the priority order and controls three operations including read or write plus refresh. Such a data transfer request is made by EOLA or EOLB output from the write address pointer 6 and read address pointer 3, respectively. These signals indicate that pointers 3 and 6 are A and B.
is output to the controller 12 when the last address is indicated. That is, it is output when the 454th or 909th address is reached. On the other hand, the read address is reset by a read address reset signal (hereinafter referred to as RAR), and the write address is reset by a write address reset signal (hereinafter referred to as WAR), so that read address pointer 3 and write address pointer 6 are respectively set to 0. Indicates the street address.

【０００４】図５は図４における各回路を搭載するＬＳ
Ｉチップの概略レイアウト図である。図５に示すように
、ここでは図４におけるフィールドメモリをＬＳＩ化し
たときのレイアウトを示しているが、メモリセルアレイ
１の９１０×４ビットのうち０〜４５４までをＡ側、４
５５〜９０９までをＢ側とし、Ａ側を図中の上部に且つ
Ｂ側を下部にそれぞれ配置している。これらＡ側および
Ｂ側はそれぞれ点線ａｂに対し対称の構成になっている
ので、説明の都合上以下にはＡ側のみを説明する。メモ
リセルアレイ１Ａは２６３ワード×４５５×４カラム構
成であり、センスアンプ１５Ａは４５５×４個存在する
。このメモリセルアレイ１Ａの上部には、ライトデータ
レジスタ５Ａを配置し、さらにその上にライトアドレス
ポインタ６Ａを配置している。また、メモリセルアレイ
１Ａの下部には、センスアンプ１５Ａのリードデータレ
ジスタ２Ａ，リードアドレスポインタ３Ａを配置してい
る。これらライトデータレジスタ５Ａ及びリードデータ
レジスタ２Ａはどちらも４５５×４ビット構成となって
いる。すなわち、Ａ側およびＢ側を合わせると、２６３
ワード×９１０×４ビットになる。FIG. 5 shows an LS equipped with each circuit in FIG.
FIG. 2 is a schematic layout diagram of an I-chip. As shown in FIG. 5, this shows the layout when the field memory in FIG.
55 to 909 are designated as the B side, with the A side placed at the top and the B side placed at the bottom in the figure. Since these A side and B side each have a symmetrical configuration with respect to the dotted line ab, only the A side will be described below for convenience of explanation. The memory cell array 1A has a configuration of 263 words x 455 x 4 columns, and there are 455 x 4 sense amplifiers 15A. A write data register 5A is arranged above the memory cell array 1A, and a write address pointer 6A is arranged above it. Furthermore, a read data register 2A and a read address pointer 3A of the sense amplifier 15A are arranged below the memory cell array 1A. Both the write data register 5A and the read data register 2A have a 455×4 bit configuration. In other words, when A side and B side are combined, 263
Word x 910 x 4 bits.

【０００５】図６は図４および図５におけるリードデー
タレジスタとセンスアンプの実際のレイアウト配置を考
慮した回路図である。図６に示すように、ここではリー
ドデータレジスタ（ＲＤＲａ〜ＲＤＲｄ）２とセンスア
ンプ部（ＳＡ１〜ＳＡ４）１５の回路構成の一部を、チ
ップレイアウトに対応させて表わしている。尚、ライト
データレジスタもほぼ同様の構成であり、ここではリー
ドデータレジスタ２を例にとって説明する。まず、セン
スアンプ（ＳＡ１〜ＳＡ４）１５には、ビット線Ｄ１〜
Ｄ４およびＤ１〜Ｄ４の反転｛以下、Ｄ１（−）〜Ｄ４
（−）と称す｝が１ビットのメモリセルＭ１〜Ｍ４およ
びＭ１〜Ｍ４の各反転｛以下、Ｍ１（−）〜Ｍ４（−）
と称す｝を介して接続される。これらメモリセルＭ１〜
Ｍ４およびＭ１（−）〜Ｍ４（−）はそれぞれ別々の１
本のワード線により選択される。まず、データ転送動作
は選択されたメモリセルＭのデータがビット線上にＤ１
〜Ｄ４とＤ１（−）〜Ｄ４（−）間の差電位として現わ
れるので、これをセンスアンプ（ＳＡ１〜ＳＡ４）１５
が増幅する。この増幅されたデータはデータ転送信号（
以下、ＤＴと称す）によって開閉されるトランスファゲ
ート（ＴＧ）を介してリードデータレジスタ（ＲＤＲａ
〜ＲＤＲｄ）２に送られ、そこでラッチされる。上述し
たＴＧはデータ転送時のセンスアンプ１５によるデータ
増幅完了後に一定時間だけ開くように制御される。FIG. 6 is a circuit diagram taking into consideration the actual layout arrangement of the read data register and sense amplifier in FIGS. 4 and 5. As shown in FIG. 6, part of the circuit configuration of the read data registers (RDRa to RDRd) 2 and the sense amplifier sections (SA1 to SA4) 15 is shown here in correspondence with the chip layout. Note that the write data register has almost the same configuration, and will be explained here by taking the read data register 2 as an example. First, the sense amplifiers (SA1 to SA4) 15 have bit lines D1 to
D4 and inversion of D1 to D4 {Hereafter, D1(-) to D4
(-)} is 1-bit memory cells M1 to M4 and each inversion of M1 to M4 {hereinafter referred to as M1(-) to M4(-)
}. These memory cells M1~
M4 and M1(-) to M4(-) are each separate 1
Selected by book word line. First, in the data transfer operation, the data of the selected memory cell M is transferred onto the bit line D1.
It appears as a difference potential between ~D4 and D1(-)~D4(-), so this is applied to the sense amplifier (SA1~SA4) 15.
is amplified. This amplified data is the data transfer signal (
Read data register (RDRa)
~RDRd)2 and is latched there. The above-mentioned TG is controlled to open only for a certain period of time after the sense amplifier 15 completes data amplification during data transfer.

【０００６】次に、シリアルなデータ出力の動作につい
て説明する。なお、図４で説明したフィールドバッファ
はデータの入出力を４ビットずつ行うようになっている
が、ここでは説明を簡単にするために、２ビットずつで
説明する。まず、ＲＤＲａ〜ＲＤＲｄがラッチしている
データは、リードアドレスポインタＲＡＰａ，ＲＡＰｂ
が出力するリードスイッチ信号ＲＳＷａ，ＲＳＷｂによ
り開閉されるＴＧを介してシリアルバスＳＢ０，ＳＢ１
に出力される。また、リードアドレスポインタＲＡＰａ
，ＲＡＰｂはＲＡＲにより０番地にセットされ、ＲＣＫ
に同期して順次シフトされるシフトレジスタで構成され
ている。かかるポインタＲＡＰは必ず１アドレスのみを
示し、２つ以上のアドレスを示すことはない。また、１
アドレスが図６では２ビットに対応し、図４および図５
では４ビットに対応している。Next, the operation of serial data output will be explained. Note that the field buffer described with reference to FIG. 4 inputs and outputs data in units of 4 bits, but here, to simplify the explanation, explanation will be made in units of 2 bits. First, the data latched by RDRa to RDRd are read address pointers RAPa and RAPb.
Serial buses SB0 and SB1 are connected via TGs that are opened and closed by reed switch signals RSWa and RSWb output by
is output to. In addition, the read address pointer RAPa
, RAPb is set to address 0 by RAR, and RCK
It consists of shift registers that are shifted sequentially in synchronization with the Such a pointer RAP always indicates only one address, never more than one address. Also, 1
The address corresponds to 2 bits in FIG. 6, and
It supports 4 bits.

【０００７】また、図６において、リードデータレジス
タＲＤＲａ〜ＲＤＲｄはビット線ピッチに横一列に並ん
でいる。しかし、近年の高集積化によってビット線ピッ
チが狭くなり、このためリードデータレジスタＲＤＲが
ビット線ピッチに収まらなくなる事態も出現している。 このことを以下に説明する。Further, in FIG. 6, read data registers RDRa to RDRd are arranged horizontally in a row at the bit line pitch. However, with the recent increase in integration, the bit line pitch has become narrower, and as a result, a situation has arisen in which the read data register RDR no longer fits within the bit line pitch. This will be explained below.

【０００８】図７は図６に示す回路ブロックのＬＳＩ高
集積化によりビット線間ピッチが狭くなったときのリー
ドデータレジスタとセンスアンプの回路図である。図７
に示すように、かかる回路構成は図６と全く同じである
ので、動作説明を省略する。ここで、ＲＤＲａ〜ＲＤＲ
ｄが図中で縦積になっているため、ＲＤＲの縦方向の長
さが増大し、少なく見積もっても１００μｍ程度増加す
ると考えられる。また、前述した図５において、データ
レジスタはリードおよびライト合わせて４個あるため、
チップの短辺は４００μｍ程度増加すると考えられる。 　　従って、チップの短辺を仮に５ｍｍとすると、８％
〜１０％のチップサイズの増大となる。FIG. 7 is a circuit diagram of a read data register and a sense amplifier when the pitch between bit lines becomes narrower due to higher integration of LSI in the circuit block shown in FIG. Figure 7
As shown in FIG. 6, the circuit configuration is exactly the same as that in FIG. 6, so the explanation of the operation will be omitted. Here, RDRa~RDR
Since d is a vertical product in the figure, the length of the RDR in the vertical direction increases, and is thought to increase by about 100 μm at the lowest estimate. In addition, in FIG. 5 mentioned above, there are four data registers in total for read and write, so
It is thought that the short side of the chip increases by about 400 μm. Therefore, if the short side of the chip is 5 mm, 8%
~10% increase in chip size.

【０００９】[0009]

【発明が解決しようとする課題】上述した従来の画像メ
モリは、センスアンプ１個に対してデータレジスタ１ビ
ットで対応しているため、レイアウト上で、１ワード線
下のセンスアンプ数分のデータレジスタを配置しなけれ
ばならない。従って、ＬＳＩの高集積化によってビット
線ピッチが狭くなった時にデータレジスタが１列では並
びきらず、２列以上にしなければならない。そのため、
メモリセルアレイ内のデータレジスタが２列幅以上の面
積が必要となり、チップの短辺又は長辺を大きくするこ
とになるので、チップサイズが増大し、製造コストの増
大を招くという欠点がある。[Problems to be Solved by the Invention] In the conventional image memory described above, one bit of data register corresponds to one sense amplifier. A register must be placed. Therefore, when the bit line pitch becomes narrower due to higher integration of LSIs, the data registers cannot be arranged in one row, but must be arranged in two or more rows. Therefore,
The data register in the memory cell array requires an area with a width of two columns or more, which increases the short side or long side of the chip, resulting in an increase in chip size and an increase in manufacturing costs.

【００１０】本発明の目的は、かかるデータレジスタの
数を削減してチップ上の占有面積を小さくするとともに
、高集積化によりビット線ピッチが狭くなってもデータ
レジスタを一列に配列でき且つそれによるチップサイズ
の増大および製造コストの増大を抑制することのできる
画像メモリを提供することにある。It is an object of the present invention to reduce the number of such data registers to reduce the area occupied on a chip, and also to enable the data registers to be arranged in a line even if the bit line pitch becomes narrower due to higher integration. An object of the present invention is to provide an image memory that can suppress increases in chip size and manufacturing costs.

【００１１】[0011]

【課題を解決するための手段】本発明の画像メモリは、
画像データを書き込み記憶し読み出す画像メモリにおい
て、一ワード線下にｍ個のセンスアンプを有するｎワー
ド×ｍビットのメモリセルアレイと、前記メモリセルア
レイとの間でｌビットパラレルにデータ転送を行い且つ
シリアルなデータ入出力を行うｌビットのデータレジス
タと、前記データレジスタの一ビットに対し前記メモリ
セルアレイの前記センスアンプを複数個接続し且つ接続
された前記複数個のセンスアンプのうち一つを選択して
前記データレジスタの一ビットに接続する選択手段とを
有して構成される。[Means for Solving the Problems] The image memory of the present invention includes:
In an image memory in which image data is written, stored, and read, data is transferred between an n-word x m-bit memory cell array having m sense amplifiers under one word line and the memory cell array in l-bit parallel and serial data transfer. an l-bit data register that performs data input/output; and a plurality of sense amplifiers of the memory cell array are connected to one bit of the data register, and one of the plurality of connected sense amplifiers is selected. and selecting means connected to one bit of the data register.

【００１２】0012

【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.

【００１３】図１は本発明の一実施例を示す画像メモリ
のブロック図である。図１に示すように、本実施例はＦ
ＩＦＯ構成のフィールドバッファを示し、２６３ワード
×９１０×４ビット構成のメモリセルアレイ１と、２２
７ビットのＡ部および２２８ビットのＢ部から構成され
るリードデータレジスタ２及びライトデータレジスタ５
とを有し、各データレジスタ２および５は４５５ビット
の構成になっている。この各データレジスタ２，５のＡ
，Ｂが２つずつ配置されているのは、メモリセルアレイ
１の１ワード線下の９１０×４ビットに対しＡ及びＢで
インタリーブ動作を行う事を表わしている。すなわち、
９１０番地のうち０〜２２６，４５５〜６８１をＡ部が
受け持ち、２２７〜４５４，６８２〜９０９をＢ部が受
け持つことにより、交互にデータ転送を行う。データ入
力バッファ７に入力された入力データＤＩ０〜ＤＩ３は
４ビット毎にコントローラ１２からのＷＣＫに同期して
ライトアドレスポインタ６で示されるライトデータレジ
スタ５に入力される。一方データ出力バッファ４から出
力される出力データＤＯ０〜ＤＯ３は４ビットずつコン
トローラ１２からのＲＣＫに同期してリードアドレスポ
インタ３で示されるリードデータレジスタ２から出力さ
れる。このリードアドレスポインタ３はＲＣＫに同期し
、またライトアドレスポインタ６はＷＣＫに同期してイ
ンクリメントされ、ＲＡＲ，ＷＡＲにより０番地にそれ
ぞれリセットされる。尚、メモリセルアレイ１に対する
アドレス指定については、前述した従来例（図４）と同
様であるので、説明を省略する。FIG. 1 is a block diagram of an image memory showing an embodiment of the present invention. As shown in FIG.
It shows a field buffer with an IFO configuration, and includes memory cell arrays 1 and 22 with a 263 word x 910 x 4 bit configuration.
Read data register 2 and write data register 5 consisting of a 7-bit A part and a 228-bit B part
Each data register 2 and 5 has a 455-bit configuration. A of each data register 2, 5
, B are arranged in pairs to indicate that the 910×4 bits below one word line of the memory cell array 1 are interleaved with A and B. That is,
Among addresses 910, part A takes charge of addresses 0 to 226, 455 to 681, and part B takes charge of addresses 227 to 454, 682 to 909, thereby performing data transfer alternately. The input data DI0 to DI3 input to the data input buffer 7 are input to the write data register 5 indicated by the write address pointer 6 in synchronization with WCK from the controller 12 every 4 bits. On the other hand, the output data DO0 to DO3 outputted from the data output buffer 4 are outputted from the read data register 2 indicated by the read address pointer 3 in synchronization with RCK from the controller 12 in 4-bit units. This read address pointer 3 is incremented in synchronization with RCK, and the write address pointer 6 is incremented in synchronization with WCK, and is reset to address 0 by RAR and WAR, respectively. Note that address designation for the memory cell array 1 is the same as in the prior art example (FIG. 4) described above, so a description thereof will be omitted.

【００１４】かかるフィールドバッファにおけるデータ
転送は、リード又はライトのアドレスポインタ３又は６
が２２６，４５４，６８１，９０９を示した時にＥＯＬ
Ａ，ＥＯＬＢによりコントローラ１２に要求する。これ
ら各ポインタが示す２２６，６８１のときＥＯＬＡ、４
５４，９０９のときＥＯＬＢが出力される。このＥＯＬ
ＡはＡ側のデータ転送の要求信号であり、ＥＯＬＢはＢ
側のデータ転送の要求信号である。また、ライトデータ
転送の時はライト行アドレスポインタ９が示す行アドレ
スを、またリードデータ転送の時はリード行アドレスポ
インタ１０が示す行アドレスを、更にリフレッシュの時
はリフレッシュアドレスポインタ１１が示す行アドレス
をそれぞれ行アドレスデコーダ８に送出することにより
、メモリセルアレイ１上の２６３ワードのうち１ワード
上の０〜２２６，２２７〜４５４，４５５〜６８１，６
８２〜９０９のいずれかをリード又はライトデータ転送
する。これらの各動作が重なった場合は、コントローラ
１２が優先順位をつけて制御する。[0014] Data transfer in such a field buffer is performed by reading or writing address pointer 3 or 6.
EOL when shows 226,454,681,909
A, EOLB requests the controller 12. When these pointers indicate 226,681, EOLA is 4.
When the value is 54,909, EOLB is output. This EOL
A is a request signal for data transfer on the A side, and EOLB is a request signal for data transfer on the A side.
This is a request signal for data transfer on the side. Also, during write data transfer, the row address indicated by the write row address pointer 9, during read data transfer, the row address indicated by the read row address pointer 10, and during refresh, the row address indicated by the refresh address pointer 11. 0 to 226, 227 to 454, 455 to 681, and 6 on one word out of 263 words on the memory cell array 1, respectively, are sent to the row address decoder 8.
Read or write data is transferred to any one of 82 to 909. If these operations overlap, the controller 12 prioritizes and controls them.

【００１５】要するに、本実施例では各レジスタ２，５
と各ポインタ３，６をＡ部とＢ部に分割し、メモリセル
アレイ１とのアクセスを行うものである。In short, in this embodiment, each register 2, 5
The pointers 3 and 6 are divided into an A part and a B part, and access to the memory cell array 1 is performed.

【００１６】図２は図１における各回路を搭載するＬＳ
Ｉチップの概略図である。図２に示すように、ここでは
図１で表わされるフィールドメモリをＬＳＩ化した場合
の概略レイアウトを表わしており、特にメモリセルアレ
イ１Ａ，１Ｂは９１０アドレスのうち０〜２２６，４５
５〜６８１をＡ側、２２７〜４５４，６８２〜９０９を
Ｂ側とし、Ａ側を図中の上部、Ｂ側を図中の下部に配置
している。これらＡ部とＢ部でビット長は異るが、その
他の点では点線ａｂに対し対称の構成になっており、説
明の都合上簡単のためにＡ側のみを例にとって説明する
。メモリセルアレイ１Ａは２６３ワード×４５４×４カ
ラム構成であり（Ｂ側は２６３ワード×４５６×４カラ
ム）、センスアンプ１５Ａは４５４×４個存在する。 このメモリセルアレイ１Ａの上部には、ライトデータレ
ジスタ５Ａがあり、さらにその上にライトアドレスポイ
ンタ６Ａを配置している。一方、メモリセルアレイ１Ａ
の下部には、センスアンプ１５Ａ，リードデータレジス
タ２Ａ，リードアドレスポインタ４Ａを配置している。 これらリードデータレジスタ２Ａ，ライトデータレジス
タ５Ａはどちらもセンスアンプ１５Ａの半数の２２７×
４ビット構成であり、２個のセンスアンプに対し各デー
タレジスタの１ビットが対応している。FIG. 2 shows an LS equipped with each circuit in FIG.
FIG. 1 is a schematic diagram of an I-chip. As shown in FIG. 2, this diagram shows a schematic layout when the field memory shown in FIG.
5 to 681 are on the A side, 227 to 454, and 682 to 909 are on the B side, with the A side placed at the upper part of the figure and the B side placed at the lower part of the figure. Although the bit lengths are different between the A section and the B section, in other respects they have a symmetrical configuration with respect to the dotted line ab, and for the sake of simplicity, only the A side will be explained as an example. The memory cell array 1A has a configuration of 263 words x 454 x 4 columns (263 words x 456 x 4 columns on the B side), and there are 454 x 4 sense amplifiers 15A. A write data register 5A is provided above the memory cell array 1A, and a write address pointer 6A is arranged above it. On the other hand, memory cell array 1A
A sense amplifier 15A, a read data register 2A, and a read address pointer 4A are arranged below. These read data register 2A and write data register 5A are both 227x which is half of the sense amplifier 15A.
It has a 4-bit configuration, and one bit of each data register corresponds to two sense amplifiers.

【００１７】図３は図１および図２におけるリードデー
タレジスタとセンスアンプの実際のレイアウト配置を考
慮した回路図である。図３に示すように、ここではリー
ドデータレジスタ２とセンスアンプ１５の回路構成の一
部を示している。また、ライトデータレジスタ５の構成
についても、リードデータレジスタ２とほぼ同様である
ので、ここではリードデータレジスタ２のみを説明する
。なお、上述のフィールドバッファは４ビット構成であ
るが、簡略化するため、ここでは２ビットとしている。 かかる回路におけるＤ１〜Ｄ８およびＤ１〜Ｄ８の反転
信号であるＤ１（−）〜Ｄ８（−）はセンスアンプ（Ｓ
Ａ１〜ＳＡ８）１５に接続するビット線であり、Ｍ１〜
Ｍ８およびＭ１（−）〜Ｍ８（−）はメモリセル１の１
ビットをそれぞれ表わす。これらメモリセル１の各ビッ
トＭ１〜Ｍ８およびＭ１（−）〜Ｍ８（−）はそれぞれ
別々のワード線により選択される。FIG. 3 is a circuit diagram taking into consideration the actual layout arrangement of the read data register and sense amplifier in FIGS. 1 and 2. As shown in FIG. 3, a part of the circuit configuration of the read data register 2 and the sense amplifier 15 is shown here. Further, the structure of the write data register 5 is also almost the same as that of the read data register 2, so only the read data register 2 will be described here. The field buffer described above has a 4-bit configuration, but for the sake of simplicity, it is assumed to have a 2-bit configuration here. In this circuit, D1 to D8 and D1(-) to D8(-), which are inverted signals of D1 to D8, are connected to a sense amplifier (S
It is a bit line connected to A1~SA8)15, and M1~
M8 and M1(-) to M8(-) are 1 of memory cell 1
Each represents a bit. Each bit M1 to M8 and M1(-) to M8(-) of memory cell 1 is selected by a separate word line.

【００１８】以下、かかる回路におけるデータ転送動作
について説明する。まず、選択されたメモリセルのデー
タはビット線上にＤ１〜Ｄ８およびＤ１（−）〜Ｄ８（
−）間の電位差として現われ、センスアンプＳＡ１〜Ｓ
Ａ８により増幅される。増幅されたデータは転送信号Ｄ
Ｔ１又はＤＴ２によって開閉されるトランスファゲート
ＴＧを介しリードデータレジスタＲＤＲａ〜ＲＤＲｄに
送られラッチされる。このＤＴ１，ＤＴ２信号はデータ
転送時にセンスアンプ１５の増幅完了後に一定時間だけ
トランスファゲートＴＧを開くように制御されるが、Ｄ
Ｔ１は図２のＡ側の０〜２２６又はＢ側の２２７〜４５
４番地のデータを転送する時のみトランスファゲートＴ
Ｇを開き、ＤＴ２はＡ側の４５５〜６８１又はＢ側の６
８１〜９０９番地のデータを転送する時のトランスファ
ゲートＴＧを開く。これにより、１ビットのリードデー
タレジスタ２に対する２個のセンスアンプ１５を選択し
、データ転送を行う。例えば、リードデータレジスタＲ
ＤＲａに対してＤＴ１がトランスファゲートＴＧを開く
ときセンスアンプＳＡ１を選択し、またＤＴ２がトラン
スファゲートＴＧ開くときセンスアンプＳＡ２を選択す
ることにより、データ転送を行う。すなわち、ＤＴ１，
ＤＴ２が同時にトランスファゲートＴＧを開く事はない
。The data transfer operation in such a circuit will be explained below. First, the data of the selected memory cell is transferred onto the bit lines D1 to D8 and D1(-) to D8(
-) appears as a potential difference between the sense amplifiers SA1 to S
It is amplified by A8. The amplified data is the transfer signal D
The data is sent to read data registers RDRa to RDRd via transfer gate TG, which is opened and closed by T1 or DT2, and is latched. These DT1 and DT2 signals are controlled to open the transfer gate TG for a certain period of time after the sense amplifier 15 completes amplification during data transfer.
T1 is 0 to 226 on the A side in Figure 2 or 227 to 45 on the B side
Transfer gate T only when transferring data at address 4
Open G, DT2 is 455-681 on A side or 6 on B side
Transfer gate TG is opened when transferring data at addresses 81 to 909. As a result, two sense amplifiers 15 for the 1-bit read data register 2 are selected and data is transferred. For example, read data register R
Data transfer is performed by selecting sense amplifier SA1 when DT1 opens transfer gate TG for DRa, and selecting sense amplifier SA2 when DT2 opens transfer gate TG. That is, DT1,
DT2 never opens transfer gate TG at the same time.

【００１９】次に、シリアルのデータの出力動作につい
て説明する。まず、リードデータレジスタＲＤＲａ〜Ｒ
ＤＲｄがラッチしているデータはリードアドレスポイン
タＲＡＰａ〜ＲＡＰｂが出力するＲＳＷａ，ＲＳＷｂに
より開閉されるトランスファゲートＴＧを介しバスＳＢ
０，ＳＢ１に出力される。これらリードアドレスポイン
タＲＡＰはシフトレジスタで構成され、ＲＣＫにより順
次シフトされる一方、ＲＡＲにより０番地にリセットさ
れる。また、リードアドレスポインタＲＡＰは必ず１ア
ドレスのみを示し、２つ以上のアドレスを同時に示す事
はない。Next, the serial data output operation will be explained. First, read data registers RDRa to R
The data latched by DRd is transferred to bus SB via transfer gate TG, which is opened and closed by RSWa and RSWb output by read address pointers RAPa to RAPb.
0, output to SB1. These read address pointers RAP are constituted by shift registers, and are sequentially shifted by RCK, while being reset to address 0 by RAR. Further, the read address pointer RAP always indicates only one address, and never indicates two or more addresses at the same time.

【００２０】上述したように、リードアドレスレジスタ
２は２個のセンスアンプ１５に対し１ビットしか存在し
ないため、２ビット分のビット線ピッチに対して１ビッ
トのリードデータレジスタ２をおさめれば良い。従って
、従来に比べ各データレジスタの配置は横方向に余裕が
できる。さらに、ＬＳＩの高集積化により、ビット線ピ
ッチが狭くなっても、横一列にデータレジスタを並べる
事が可能なため、各データレジスタの図中の縦方向の長
さを増大させずに済ませることができる。尚、ライトデ
ータレジスタにおいても同様の効果が得られる。As mentioned above, since the read address register 2 has only one bit for two sense amplifiers 15, it is sufficient to store one bit of the read data register 2 for the bit line pitch of two bits. . Therefore, there is more room in the horizontal direction for the arrangement of each data register than in the past. Furthermore, due to the high integration of LSIs, even if the bit line pitch becomes narrower, it is possible to arrange data registers in a horizontal line, so there is no need to increase the length of each data register in the vertical direction in the diagram. Can be done. Incidentally, a similar effect can be obtained in the write data register as well.

【００２１】また、本発明は上述した実施例の他にデュ
アルポートの画像メモリに適用することができる。特に
、本実施例で示したＦＩＦＯ構成のフィールドバッファ
では、データレジスタのビット長を外部から無視できる
ため、データレジスタ１ビットに対するセンスアンプの
数をさらに増加させ、一層の高集積化にも対応させるこ
とができる。Furthermore, the present invention can be applied to a dual-port image memory in addition to the embodiments described above. In particular, in the FIFO-configured field buffer shown in this embodiment, the bit length of the data register can be ignored from the outside, so the number of sense amplifiers for one bit of the data register can be further increased to support even higher integration. be able to.

【００２２】[0022]

【発明の効果】以上説明したように、本発明は１ビット
のデータレジスタに複数のセンスアンプを対応させ、且
つデータレジスタに接続するセンスアンプを選択しデー
タレジスタをインターリーブして使用することにより、
データレジスタ数を削減することができるので、データ
レジスタの占有面積を小さくでき、しかもＬＳＩの高集
積化によりビット線ピッチが狭くなってもデータレジス
タを１列のまま構成できるので、チップサイズの増大を
抑制し、製造コストの増大を押えることができるという
効果がある。As explained above, the present invention allows a 1-bit data register to correspond to a plurality of sense amplifiers, selects a sense amplifier to be connected to the data register, and uses the data registers in an interleaved manner.
Since the number of data registers can be reduced, the area occupied by the data registers can be reduced, and even if the bit line pitch becomes narrower due to higher integration of LSIs, the data registers can be configured in one row, increasing the chip size. This has the effect of suppressing the increase in manufacturing costs.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明の一実施例を示す画像メモリのブロック
図である。FIG. 1 is a block diagram of an image memory showing an embodiment of the present invention.

【図２】図１における各回路を搭載するＬＳＩチップの
概略レイアウト図である。FIG. 2 is a schematic layout diagram of an LSI chip on which each circuit in FIG. 1 is mounted.

【図３】図１および図２におけるリードデータレジスタ
とセンスアンプの実際のレイアウト配置を考慮した回路
図である。FIG. 3 is a circuit diagram taking into consideration the actual layout arrangement of the read data register and sense amplifier in FIGS. 1 and 2;

【図４】従来の一例を示す画像メモリのブロック図であ
る。FIG. 4 is a block diagram of an image memory showing a conventional example.

【図５】図４における各回路を搭載するＬＳＩチップの
概略レイアウト図である。FIG. 5 is a schematic layout diagram of an LSI chip mounting each circuit in FIG. 4;

【図６】図４および図５におけるリードデータレジスタ
とセンスアンプの実際のレイアウト配置を考慮した回路
図である。FIG. 6 is a circuit diagram taking into consideration the actual layout arrangement of the read data register and sense amplifier in FIGS. 4 and 5;

【図７】図６に示す回路ブロックのＬＳＩ高集積化によ
りビット線間ピッチが狭くなったときのリードデータレ
ジスタとセンスアンプの回路図である。7 is a circuit diagram of a read data register and a sense amplifier when the pitch between bit lines becomes narrower due to higher LSI integration of the circuit block shown in FIG. 6; FIG.

【符号の説明】[Explanation of symbols]

１　　　　メモリセルアレイ ２　　　　リードデータレジスタ ３　　　　リードアドレスポインタ ４　　　　データ出力バッファ ５　　　　ライトデータレジスタ ６　　　　ライトアドレスポインタ ７　　　　データ入力バッファ ８　　　　行アドレスデコーダ ９　　　　ライト行アドレスポインタ １０　　　　リード行アドレスポインタ１１　　　　リ
フレッシュアドレスポインタ１２　　　　コントローラ １３　　　　リフレッシュタイマ １４　　　　ＬＳＩチップ1 Memory cell array 2 Read data register 3 Read address pointer 4 Data output buffer 5 Write data register 6 Write address pointer 7 Data input buffer 8 Row address decoder 9 Write row address pointer 10 Read row address pointer 11 Refresh address pointer 12 Controller 13 Refresh timer 14 LSI chip

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】　　画像データを書き込み記憶し読み出す
画像メモリにおいて、一ワード線下にｍ個のセンスアン
プを有するｎワード×ｍビットのメモリセルアレイと、
前記メモリセルアレイとの間でｌビットパラレルにデー
タ転送を行い且つシリアルなデータ入出力を行うｌビッ
トのデータレジスタと、前記データレジスタの一ビット
に対し前記メモリセルアレイの前記センスアンプを複数
個接続し且つ接続された前記複数個のセンスアンプのう
ち一つを選択して前記データレジスタの一ビットに接続
する選択手段とを有することを特徴とする画像メモリ。1. An image memory for writing, storing and reading image data, comprising an n word x m bit memory cell array having m sense amplifiers under one word line;
an 1-bit data register that performs 1-bit parallel data transfer and serial data input/output with the memory cell array; and a plurality of sense amplifiers of the memory cell array connected to one bit of the data register. An image memory characterized by further comprising: selection means for selecting one of the plurality of connected sense amplifiers and connecting it to one bit of the data register. 【請求項２】　　前記画像メモリは、ファーストイン・
ファーストアウト構成であることを特徴とする請求項１
記載の画像メモリ。2. The image memory is a first-in image memory.
Claim 1 characterized in that it has a first-out configuration.
Image memory as described.