JPH04315321A - Signal processing method and its device - Google Patents
Signal processing method and its deviceInfo
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- JPH04315321A JPH04315321A JP3082220A JP8222091A JPH04315321A JP H04315321 A JPH04315321 A JP H04315321A JP 3082220 A JP3082220 A JP 3082220A JP 8222091 A JP8222091 A JP 8222091A JP H04315321 A JPH04315321 A JP H04315321A
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Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、映像信号などの信号を
所望の周波数特性を有する信号に変換する方法及びその
装置に係り、特に伝送系における信号のＳ／Ｎと波形歪
を改善するのに好適な信号の処理方法とその装置に関す
る。[Field of Industrial Application] The present invention relates to a method and apparatus for converting a signal such as a video signal into a signal having desired frequency characteristics, and in particular to a method and apparatus for converting a signal such as a video signal into a signal having desired frequency characteristics, and in particular to a method for improving the S/N and waveform distortion of a signal in a transmission system. The present invention relates to a signal processing method and apparatus suitable for this purpose.
【０００２】0002
【従来の技術】映像信号を記録再生するビデオテープレ
コーダやビデオディスクプレーヤ等の記録再生装置、あ
るいは衛星放送などの信号伝送媒体においては、映像信
号を周波数変調（ＦＭ）して記録再生あるいは伝送する
方法が一般的に用いられている。こうしたＦＭ伝送系で
生じる信号のＳ／Ｎ劣化を防ぐため、映像信号を周波数
変調する前に予め映像信号の高域成分を強調（プリエン
ファシス）し、ＦＭ信号の復調後に高域成分を抑圧（デ
ィエンファシス）する信号処理方法が従来から一般的に
用いられている。このような信号処理方法において、信
号を忠実に伝送するためには。プリエンファシス回路の
伝達関数をＧ１（Ｓ）、ディエンファシス回路の伝達関
数をＧ２（Ｓ）としたとき、周波数と無関係に次式が満
たされなければならない。[Background Art] In recording and reproducing devices such as video tape recorders and video disc players that record and reproduce video signals, and in signal transmission media such as satellite broadcasting, video signals are frequency modulated (FM) and recorded, reproduced or transmitted. method is commonly used. In order to prevent signal S/N degradation that occurs in such FM transmission systems, the high-frequency components of the video signal are emphasized (pre-emphasis) before frequency modulation of the video signal, and the high-frequency components are suppressed (pre-emphasis) after demodulating the FM signal. De-emphasis) signal processing methods have been commonly used. In such a signal processing method, in order to transmit the signal faithfully. When the transfer function of the pre-emphasis circuit is G1 (S) and the transfer function of the de-emphasis circuit is G2 (S), the following equation must be satisfied regardless of frequency.
【０００３】0003
【数１】[Math 1]
【０００４】ただし、Ｓ＝ｊωであり、ωは信号の角周
波数、ｋは定数である。[0004] However, S=jω, where ω is the angular frequency of the signal and k is a constant.
【０００５】数１が満たされない場合、記録再生あるい
は伝送された信号は位相及び振幅に歪が生じ、信号が忠
実に記録再生あるいは伝送されない。数１を満たすプリ
エンファシス回路及びディエンファシス回路として、そ
れぞれ伝達関数がIf Equation 1 is not satisfied, distortion occurs in the phase and amplitude of the recorded, reproduced, or transmitted signal, and the signal is not faithfully recorded, reproduced, or transmitted. As a pre-emphasis circuit and a de-emphasis circuit that satisfy equation 1, the transfer function is
【０００６】[0006]
【数２】[Math 2]
【０００７】である回路網が、抵抗とコンデンサで容易
かつ経済的に実現可能であることから、従来から多用さ
れている。しかしこの従来方法では、上記プリエンファ
シス回路とディエンファシス回路の位相特性の直線性に
ついては配慮されていなかった。[0007] The circuit network has been widely used in the past because it can be easily and economically realized using resistors and capacitors. However, this conventional method does not take into account the linearity of the phase characteristics of the pre-emphasis circuit and de-emphasis circuit.
【０００８】上記プリエンファシス回路の位相特性を改
善する方法に関しては、特開昭５３−１３１８１４号公
報、特開昭５３−１３１８１５号公報、特公昭６１−８
６３２号公報に記載の方法が公知であるが、これらは数
１を満たすディエンファシス方式に関し、十分な配慮が
されていなかった。Regarding the method of improving the phase characteristics of the above-mentioned pre-emphasis circuit, Japanese Patent Laid-Open Nos. 53-131814, 1982-131815, and 61-8
Although the method described in Japanese Patent No. 632 is known, sufficient consideration has not been given to the de-emphasis method that satisfies Equation 1.
【０００９】また、数２で表せるプリエンファシス回路
及びディエンファシス回路を用いて信号のＳ／Ｎを改善
する方法に関しては、特開昭５９−２２１１２６号公報
、特開昭６０−７２７９号公報に記載に方法が公知であ
るが、これらはいずれも数２のプリエンファシス回路及
びディエンファシス回路自身の位相特性の直線性につい
ては配慮されていなかった。[0009] Furthermore, a method for improving the S/N of a signal using a pre-emphasis circuit and a de-emphasis circuit expressed by Equation 2 is described in JP-A-59-221126 and JP-A-60-7279. However, none of these methods takes into consideration the linearity of the phase characteristics of the pre-emphasis circuit and the de-emphasis circuit themselves as shown in Equation 2.
【００１０】0010
【発明が解決しようとする課題】上記従来技術では、数
２より明らかなように、プリエンファシス回路の位相特
性の直線性が悪いため、例えば矩形パルス性の信号にた
いして上記プリエンファシスを施すと信号の立上り及び
立ち下がりの一方向にのみ大きなレベルのオーバーシュ
ート及びアンダーシュートが生じる。このため、このプ
リエンファシスを施した信号を周波数変調すると、周波
数偏移量がオーバーシュート及びアンダーシュート分増
大してＦＭ信号の占有帯域が広がり、より広帯域の伝送
帯域が必要になるという問題があった。ビデオテープレ
コーダやビデオディスクプレーヤなどの記録再生装置に
おいては、記録媒体に記録できる信号帯域には自ずと制
限がある。上記従来のプリエンファシス方式では、信号
の高域成分に対して一方向の大きなピーク波形が生じる
。このため、オーバーシュートに対してはＦＭ信号の瞬
時周波数が極度に高くなり、上記媒体の帯域制限によっ
て高い周波数の信号を十分なレベルで再生することがで
きず、いわゆる反転現象（映像信号の黒から白へ変化す
る輪郭部で発生する黒い横引きノイズ）が生じる。また
、アンダーシュートに対してはＦＭ信号の瞬時周波数が
極度に低下し、いわゆるスペクトルの折り返しによる画
像輪郭部でビート性のノイズが生じ、再生画質を著しく
劣化させる。これを防止するために、一般に、プリエン
ファシス後の信号のオーバーシュート波形とアンダーシ
ュート波形を強制的にクリップ（振幅制限）する。しか
し、この波形クリップにより信号の一部が失われるため
、数１が成立せず、再生波形が大きくひずむという問題
があった。また、これらを防止するために、プリエンフ
ァシス量を低下させるか、あるいは周波数偏移量を低下
させる方法も一般的に用いられている。しかし、これら
の方法を用いても、波形歪は改善されるものの、その分
Ｓ／Ｎが劣化するという本質的な問題が残る。本発明の
目的は、上記従来技術の問題点を除き、数１を満足し、
位相特性の直線性が良好で、振幅歪や位相歪を生じず、
かつプリエンファシス量を大きくすることができ信号の
Ｓ／Ｎを改善できるプリエンファシス回路とディエンフ
ァシス回路を提供することにある。又、得られた回路を
ＦＭ伝送系に適用して、伝送帯域を増やすことなくＳ／
Ｎを改善できる回路を提供することにある。[Problems to be Solved by the Invention] In the above-mentioned prior art, as is clear from Equation 2, the linearity of the phase characteristics of the pre-emphasis circuit is poor. Large levels of overshoot and undershoot occur only in one direction, rising and falling. Therefore, when a pre-emphasized signal is frequency modulated, the amount of frequency deviation increases by the amount of overshoot and undershoot, which widens the occupied band of the FM signal, necessitating a wider transmission band. Ta. In recording and reproducing apparatuses such as video tape recorders and video disc players, there is a natural limit to the signal band that can be recorded on a recording medium. In the conventional pre-emphasis method described above, a large peak waveform in one direction occurs in the high frequency components of the signal. Therefore, in response to overshoot, the instantaneous frequency of the FM signal becomes extremely high, and due to the band limitations of the above-mentioned media, high frequency signals cannot be reproduced at a sufficient level, resulting in the so-called inversion phenomenon (blackness of the video signal). (black horizontal stripping noise that occurs at the contour where the color changes from white to white) occurs. Furthermore, in response to undershoot, the instantaneous frequency of the FM signal is extremely reduced, and beat-like noise is generated at the image contour due to so-called spectral folding, which significantly deteriorates the reproduced image quality. To prevent this, generally the overshoot waveform and undershoot waveform of the signal after pre-emphasis are forcibly clipped (amplitude limited). However, since a part of the signal is lost due to this waveform clipping, there is a problem in that Equation 1 does not hold and the reproduced waveform is greatly distorted. Furthermore, in order to prevent these problems, methods are generally used in which the amount of pre-emphasis is reduced or the amount of frequency shift is reduced. However, even if these methods are used, although the waveform distortion is improved, the essential problem remains that the S/N is degraded accordingly. The object of the present invention is to eliminate the problems of the above-mentioned prior art and satisfy Equation 1,
Good linearity of phase characteristics, no amplitude distortion or phase distortion,
Another object of the present invention is to provide a pre-emphasis circuit and a de-emphasis circuit that can increase the amount of pre-emphasis and improve the signal-to-noise ratio of a signal. In addition, by applying the obtained circuit to an FM transmission system, S/
The object of the present invention is to provide a circuit that can improve N.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、振幅特性が角周波数ωの関数（１＋Ｋｓ
ｉｎ２（ωＴ））（Ｋは実数）を近似的に有し、位相特
性がリニア（即ち、群遅延特性が平坦）な第１の回路と
、この第１の回路に対して、振幅特性がこの第１の回路
の振幅特性の逆関数１／（１＋Ｋｓｉｎ２（ωＴ））を
近似的に有し、位相特性がリニアな第２の回路を構成し
、第１及び第２の回路においてＫを０以上の実数とする
ことにより第１の回路をプリエンファシス回路、また、
第２の回路をディエンファシス回路とし、上記数１を十
分満足させる信号処理装置を実現するようにした点を第
１の特徴とする。本発明の第２の特徴は、上記第２の回
路を実現するにあたり、上記関数１／（１＋Ｋｓｉｎ２
（ωＴ））を展開して得られる次式の関数に着目し、[Means for Solving the Problems] In order to achieve the above object, the present invention provides that the amplitude characteristic is a function of the angular frequency ω (1+Ks
in2(ωT)) (K is a real number) and has a linear phase characteristic (that is, a flat group delay characteristic); A second circuit having approximately the inverse function 1/(1+Ksin2(ωT)) of the amplitude characteristic of the first circuit and a linear phase characteristic is configured, and K is set to 0 or more in the first and second circuits. By setting the first circuit to a real number, the first circuit becomes a pre-emphasis circuit, and
The first feature is that the second circuit is a de-emphasis circuit to realize a signal processing device that fully satisfies the above equation (1). A second feature of the present invention is that in realizing the second circuit, the function 1/(1+Ksin2
Focusing on the function of the following equation obtained by expanding (ωT)),
【００１２】0012
【数３】[Math 3]
【００１３】この関数の振幅特性を近似的に有し、位相
特性がリニアな第２の回路を構成するようにしたことに
ある。本発明の第３の特徴は、上記数３で示される関数
において、ｎ＝１からｎ＝３までを有効項として得られ
る次式の関数に着目し、[0013] The second circuit is configured to have an amplitude characteristic approximately of this function and a linear phase characteristic. The third feature of the present invention is to focus on the function of the following equation obtained by using n=1 to n=3 as effective terms in the function shown by the above equation 3,
【００１４】[0014]
【数４】[Math 4]
【００１５】この第１項の関数（１−Ｋ１ｓｉｎ２（ω
Ｔ））の振幅特性を近似的に有し、位相特性がリニアな
第１の回路網と、第２項の関数（１−Ｋ２ｓｉｎ２（２
ωＴ））の振幅特性を近似的に有し、位相特性がリニア
な第２の回路網と、第３項の関数（１−Ｋ３ｓｉｎ２（
４ωＴ））の振幅特性を近似的に有し、位相特性がリニ
アな第３の回路網を形成し、これら第１及び第２及び第
３の回路網を縦続接続して上記第２の回路を構成するよ
うにしたことにある。本発明の第４の特徴は、上記プリ
エンファシス回路及びディエンファシス回路においてＫ
の値を入力信号のレベルに応じて変化させるようにした
ことを特徴とする。The function of this first term (1-K1sin2(ω
The first circuit network has approximately the amplitude characteristic of T)) and the phase characteristic is linear, and the function of the second term (1-K2sin2(2
A second circuit network that approximately has an amplitude characteristic of ωT)) and a linear phase characteristic, and a function of the third term (1−K3sin2(
4ωT)) and a linear phase characteristic is formed, and these first, second, and third circuit networks are connected in cascade to form the second circuit. The reason lies in the configuration. A fourth feature of the present invention is that in the pre-emphasis circuit and de-emphasis circuit, K
It is characterized in that the value of is changed according to the level of the input signal.
【００１６】本発明の第５の特徴は、上記第１の回路網
においてＮ１の値が入力信号のレベルに応じて変化し、
上記第２の回路網においてＮ２の値が入力信号のレベル
に応じて変化し、上記第３の回路網においてＮ３の値が
入力信号のレベルに応じて変化するようにして、上記デ
ィエンファシス回路を構成するようにしたことにある。A fifth feature of the present invention is that in the first circuit network, the value of N1 changes depending on the level of the input signal;
The de-emphasis circuit is configured such that in the second circuit network, the value of N2 changes according to the level of the input signal, and in the third circuit network, the value of N3 changes according to the level of the input signal. The reason lies in the configuration.
【００１７】本発明の第６の特徴は、上記プリエンファ
シス回路に数２で表される関数Ｇ１（Ｓ）を有する第２
のプリエンファシス回路を縦続に接続し、また、上記デ
ィエンファシス回路に数２で表される関数Ｇ２（Ｓ）を
有する第２のディエンファシス回路を縦続に接続するよ
うに構成したことにある。本発明の第７の特徴は、振幅
特性が角周波数ωの関数（１＋Ｋｓｉｎ２（ωＴ））（
Ｋは実数）を近似的に有し、位相特性がリニア（即ち、
群遅延特性が平坦）な第１の回路と、この第１の回路に
対して、振幅特性がこの第１の回路の振幅特性の逆関数
１／（１＋Ｋｓｉｎ２（ωＴ））を近似的に有し、位相
特性がリニアな第２の回路を構成し、第１及び第２の回
路においてＫを−１より大きく０以下の実数とし、ＦＭ
変調された信号を上記第１の回路（以下ＲＦプリエンフ
ァシス回路と称す）で信号処理した後記録再生あるいは
伝送し、この後上記第２の回路（以下ＲＦディエンファ
シス回路と称す）で信号処理してからＦＭ復調するよう
にしたことにある。A sixth feature of the present invention is that the pre-emphasis circuit has a second function G1(S) expressed by equation 2.
The pre-emphasis circuit is connected in cascade, and a second de-emphasis circuit having a function G2(S) expressed by equation 2 is connected in cascade to the de-emphasis circuit. The seventh feature of the present invention is that the amplitude characteristic is a function of the angular frequency ω (1+Ksin2(ωT)) (
K is approximately a real number), and the phase characteristic is linear (i.e.,
A first circuit with a flat group delay characteristic) and an amplitude characteristic approximately having an inverse function 1/(1+Ksin2(ωT)) of the amplitude characteristic of the first circuit. , constitute a second circuit with linear phase characteristics, and in the first and second circuits, K is a real number greater than -1 and less than or equal to 0, and FM
The modulated signal is processed by the first circuit (hereinafter referred to as RF pre-emphasis circuit) and then recorded, reproduced or transmitted, and then processed by the second circuit (hereinafter referred to as RF de-emphasis circuit). The reason is that FM demodulation is performed after
【００１８】[0018]
【作用】上記プリエンファシス回路と上記ディエンファ
シス回路とは互いに逆の振幅特性を有し、且ついずれも
位相特性がリニアであり、この系の総合伝達特性は、位
相特性がリニアとなり、従って何ら位相歪を生じること
はなく、又振幅特性が周波数に関係なく一定となるから
、何ら振幅歪を生じることもなく、従って波形歪なく極
めて忠実に信号を伝送できる。更に、上記プリエンファ
シス回路は、入力信号の高域成分のレベルを強調するよ
う動作し、且つその位相がリニアな為、入力信号の波形
対称性が保持された出力波形が得られる。更に、具体的
には、前記した矩形パルス性の信号にたいしては、信号
の立上り及びたち下がりの各エッジの前後に、ほぼ同等
のピークレベルで奇対称にプリシュートとポストシュー
トを生じる。このように、入力信号の高域成分は、強調
によって信号の立上り及びたち下がりの各エッジの前後
にプリシュートとポストシュートとしてほぼ均等に分散
されるため、その波高値（尖頭値対尖頭値）は、上記数
２で示される位相特性がリニアでない従来のエンファシ
ス方式と比べて大幅に小さくなり、従ってＦＭ伝送する
場合に、伝送帯域を狭めることができ、又上記した過変
調による反転現象やスペクトル折り返しによるビート性
のノイズの発生を抑えることができ、且つエンファシス
後の波形を強制的にクリップする必要もなくなるため、
波形歪を生じないようにすることができる。更に、上記
プリエンファシス回路と上記ディエンファシス回路は、
入力信号の高域成分のレベルに応じてエンファシス量を
変化させる、即ち、入力信号の高域成分のレベルが小さ
い場合にはエンファシス量を増加させるように動作する
ため、入力信号の高域成分のレベルが小さい場合には、
より一層のＳ／Ｎ改善を行なうことができる。次に、本
発明のＲＦプリエンファシス回路とＲＦディエンファシ
ス回路とは互いに逆の振幅特性を有し、且ついずれも位
相特性がリニアであり、この系の総合伝達特性は、位相
特性がリニアとなり、従って何ら位相歪を生じることは
なく、又振幅特性が周波数に関係なく一定となるから、
何ら振幅歪を生じることもなく、従って波形歪なく極め
て忠実に信号を伝送できる。更に、上記ＲＦディエンフ
ァシス回路は、ＦＭ信号の伝送過程で生じる、ＦＭ搬送
波との周波数差が大であるような周波数のノイズを抑圧
するように動作する。これは、ＦＭ復調された結果、復
調信号の高域成分のノイズを抑圧することとなる。更に
、上記ＲＦプリエンファシス回路と上記ＲＦディエンフ
ァシス回路は、ＦＭ信号の特定の周波数成分を強調、抑
圧するため、過変調による反転現象やスペクトル折り返
しによるビート性ノイズは生じず、加えて、伝送帯域を
拡大することなしにＳ／Ｎ改善を行なうことができる。[Operation] The pre-emphasis circuit and the de-emphasis circuit have opposite amplitude characteristics and both have linear phase characteristics. Since no distortion occurs and the amplitude characteristics are constant regardless of frequency, no amplitude distortion occurs and therefore signals can be transmitted extremely faithfully without waveform distortion. Furthermore, since the pre-emphasis circuit operates to emphasize the level of high-frequency components of the input signal and has a linear phase, an output waveform that maintains the waveform symmetry of the input signal can be obtained. More specifically, for the above-described rectangular pulse signal, preshoot and postshoot occur oddly symmetrically at approximately the same peak level before and after each rising and falling edge of the signal. In this way, the high-frequency components of the input signal are almost evenly distributed as pre-shoots and post-shoots before and after each rising and falling edge of the signal due to the emphasis. value) is significantly smaller than that of the conventional emphasis method in which the phase characteristic shown by Equation 2 above is not linear. Therefore, in the case of FM transmission, the transmission band can be narrowed, and the inversion phenomenon due to overmodulation described above can be reduced. It is possible to suppress the occurrence of beat-like noise due to spectral folding and spectral folding, and there is no need to forcefully clip the waveform after emphasis.
It is possible to prevent waveform distortion from occurring. Furthermore, the pre-emphasis circuit and the de-emphasis circuit are
The amount of emphasis is changed according to the level of the high-frequency component of the input signal. In other words, when the level of the high-frequency component of the input signal is small, the amount of emphasis is increased. If the level is small,
Further S/N improvement can be achieved. Next, the RF pre-emphasis circuit and the RF de-emphasis circuit of the present invention have mutually opposite amplitude characteristics, and both have linear phase characteristics, and the overall transfer characteristic of this system is such that the phase characteristics are linear. Therefore, no phase distortion occurs, and the amplitude characteristics remain constant regardless of frequency.
No amplitude distortion occurs, so signals can be transmitted extremely faithfully without waveform distortion. Furthermore, the RF de-emphasis circuit operates to suppress noise at frequencies that are generated during the FM signal transmission process and have a large frequency difference from the FM carrier wave. This suppresses noise in the high frequency components of the demodulated signal as a result of FM demodulation. Furthermore, since the RF pre-emphasis circuit and the RF de-emphasis circuit emphasize and suppress specific frequency components of the FM signal, no inversion phenomenon due to overmodulation or beat noise due to spectrum folding occurs, and in addition, the transmission band It is possible to improve the S/N without enlarging the signal.
【００１９】[0019]
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は、本発明の一実施例に係るプリエンファシス
回路あるいはディエンファスス回路を構成するための基
本回路１０の一実施例を示す４端子回路網である。同図
において、１１はインピーダンス回路Ｚ、１２はアドミ
タンス回路Ｙ、１３は抵抗Ｒ１を示す。上記インピーダ
ンス回路Ｚとアドミタンス回路Ｙは、いずれも双曲線正
接関数ｔａｎｈ（ＳＴ）を近似的に実現する２端子回路
網であり、基準抵抗をＲ０として、次式で与えられる。Embodiments Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a four-terminal circuit network showing an embodiment of a basic circuit 10 for constructing a pre-emphasis circuit or a de-emphasis circuit according to an embodiment of the present invention. In the figure, 11 is an impedance circuit Z, 12 is an admittance circuit Y, and 13 is a resistor R1. Both the impedance circuit Z and the admittance circuit Y are two-terminal circuit networks that approximately realize the hyperbolic tangent function tanh (ST), and are given by the following equation, where R0 is the reference resistance.
【００２０】[0020]
【数５】[Math 5]
【００２１】これらのＺ及びＹを近似的に実現する２端
子回路網１１及び１２は、発明者らによって開示された
文献（特公昭６０−５３４８３号公報）にも記載されて
いるように、図２に示す構成のＬＣラダー回路網が公知
である。参考までに、図２の（ａ）、（ｂ）において、
上記数５を満足するためのインダクタンスＬとキャパシ
タンスＣの各値は、次式で与えられる。図２（ａ）のイ
ンピーダンスＺ対しては、The two-terminal circuit networks 11 and 12 that approximately realize these Z and Y are shown in FIG. An LC ladder circuit network having the configuration shown in FIG. 2 is known. For reference, in (a) and (b) of Figure 2,
The values of inductance L and capacitance C to satisfy the above equation 5 are given by the following equations. For the impedance Z in FIG. 2(a),
【００２２】[0022]
【数６】[Math 6]
【００２３】図２（ｂ）のアドミタンスＹに対しては、
For admittance Y in FIG. 2(b),
【００２４】[0024]
【数７】[Math 7]
【００２５】但し、ｎは１以上の整数である。図１の４
端子回路網１０において、入力電圧Ｖ１に対する出力電
圧Ｖ２の伝達関数Ｆ０（Ｓ）は、上記数５を用いて次式
で表される。[0025] However, n is an integer of 1 or more. 4 in Figure 1
In the terminal circuit network 10, the transfer function F0(S) of the output voltage V2 with respect to the input voltage V1 is expressed by the following equation using Equation 5 above.
【００２６】[0026]
【数８】[Math. 8]
【００２７】ここで、特にＲ１＝Ｒ０／２とすれば、上
式は次のように簡易化される。Here, especially if R1=R0/2, the above equation can be simplified as follows.
【００２８】[0028]
【数９】[Math. 9]
【００２９】この数９から明らかなように、振幅特性が
自乗正弦関数で与えられることから、上記基本回路を自
乗正弦回路と以下称する。上記数９の伝達関数Ｆ０（Ｓ
）を有する自乗正弦回路１０で構成する本発明に係るプ
リエンファシス回路の一実施例のブロック図を図３に示
す。
図３において、２１は信号の入力端子、２２はプリエン
ファシス回路によって信号処理された信号の出力端子、
２５は入力レベルに応じて信号を−Ｋ倍に圧縮する、即
ち振幅レベルをＫ倍に圧縮し位相を反転させて出力する
圧縮器、２３は遅延器、２６は加算器である。入力端子
２１に入力される信号は、上記数９の伝達関数Ｆ０（Ｓ
）を有する自乗正弦回路１０で処理されてのち、圧縮器
２５に入力される。圧縮器２５では信号の圧縮が行われ
、振幅が入力レベルに応じてＫ倍に圧縮され、位相反転
された信号が出力される。この圧縮器２５からの出力信
号は、加算器２６の一方の入力に供給される。加算器２
６の他方には、入力端子２１からの入力信号が遅延器２
３にて時間２Ｔだけ遅延された信号が供給される。この
加算器２６にて、圧縮器２５からの出力と遅延器２３か
らの出力が加算されて、、その出力信号は出力端子２２
に出力される。ここで圧縮器２５は、例えば図４（ａ）
に示される圧縮特性を有する。この圧縮器２５の一実施
例を図４（ｂ）に示す。図４（ｂ）において２７、２９
は係数器、２８は非線形回路である。同図（ｂ）におい
て入力された信号は、係数器２７によりＫ’倍に振幅調
整されて非線形回路２８に入力される。非線形回路２８
には例えば同図（ｃ）に示す回路が用いられる。同図（
ｃ）において、３０は抵抗であり、３１、３２はダイオ
ードである。上記非線形回路２８に入力された信号は、
ダイオード３１、３２の有する非線形特性により、入力
レベルに応じた振幅圧縮を受ける。非線形回路２８にて
振幅圧縮を受けた信号は係数器２９にてＫ”倍に振幅調
整されて出力される。ここで、係数器２７及び係数器２
９の各係数Ｋ’、Ｋ”を調整することにより、この圧縮
器２５における圧縮特性を任意に設定することができる
。即ち、この圧縮器２５の圧縮特性である−Ｋの値を、
圧縮器２５に入力される信号のレベルに応じて任意に、
例えば入力信号の高域成分のレベルが小さいときにはＫ
の値を大きくし、上記高域成分のレベルが大きいときに
はＫを小さくするように変化させることができる。As is clear from Equation 9, since the amplitude characteristic is given by a squared sine function, the above basic circuit is hereinafter referred to as a squared sine circuit. Transfer function F0 (S
) is a block diagram of an embodiment of a pre-emphasis circuit according to the present invention, which is constructed of a squared sine circuit 10 having a squared sine circuit 10 having a squared sine circuit 10 having a squared sine circuit 10 having In FIG. 3, 21 is a signal input terminal, 22 is a signal output terminal processed by a pre-emphasis circuit,
25 is a compressor that compresses the signal by -K times according to the input level, that is, compresses the amplitude level by K times, inverts the phase, and outputs it; 23 is a delay device; and 26 is an adder. The signal input to the input terminal 21 has the transfer function F0 (S
) and then input to the compressor 25. The compressor 25 compresses the signal, compressing the amplitude by K times according to the input level, and outputting a signal whose phase is inverted. The output signal from this compressor 25 is supplied to one input of an adder 26. Adder 2
6, the input signal from the input terminal 21 is input to the delay device 2.
3, a signal delayed by the time 2T is supplied. In this adder 26, the output from the compressor 25 and the output from the delay device 23 are added, and the output signal is sent to the output terminal 22.
is output to. Here, the compressor 25 is, for example, as shown in FIG. 4(a).
It has the compression characteristics shown in . An embodiment of this compressor 25 is shown in FIG. 4(b). 27, 29 in Figure 4(b)
is a coefficient unit, and 28 is a nonlinear circuit. The input signal in FIG. 2B is amplitude-adjusted by a factor of K' by the coefficient multiplier 27 and is input to the nonlinear circuit 28. Nonlinear circuit 28
For example, the circuit shown in FIG. 2(c) is used. Same figure (
In c), 30 is a resistor, and 31 and 32 are diodes. The signal input to the nonlinear circuit 28 is
Due to the nonlinear characteristics of the diodes 31 and 32, the amplitude is compressed according to the input level. The signal subjected to amplitude compression in the nonlinear circuit 28 is amplitude-adjusted by a factor of K'' in a coefficient multiplier 29 and outputted.
By adjusting each coefficient K', K'' of 9, the compression characteristic of this compressor 25 can be arbitrarily set. That is, the value of -K, which is the compression characteristic of this compressor 25, can be set as follows.
Optionally, depending on the level of the signal input to the compressor 25,
For example, when the level of the high frequency component of the input signal is small, K
The value of K can be increased, and when the level of the high-frequency component is high, K can be changed to be decreased.
【００３０】以上の構成により、プリエンファシス回路
３３の伝達関数Ｈ１（Ｓ）は、遅延器２３の伝達関数を
With the above configuration, the transfer function H1(S) of the pre-emphasis circuit 33 is the transfer function of the delay device 23.
【００３１】[0031]
【数１０】[Math. 10]
【００３２】として、数９、数１０を用いて次式で与え
られる。##EQU1## is given by the following equation using equations 9 and 10.
【００３３】[0033]
【数１１】[Math. 11]
【００３４】この伝達関数Ｈ１（Ｓ）によって定まる上
記図３のプリエンファシス回路３３の振幅特性（Ｋ＞０
の場合）を図５に示す。これにより、Ｋを正の値で変化
させることにより、入力信号の高域成分のレベルに応じ
てエンファシス量が変化するプリエンファシス回路とし
て動作することが明らかである。The amplitude characteristic (K>0
case) is shown in Figure 5. As a result, it is clear that by changing K with a positive value, the circuit operates as a pre-emphasis circuit in which the amount of emphasis changes according to the level of the high frequency component of the input signal.
【００３５】次に、上記数１１の振幅項｛１＋Ｋｓｉｎ
２（ωＴ）｝で表されるプリエンファシス特性に対して
、逆の振幅特性１／｛１＋Ｋｓｉｎ２（ωＴ）｝を有す
るディエンファシス回路の実現方法について述べる。上
記ディエンファシス回路の振幅特性は以下ように変換で
きる。Next, the amplitude term of the above equation 11 {1+Ksin
A method for realizing a de-emphasis circuit having an amplitude characteristic 1/{1+Ksin2(ωT)} which is opposite to the pre-emphasis characteristic expressed by 2(ωT)} will be described. The amplitude characteristics of the de-emphasis circuit described above can be converted as follows.
【００３６】[0036]
【数１２】[Math. 12]
【００３７】但し、[0037] However,
【００３８】[0038]
【数１３】[Math. 13]
【００３９】上記数１３に示されるＬはＫが−１より大
きい場合、その絶対値が１より小さくなるため次式が成
り立つ。When K is greater than -1, the absolute value of L shown in Equation 13 is less than 1, so that the following equation holds true.
【００４０】[0040]
【数１４】[Math. 14]
【００４１】従って、上記数１２は以下のように展開す
ることができる。Therefore, the above equation 12 can be expanded as follows.
【００４２】[0042]
【数１５】[Math. 15]
【００４３】上記数１５において、第三項までを有効項
とみなすと、上記ディエンファシス回路の振幅特性は、
以下のように近似される。In Equation 15 above, if terms up to the third term are considered as valid terms, the amplitude characteristics of the de-emphasis circuit are as follows:
It is approximated as follows.
【００４４】[0044]
【数１６】[Math. 16]
【００４５】但し、[0045] However,
【００４６】[0046]
【数１７】[Math. 17]
【００４７】従って、上記数１１で表される伝達関数Ｈ
１（Ｓ）を有するプリエンファシス回路３３に対して、
次式で表される伝達関数Ｈ２（Ｓ）を有するディエンフ
ァシス回路を構成すれば良いことがわかる。Therefore, the transfer function H expressed by the above equation 11
1(S) for the pre-emphasis circuit 33,
It can be seen that it is sufficient to configure a de-emphasis circuit having a transfer function H2(S) expressed by the following equation.
【００４８】[0048]
【数１８】[Math. 18]
【００４９】ここで、ｍ＝１４の場合次式が得られる。Here, when m=14, the following equation is obtained.
【００５０】[0050]
【数１９】[Math. 19]
【００５１】図６に、上記数１８で表される伝達関数Ｈ
２（Ｓ）を有するディエンファシス回路の一実施例のブ
ロック図を示す。図６において、４１は信号の入力端子
、４２はディエンファシスされた信号の出力端子、６３
はディエンファシス回路である。上記ディエンファシス
回路６３は、第１の回路ブロック６０と、第２の回路ブ
ロック６１と、第３の回路ブロック６２が縦続接続され
ることにより構成される。上記第１の回路ブロック６０
において、１０は上記図１の４端子回路網で構成される
自乗正弦回路であり、その伝達関数は数９で与えられる
。４３は遅延時間２Ｔを有する遅延器であり、その伝達
関数は数１０で与えられる。４４は例えば図４（ｂ）の
構成の圧縮器であり、係数器２７の係数Ｋ’と係数器２
９の係数Ｋ”を調整することにより、数１３及び数１７
からまる圧縮特性Ｋ１を実現する。４５は加算器である
。入力端子４１から入力された信号は、数９の伝達関数
Ｆ０（Ｓ）を有する自乗正弦回路１０に供給され、その
出力は圧縮器４４に供給され入力レベルに応じてＫ１倍
に振幅圧縮を受ける。圧縮器４４からの出力は加算器４
５の一方に供給される。加算器４５の他方には、入力端
子４１に入力された信号が、遅延器４３により時間２Ｔ
だけ遅延された後に供給される。加算器４５に供給され
た信号は、ここで加算され、その出力は第２の回路ブロ
ック６１の入力として供給される。以上の第１の回路ブ
ロック６０の入力から出力までの伝達関数Ｐ１（Ｓ）は
数９を用いて次式で与えられる。FIG. 6 shows the transfer function H expressed by the above equation 18.
2(S) shows a block diagram of an embodiment of a de-emphasis circuit with 2(S). In FIG. 6, 41 is a signal input terminal, 42 is a de-emphasized signal output terminal, and 63 is a signal input terminal.
is a de-emphasis circuit. The de-emphasis circuit 63 is configured by cascading a first circuit block 60, a second circuit block 61, and a third circuit block 62. The first circuit block 60
, 10 is a squared sine circuit composed of the four-terminal network shown in FIG. 1, and its transfer function is given by equation 9. 43 is a delay device having a delay time of 2T, and its transfer function is given by equation 10. 44 is a compressor having the configuration shown in FIG.
By adjusting the coefficient K'' of 9, Equation 13 and Equation 17 can be obtained.
The tangled compression characteristic K1 is realized. 45 is an adder. A signal input from an input terminal 41 is supplied to a squared sine circuit 10 having a transfer function F0 (S) expressed by Equation 9, and its output is supplied to a compressor 44 where it undergoes amplitude compression by a factor of K1 according to the input level. . The output from the compressor 44 is sent to the adder 4
5. The signal input to the input terminal 41 is input to the other side of the adder 45 by a delay device 43 for a time of 2T.
delivered after being delayed. The signals supplied to the adder 45 are added here, and the output thereof is supplied as an input to the second circuit block 61. The transfer function P1(S) from the input to the output of the first circuit block 60 described above is given by the following equation using Equation 9.
【００５２】[0052]
【数２０】[Math. 20]
【００５３】この伝達関数Ｐ１（Ｓ）は、上記数１９の
伝達関数Ｈ２（Ｓ）の右辺第１項と一致する。This transfer function P1(S) coincides with the first term on the right side of the transfer function H2(S) in Equation 19 above.
【００５４】次に、図６の第２の回路ブロック６１にお
いて、４６は次式で近似される伝達関数Ｆ１（Ｓ）を有
する自乗正弦回路である。Next, in the second circuit block 61 of FIG. 6, 46 is a squared sine circuit having a transfer function F1(S) approximated by the following equation.
【００５５】[0055]
【数２１】[Math. 21]
【００５６】４７は遅延時間４Ｔを有する遅延器であり
、４９は加算器である。４８は例えば図４（ｂ）に示さ
れる構成の圧縮器であり、係数器２７の係数Ｋ’と係数
器２９の係数Ｋ”を調整することにより、数１３及び数
１７から定まる圧縮特性Ｋ２を実現する。上記第１の回
路ブロック６０から出力された信号は、上記数２１の伝
達関数Ｆ１（Ｓ）を有する自乗正弦回路４６に供給され
、その出力は圧縮器４８に供給され入力レベルに応じて
Ｋ２倍に振幅圧縮を受ける。圧縮器４８からの出力は加
算器４９の一方に供給される。加算器４９の他方には、
第１の回路ブロック６０から出力された信号が、遅延器
４７により時間４Ｔだけ遅延された後に供給される。加
算器４９に供給された信号は、ここで加算され、その出
力は第３の回路ブロック６２の入力として供給される。
以上の第２の回路ブロック６１の入力から出力までの伝
達関数Ｐ２（Ｓ）は数２１を用いて次式で与えられる。47 is a delay device having a delay time of 4T, and 49 is an adder. 48 is a compressor having the configuration shown, for example, in FIG. The signal output from the first circuit block 60 is supplied to the squared sine circuit 46 having the transfer function F1(S) as expressed by the above equation 21, and its output is supplied to the compressor 48 and is compressed according to the input level. The output from the compressor 48 is supplied to one side of the adder 49.The other side of the adder 49 has the following amplitude compression:
The signal output from the first circuit block 60 is supplied after being delayed by a time 4T by the delay device 47. The signals supplied to the adder 49 are summed here and the output thereof is supplied as an input to the third circuit block 62. The transfer function P2(S) from the input to the output of the second circuit block 61 is given by the following equation using Equation 21.
【００５７】[0057]
【数２２】[Math. 22]
【００５８】この伝達関数Ｐ２（Ｓ）は、上記数１９の
伝達関数Ｈ２（Ｓ）の右辺第２項と一致する。This transfer function P2(S) matches the second term on the right side of the transfer function H2(S) in Equation 19 above.
【００５９】次に、図６の第３の回路ブロック６２にお
いて、５３は次の数２３で近似される伝達関数Ｆ２（Ｓ
）を有する自乗正弦回路である。Next, in the third circuit block 62 of FIG. 6, 53 is a transfer function F2 (S
) is a squared sine circuit.
【００６０】[0060]
【数２３】[Math. 23]
【００６１】５０は遅延時間８Ｔを有する遅延器であり
、５２は加算器である。５１は例えば図４（ｂ）に示さ
れる構成の圧縮器であり、係数器２７の係数Ｋ’と係数
器２９の係数Ｋ”を調整することにより、数１３及び数
１７から定まる圧縮特性Ｋ３を実現する。上記第２の回
路ブロック６１から出力された信号は、上記数２３の伝
達関数Ｆ２（Ｓ）を有する自乗正弦回路５３に供給され
、その出力は圧縮器５１に供給され入力レベルに応じて
Ｋ３倍に振幅圧縮を受ける。圧縮器５１からの出力は加
算器５２の一方に供給される。加算器５２の他方には、
第２の回路ブロック６１から出力された信号が、遅延器
５０により時間８Ｔだけ遅延された後に供給される。加
算器５２に供給された信号は、ここで加算され、その出
力は出力端子４２に出力される。以上の第３の回路ブロ
ック６２の入力から出力までの伝達関数Ｐ３（Ｓ）は数
２３を用いて次式で与えられる。50 is a delay device having a delay time of 8T, and 52 is an adder. For example, 51 is a compressor having the configuration shown in FIG. The signal output from the second circuit block 61 is supplied to the squared sine circuit 53 having the transfer function F2(S) of the above equation 23, and its output is supplied to the compressor 51 and is converted according to the input level. The output from the compressor 51 is supplied to one side of the adder 52.The other side of the adder 52 receives the amplitude compression by a factor of K3.
The signal output from the second circuit block 61 is supplied after being delayed by a time 8T by the delay device 50. The signals supplied to the adder 52 are added here, and the output thereof is output to the output terminal 42. The transfer function P3(S) from the input to the output of the third circuit block 62 is given by the following equation using Equation 23.
【００６２】[0062]
【数２４】[Math. 24]
【００６３】この伝達関数Ｐ３（Ｓ）は、上記数１９の
伝達関数Ｈ２（Ｓ）の右辺第３項と一致する。This transfer function P3(S) matches the third term on the right side of the transfer function H2(S) in Equation 19 above.
【００６４】以上図６のディエンファシス回路６３は、
上記数２０の伝達関数Ｐ１（Ｓ）を有する第１の回路ブ
ロック６０と、上記数２２の伝達関数Ｐ２（Ｓ）を有す
る第２の回路ブロック６１と、上記数２４の伝達関数Ｐ
３（Ｓ）を有する第３の回路ブロック６２とが縦続接続
されているから、このディエンファシス回路６３の総合
伝達関数Ｈ２（Ｓ）は次式で与えられる。The de-emphasis circuit 63 in FIG.
A first circuit block 60 having a transfer function P1(S) of the above number 20, a second circuit block 61 having a transfer function P2(S) of the above number 22, and a transfer function P of the above number 24.
3(S) are connected in cascade, the overall transfer function H2(S) of this de-emphasis circuit 63 is given by the following equation.
【００６５】[0065]
【数２５】[Math. 25]
【００６６】この式は、上記数１９と一致し、従って所
望とするディエンファシス回路、即ち上記数１１の伝達
関数Ｈ１（Ｓ）を有するプリエンファシス回路の振幅特
性｛１＋Ｋｓｉｎ２（ωＴ）｝に対して、逆の振幅特性
１／｛１＋Ｋｓｉｎ２（ωＴ）｝を有するディエンファ
シス回路が実現できたことになる。This equation agrees with Equation 19 above, and therefore, for the amplitude characteristic {1+Ksin2(ωT)} of the desired de-emphasis circuit, that is, the pre-emphasis circuit having the transfer function H1(S) of Equation 11 above. , a de-emphasis circuit having the opposite amplitude characteristic 1/{1+Ksin2(ωT)} has been realized.
【００６７】尚、図６のディエンファシス回路６３にお
いて、上記圧縮器４４、４８、５１の各圧縮特性は、上
記数１７のように設定すれば良いが、実際には、上記数
１９（及び数２５）は上記数１５を第３項で打切り、近
似しているため、これによる誤差を生ずる。この誤差が
小さくなるように上記圧縮特性Ｋ１、Ｋ２、Ｋ３を設定
しても良く、これによりプリエンファシス特性の逆特性
をより一層正確に近似させることができる。以上述べた
図６のディエンファシス回路６３の振幅特性を図７に示
す。In the de-emphasis circuit 63 of FIG. 6, the compression characteristics of the compressors 44, 48, and 51 may be set as shown in equation 17 above, but in reality, they are set as shown in equation 19 (and equation 17 above). 25) approximates Equation 15 by truncating it at the third term, which causes an error. The compression characteristics K1, K2, and K3 may be set so as to reduce this error, thereby making it possible to more accurately approximate the inverse characteristic of the pre-emphasis characteristic. FIG. 7 shows the amplitude characteristics of the de-emphasis circuit 63 of FIG. 6 described above.
【００６８】次に、上記図３のプリエンファシス回路３
３の矩形パルス性の入力信号Ｓｉに対する応答波形を図
８に示す。同図で（ａ）は入力信号Ｓｉの波形を示し、
（ｂ）は出力信号Ｓｏの波形を示す。このように矩形パ
ルス性の信号に対する応答波形は、信号の立上り及び立
ち下がりの各エッジの前後に、ほぼ同等のピークレベル
で奇対称にプリシュートとポストシュートを生じる。即
ち、入力信号Ｓｉの高域成分は、強調によってプリシュ
ートとポストシュートにほぼ均等に分散されるため、出
力信号Ｓｏの尖頭対尖頭値は、上記数２で示される従来
のエンファシス方式と比べて小さくなる。Next, the pre-emphasis circuit 3 of FIG.
FIG. 8 shows a response waveform to the rectangular pulse input signal Si of No. 3. In the figure, (a) shows the waveform of the input signal Si,
(b) shows the waveform of the output signal So. In this manner, the response waveform to a rectangular pulse signal produces preshoot and postshoot oddly symmetrically at approximately the same peak level before and after each rising and falling edge of the signal. That is, since the high-frequency components of the input signal Si are almost evenly distributed between the pre-shoot and the post-shoot due to emphasis, the peak-to-peak value of the output signal So is different from that of the conventional emphasis method shown in Equation 2 above. It becomes smaller in comparison.
【００６９】従って、このように信号処理されて出力さ
れる信号Ｓｏを周波数変調して伝送（あるいは記録再生
）する場合に、周波数偏移量を小さく抑えることができ
るから、その分ＦＭ信号の占有帯域を狭めることができ
、伝送帯域の制約を受け難くできる。又、過変調を防止
できるため、反転現象やスペクトルの折り返しによるス
プリアスの発生を抑えることができ、且つ波形歪みを生
じないようにできる。又、本発明のエンファシス方式で
は、高域成分のレベルが小さい信号に対してはエンファ
シス量を増やすことができるため、伝送帯域をより効率
良く使用することができる。以上の本発明に係る図３の
プリエンファシス回路３３によって、伝送すべき（ある
いは記録再生すべき）信号にプリエンファシスを施して
後、ＦＭ変調して伝送（あるいは記録再生）し、その受
信信号（あるいは再生信号）をＦＭ復調して後、本発明
に係る図６のディエンファシス回路６３によってディエ
ンファシスを施して、元の信号を復元するように系を構
成すれば、この伝送系の総合伝達特性は、上記数１１と
数１８を用いて次式で与えられる。Therefore, when the signal So outputted after signal processing is frequency modulated and transmitted (or recorded/reproduced), the amount of frequency deviation can be suppressed to a small value, so the occupation of the FM signal is reduced accordingly. The band can be narrowed, making it less susceptible to transmission band restrictions. Furthermore, since overmodulation can be prevented, the generation of spurious signals due to inversion phenomena and spectrum folding can be suppressed, and waveform distortion can be prevented. Further, in the emphasis method of the present invention, the amount of emphasis can be increased for a signal with a low level of high-frequency components, so the transmission band can be used more efficiently. The pre-emphasis circuit 33 of FIG. 3 according to the present invention performs pre-emphasis on the signal to be transmitted (or recorded/reproduced), then FM-modulates the signal and transmits (or records/reproduces) the received signal ( Alternatively, if the system is configured to perform FM demodulation of the reproduced signal and then perform de-emphasis using the de-emphasis circuit 63 of FIG. 6 according to the present invention to restore the original signal, the overall transfer characteristic of this transmission system is is given by the following equation using Equations 11 and 18 above.
【００７０】[0070]
【数２６】[Math. 26]
【００７１】即ち、この系の総合伝達特性は、一定の遅
延時間（２＋ｍ）・Ｔを有するだけで、位相特性はリニ
アとなり、何ら位相歪みを生じることもなく、又振幅特
性は周波数に無関係に一定であるから、何ら振幅歪みを
生じることもなく、従って波形歪みなく極めて忠実に信
号を伝送でき、且つ上記Ｋの値に応じたエンファシス量
に相応して、伝送路で受けるノイズを抑圧してＳ／Ｎを
改善できることが明らかである。また、本発明において
は、入力信号の高域成分のレベルの変化に応じてＫの値
を変化させる（上記高域成分のレベルが小さい場合には
Ｋを大きくする）ことができるため、特に高域の小振幅
の信号に対するノイズの影響を軽減することができる。In other words, the overall transfer characteristic of this system is that it only has a constant delay time (2+m)·T, the phase characteristic is linear and does not cause any phase distortion, and the amplitude characteristic is independent of frequency. Since it is constant, no amplitude distortion occurs, so the signal can be transmitted extremely faithfully without waveform distortion, and the noise received on the transmission path can be suppressed in accordance with the amount of emphasis according to the value of K. It is clear that the S/N can be improved. Furthermore, in the present invention, the value of K can be changed in accordance with changes in the level of the high-frequency components of the input signal (K is increased when the level of the high-frequency components is low), so It is possible to reduce the influence of noise on small amplitude signals in the range.
【００７２】以上の実施例においては、いずれも図２に
示したＬＣラダー回路網を用いたが、本発明はこれに限
るものではなく、遅延器等を用いて、入力された信号に
対して上記数９の伝達関数Ｆ０（Ｓ）で処理された信号
と時間２Ｔ遅延された信号を出力する回路、また入力さ
れた信号に対して上記数２１の伝達関数Ｆ１（Ｓ）で処
理された信号と時間４Ｔ遅延された信号を出力する回路
、入力された信号に対して上記数２３の伝達関数Ｆ２（
Ｓ）で処理された信号と時間８Ｔ遅延された信号を出力
する回路を構成し、これらの回路を用いて構成しても良
い。以下、図９に遅延器を用いて構成した一実施例を示
す。図９において、２１は信号の入力端子、３３はプリ
エンファシス回路、９７は遅延器を有する回路、２２は
プリエンファシス回路３３により信号処理された信号の
出力端子、９１、９２は遅延時間２Ｔを有する遅延器、
９３、９４、９５はそれぞれ、−１／４、−１／４、＋
１／２の係数を有する係数器、２５は振幅圧縮の特性が
−Ｋである圧縮器、２６は加算器である。入力端子２１
に入力された信号は係数器９３により−１／４倍に振幅
調整されて加算器９６に供給される。
又、入力端子２１に入力された信号は、遅延器９１によ
り時間２Ｔだけ遅延され、係数器９５により＋１／２倍
に振幅調整されて加算器９６に供給される。一方、遅延
器９１により時間２Ｔ遅延された信号は、遅延器９２に
も供給され、更に時間２Ｔだけ遅延された後、係数器９
４にて−１／４倍に振幅調整され加算器９６に供給され
る。加算器９６に供給された信号はここで加算され、そ
の出力信号９Ａは圧縮器２５に供給され、入力レベルに
応じて−Ｋ倍に振幅圧縮される。圧縮器２５からの出力
は加算器２６へ供給される。
加算器２６の他方には、遅延器９１により時間２Ｔだけ
遅延された入力信号が供給される。加算器２６に供給さ
れた信号は加算され出力端子２２へ出力される。同図に
おいて、入力信号をＶｉとした場合、回路ブロック９７
により処理された信号９Ａは次式で表される。In the above embodiments, the LC ladder network shown in FIG. 2 was used, but the present invention is not limited to this, and a delay device or the like is used to A circuit that outputs a signal processed by the transfer function F0 (S) of the above equation 9 and a signal delayed by time 2T, and a signal processed by the transfer function F1 (S) of the above equation 21 for the input signal. A circuit that outputs a signal delayed by a time of 4T, and a transfer function F2 (of equation 23 above) for the input signal.
It is also possible to configure a circuit that outputs the signal processed in step S) and the signal delayed by 8T, and use these circuits. An example configured using a delay device is shown in FIG. 9 below. In FIG. 9, 21 is a signal input terminal, 33 is a pre-emphasis circuit, 97 is a circuit having a delay device, 22 is an output terminal for a signal processed by the pre-emphasis circuit 33, and 91 and 92 have a delay time of 2T. delay device,
93, 94, 95 are -1/4, -1/4, + respectively
A coefficient multiplier having a coefficient of 1/2, a compressor 25 having an amplitude compression characteristic of -K, and an adder 26. Input terminal 21
The input signal is amplitude-adjusted by -1/4 times by a coefficient multiplier 93 and then supplied to an adder 96 . Further, the signal input to the input terminal 21 is delayed by a time 2T by a delay device 91, and the amplitude is adjusted by a factor of +1/2 by a coefficient multiplier 95, and the signal is supplied to an adder 96. On the other hand, the signal delayed for 2T by the delay device 91 is also supplied to the delay device 92, and after being further delayed by 2T, the signal is sent to the coefficient multiplier 9.
4, the amplitude is adjusted by -1/4 times and supplied to the adder 96. The signals supplied to the adder 96 are added here, and the output signal 9A thereof is supplied to the compressor 25, where the amplitude is compressed by -K times according to the input level. The output from compressor 25 is provided to adder 26. The other end of the adder 26 is supplied with an input signal delayed by a time 2T by a delay device 91. The signals supplied to the adder 26 are added and output to the output terminal 22. In the figure, when the input signal is Vi, the circuit block 97
The signal 9A processed by is expressed by the following equation.
【００７３】[0073]
【数２７】[Math. 27]
【００７４】又、この時信号９Ｂは次式で表される。Further, the signal 9B at this time is expressed by the following equation.
【００７５】[0075]
【数２８】[Math. 28]
【００７６】従って、プリエンファシス回路３３の伝達
関数Ｈ１（Ｓ）は次式で与えられる。Therefore, the transfer function H1(S) of the pre-emphasis circuit 33 is given by the following equation.
【００７７】[0077]
【数２９】[Math. 29]
【００７８】上記数２９は上記数１１と一致しており、
これにより所望のプリエンファシス回路が実現できるこ
とは明らかである。The above number 29 matches the above number 11,
It is clear that a desired pre-emphasis circuit can be realized by this.
【００７９】次に、図１０に遅延器を用いて構成される
ディエンファシス回路６３の一実施例を示す。図１０に
おいて、４１は信号の入力端子、４２はディエンファシ
ス回路６３により処理された信号の出力端子であり、デ
ィエンファシス回路６３は第１の回路ブロック６０と第
２の回路ブロック６１と第３の回路ブロック６２が縦続
接続されることにより構成される。第１の回路ブロック
６０において、１１０は、入力信号を伝達関数Ｆ０（Ｓ
）で処理した信号と、入力信号を時間２Ｔ遅延した信号
を出力する第１の信号処理回路であり、図９に示した回
路９７と同じ構成である。
４４は圧縮特性がＫ１である圧縮器であり、４５は加算
器である。入力端子４１に入力された信号は、第１の回
路ブロック６０に供給され第１の信号処理回路１１０に
入力される。第１の信号処理回路１１０において伝達関
数Ｆ０（Ｓ）で処理された信号は圧縮器４４に供給され
、入力レベルに応じてＫ１倍に振幅が圧縮された後加算
器４５へ供給される。加算器４５の他方の入力には、第
１の信号処理回路１１０の一方の出力である時間２Ｔ遅
延された入力信号が供給される。加算器４５に供給され
た信号はここで加算され、第２の回路ブロック６１へ出
力される。従って、上記第１の回路ブロック６０の伝達
関数Ｐ１（Ｓ）は上記数２０と一致する。次に、第２の
回路ブロック６１において、１１１は、入力信号を伝達
関数Ｆ１（Ｓ）で処理した信号と、入力信号を時間４Ｔ
遅延した信号を出力する第２の信号処理回路であり、４
８は圧縮特性がＫ２である圧縮器であり、４９は加算器
である。ここで第２の信号処理回路１１１は、図９に示
した回路９７と同じ構成であり、遅延器９１、９２の遅
延時間をそれぞれ４Ｔとすることで実現される。
第２の回路ブロック６１において、第１の回路ブロック
６０から供給された信号は第２の信号処理回路１１１に
入力される。第２の信号処理回路１１１において伝達関
数Ｆ１（Ｓ）で処理された信号は圧縮器４８に供給され
、入力レベルに応じてＫ２倍に振幅が圧縮された後加算
器４９へ供給される。加算器４９の他方の入力には、第
２の信号処理回路１１１の一方の出力である時間４Ｔ遅
延された信号が供給される。加算器４９に供給された信
号はここで加算され、第３の回路ブロック６２へ出力さ
れる。従って、上記第２の回路ブロック６１の伝達関数
Ｐ２（Ｓ）は上記数２２と一致する。次に、第３の回路
ブロック６２において、１１２は、入力された信号を伝
達関数Ｆ２（Ｓ）で処理した信号と、入力信号を時間８
Ｔ遅延した信号を出力する第３の信号処理回路であり、
５１は圧縮特性がＫ３である圧縮器であり、５２は加算
器である。ここで第３の信号処理回路１１２は、図９に
示した回路９７と同じ構成であり、遅延器９１、９２の
遅延時間をそれぞれ８Ｔとすることで実現される。
第３の回路ブロック６２において、第２の回路ブロック
６１から供給された信号は第３の信号処理回路１１２に
入力される。第３の信号処理回路１１２において伝達関
数Ｆ２（Ｓ）で処理された信号は圧縮器５１に供給され
、入力レベルに応じてＫ３倍に振幅が圧縮された後加算
器５２へ供給される。加算器５２の他方の入力には、第
３の信号処理回路１１２の一方の出力である時間８Ｔ遅
延された信号が供給される。加算器５２に供給された信
号はここで加算され、出力端子４２へ出力される。従っ
て、上記第３の回路ブロック６２の伝達関数Ｐ３（Ｓ）
は上記数２４と一致する。図１０のディエンファシス回
路６３は、上記第１の回路ブロック６０と上記第２の回
路ブロック６１と上記第３の回路ブロック６２が縦続接
続されているため、ディエンファシス回路６３の伝達関
数Ｈ２（Ｓ）は次式で与えられる。Next, FIG. 10 shows an embodiment of a de-emphasis circuit 63 constructed using a delay device. In FIG. 10, 41 is a signal input terminal, 42 is a signal output terminal processed by a de-emphasis circuit 63, and the de-emphasis circuit 63 is a first circuit block 60, a second circuit block 61 and a third It is constructed by cascading circuit blocks 62. In the first circuit block 60, 110 converts the input signal into a transfer function F0 (S
) and a signal obtained by delaying the input signal by 2T, and has the same configuration as the circuit 97 shown in FIG. 44 is a compressor whose compression characteristic is K1, and 45 is an adder. The signal input to the input terminal 41 is supplied to the first circuit block 60 and input to the first signal processing circuit 110. The signal processed by the transfer function F0(S) in the first signal processing circuit 110 is supplied to the compressor 44, and after the amplitude is compressed by a factor of K1 according to the input level, the signal is supplied to the adder 45. The other input of the adder 45 is supplied with an input signal that is one output of the first signal processing circuit 110 and is delayed by a time of 2T. The signals supplied to the adder 45 are added here and output to the second circuit block 61. Therefore, the transfer function P1(S) of the first circuit block 60 matches the equation 20 above. Next, in the second circuit block 61, 111 converts the input signal into a signal obtained by processing the input signal using the transfer function F1(S) and converts the input signal into
a second signal processing circuit that outputs a delayed signal;
8 is a compressor whose compression characteristic is K2, and 49 is an adder. Here, the second signal processing circuit 111 has the same configuration as the circuit 97 shown in FIG. 9, and is realized by setting the delay time of each of the delay devices 91 and 92 to 4T. In the second circuit block 61, the signal supplied from the first circuit block 60 is input to the second signal processing circuit 111. The signal processed by the transfer function F1(S) in the second signal processing circuit 111 is supplied to the compressor 48, and after its amplitude is compressed by K2 times according to the input level, it is supplied to the adder 49. The other input of the adder 49 is supplied with a signal delayed by a time of 4T, which is one output of the second signal processing circuit 111 . The signals supplied to the adder 49 are added here and output to the third circuit block 62. Therefore, the transfer function P2(S) of the second circuit block 61 matches the equation 22 above. Next, in the third circuit block 62, 112 processes the input signal using the transfer function F2(S) and the input signal at time 8.
a third signal processing circuit that outputs a signal delayed by T;
51 is a compressor whose compression characteristic is K3, and 52 is an adder. The third signal processing circuit 112 has the same configuration as the circuit 97 shown in FIG. 9, and is realized by setting the delay times of the delay devices 91 and 92 to 8T, respectively. In the third circuit block 62, the signal supplied from the second circuit block 61 is input to the third signal processing circuit 112. The signal processed by the transfer function F2(S) in the third signal processing circuit 112 is supplied to the compressor 51, and after its amplitude is compressed by K3 times according to the input level, it is supplied to the adder 52. The other input of the adder 52 is supplied with a signal delayed by 8T, which is one output of the third signal processing circuit 112 . The signals supplied to the adder 52 are added here and output to the output terminal 42. Therefore, the transfer function P3(S) of the third circuit block 62 is
coincides with the above equation 24. In the de-emphasis circuit 63 of FIG. 10, the first circuit block 60, the second circuit block 61, and the third circuit block 62 are connected in cascade, so the de-emphasis circuit 63 has a transfer function H2(S ) is given by the following equation.
【００８０】[0080]
【数３０】[Math. 30]
【００８１】上記数３０は上記数１９と一致しており、
これにより図１０に示す構成により所望のディエンファ
シス回路が実現できることは明らかである。The above number 30 matches the above number 19,
It is clear that a desired de-emphasis circuit can be realized with the configuration shown in FIG.
【００８２】以上の実施例において、ディエンファシス
回路６３は回路ブロック６０、６１、６２が縦続に接続
されていれば良く、接続順序は問題ではなく、いかなる
順序であっても良い。又、以上の実施例では、圧縮特性
を得るために非線形回路２８において、ダイオード３１
、３２を用いたが、本発明はこれに限るものではなく、
例えば、トランジスタ等の能動素子を用いてエミッタ結
合式差動増幅器を構成し、この差動増幅器におけるトラ
ンジスタのベース・エミッタ間電圧とコレクタ電流の関
係を利用するようにしても良い。In the above embodiment, the de-emphasis circuit 63 only needs to have the circuit blocks 60, 61, and 62 connected in series, and the connection order does not matter, and any order may be used. Furthermore, in the above embodiment, the diode 31 is used in the nonlinear circuit 28 to obtain compression characteristics.
, 32, but the present invention is not limited to this.
For example, an emitter-coupled differential amplifier may be configured using active elements such as transistors, and the relationship between the base-emitter voltage and collector current of the transistors in this differential amplifier may be utilized.
【００８３】以上の実施例はいずれもアナログ処理回路
によりプリエンファシス回路及びディエンファシス回路
を構成した場合を示したが、本発明はこれに限るもので
はなく、ディジタル処理手段を用いたいわゆるディジタ
ルフィルタで構成する様にしても良い。アナログ回路を
ディジタル回路に変換する方法として、次式の標準Ｚ変
換を用いる方法がしられている。Although the above embodiments have all shown cases in which the pre-emphasis circuit and the de-emphasis circuit are constituted by analog processing circuits, the present invention is not limited to this, and may be a so-called digital filter using digital processing means. It may be configured as follows. As a method of converting an analog circuit into a digital circuit, a method using the standard Z conversion of the following equation is known.
【００８４】[0084]
【数３１】[Math. 31]
【００８５】但し、Ｔ０はディジタル信号処理系のサン
プリングクロック信号の周期である。However, T0 is the period of the sampling clock signal of the digital signal processing system.
【００８６】上記数３１の標準Ｚ変換を用いて、図９の
プリエンファシス回路３３をディジタル回路により構成
したディジタルプリエンファシス回路３３Ｄを図１１に
示す。FIG. 11 shows a digital pre-emphasis circuit 33D in which the pre-emphasis circuit 33 of FIG. 9 is constructed by a digital circuit using the standard Z-transform of Equation 31 above.
【００８７】図１１において、２１は信号の入力端子、
２２は信号の出力端子、７１はＡ／Ｄ変換器、７２はＤ
／Ａ変換器であり、９１Ｄ、９２Ｄは入力信号を時間に
して２Ｔだけ遅延させるディジタル遅延器である。この
ディジタル遅延器９１Ｄ、９２Ｄは、シフトレジスタや
ＲＡＭなどにより構成され、入力信号を上記サンプリン
グクロック信号を用いて、２Ｎクロック（但し、Ｎ＝Ｔ
／Ｔ０）遅延させるようにしたものである。９３Ｄ、９
４Ｄ、９５Ｄはディジタル係数器であり、それぞれ係数
値−１／４、−１／４、１／２を有する。９６Ｄ、２６
Ｄはディジタル加算器である。２５Ｄはディジタル圧縮
器であり、−Ｋの圧縮特性を有する。このディジタル圧
縮器２５Ｄは、例えばＲＯＭなどで構成される係数器で
あり、入力信号のレベルに応じて、出力レベルと入力レ
ベルの比である−Ｋの値を変化させる信号処理を行なう
。図１１におけるディジタル回路ブロック９７Ｄは、図
９における回路ブロック９７をディジタル信号処理回路
に変換したものであるため、その基本的な動作は両者で
同じであり、説明は省略する。従って、ディジタル回路
ブロック９７Ｄは、上記数９の伝達関数Ｆ０（Ｓ）より
標準Ｚ変換を用いて得られ、次式で示される伝達関数Ｆ
０（Ｚ）により処理された信号と、サンプリングクロッ
クにより２Ｎクロック（時間にして２Ｔ）遅延された信
号を出力する。In FIG. 11, 21 is a signal input terminal;
22 is a signal output terminal, 71 is an A/D converter, and 72 is a D
/A converter, and 91D and 92D are digital delay devices that delay the input signal by 2T in time. These digital delay devices 91D and 92D are composed of shift registers, RAM, etc., and input signals using the above-mentioned sampling clock signal, and convert the input signal into 2N clocks (where N=T
/T0) is delayed. 93D, 9
4D and 95D are digital coefficient multipliers having coefficient values -1/4, -1/4, and 1/2, respectively. 96D, 26
D is a digital adder. 25D is a digital compressor and has a compression characteristic of -K. The digital compressor 25D is a coefficient multiplier made up of, for example, a ROM, and performs signal processing to change the value of -K, which is the ratio of the output level to the input level, depending on the level of the input signal. Since the digital circuit block 97D in FIG. 11 is obtained by converting the circuit block 97 in FIG. 9 into a digital signal processing circuit, the basic operation thereof is the same, and the explanation thereof will be omitted. Therefore, the digital circuit block 97D has a transfer function F0(S) obtained from the above equation 9 using the standard Z transformation, and is expressed by the following equation.
A signal processed by 0(Z) and a signal delayed by 2N clocks (2T in time) by the sampling clock are output.
【００８８】[0088]
【数３２】[Math. 32]
【００８９】又、図１１におけるディジタルプリエンフ
ァシス回路３３Ｄと図９におけるプリエンファシス回路
３３についても、信号処理がアナログ処理からディジタ
ル処理に変更されているだけで、その基本的な動作は両
者で同じであるため、説明は省略する。図１１において
、端子２１に入力された信号はＡ／Ｄ変換器７１におい
てディジタル信号に変換された後、ディジタルプリエン
ファシス回路３３Ｄに入力される。ディジタルプリエン
ファシス回路３３Ｄにおいてディジタル信号処理された
信号はＤ／Ａ変換器７２に供給され、ここでアナログ信
号に変換されて端子２２に出力される。Furthermore, regarding the digital pre-emphasis circuit 33D in FIG. 11 and the pre-emphasis circuit 33 in FIG. 9, their basic operations are the same, except that the signal processing is changed from analog processing to digital processing. Therefore, the explanation will be omitted. In FIG. 11, a signal input to a terminal 21 is converted into a digital signal by an A/D converter 71, and then input to a digital pre-emphasis circuit 33D. The signal subjected to digital signal processing in the digital pre-emphasis circuit 33D is supplied to the D/A converter 72, where it is converted into an analog signal and output to the terminal 22.
【００９０】同様にして、図１０のディエンファシス回
路６３に対し、上記数３１の標準Ｚ変換を用いて変換さ
れるディジタル信号処理によるディエンファシス回路の
一実施例を図１２に示す。図１２において、４１は信号
の入力端子、４２はディエンファシスされた信号の出力
端子、７３はＡ／Ｄ変換器、７４はＤ／Ａ変換器、６３
Ｄはディジタルディエンファシス回路である。ディジタ
ルディエンファシス回路６３Ｄは、第１のディジタル回
路ブロック６０Ｄと第２のディジタル回路ブロック６１
Ｄと第３のディジタル回路ブロック６２Ｄが縦続接続さ
れて構成されている。第１のディジタル回路ブロック６
０Ｄにおいて、１１０Ｄは、入力ディジタル信号に対し
て、上記数３２の伝達関数Ｆ０（Ｚ）で処理した信号と
、２Ｎクロック（時間にして２Ｔ）遅延した信号を出力
するディジタル信号処理回路であり、図１１におけるデ
ィジタル回路ブロック９７Ｄと同じ構成である。４４Ｄ
はディジタル圧縮器であり、圧縮特性Ｋ１を有する。４
５Ｄは、ディジタル加算器である。第２のディジタル回
路ブロック６１Ｄにおいて、１１１Ｄは、入力されたデ
ィジタル信号に対して、上記数２１の伝達関数Ｆ１（Ｓ
）より標準Ｚ変換を用いて得られ、次式で示される伝達
関数Ｆ１（Ｚ）により処理された信号と、サンプリング
クロックにより４Ｎクロック（時間にして４Ｔ）遅延さ
れた信号を出力するディジタル信号処理回路である。Similarly, in contrast to the de-emphasis circuit 63 in FIG. 10, FIG. 12 shows an embodiment of a de-emphasis circuit based on digital signal processing that is converted using the standard Z-transform of the above equation 31. In FIG. 12, 41 is a signal input terminal, 42 is a de-emphasized signal output terminal, 73 is an A/D converter, 74 is a D/A converter, 63
D is a digital de-emphasis circuit. The digital de-emphasis circuit 63D includes a first digital circuit block 60D and a second digital circuit block 61.
D and a third digital circuit block 62D are connected in cascade. First digital circuit block 6
In 0D, 110D is a digital signal processing circuit that outputs a signal processed by the transfer function F0(Z) of equation 32 and a signal delayed by 2N clocks (2T in time) with respect to the input digital signal, It has the same configuration as the digital circuit block 97D in FIG. 11. 44D
is a digital compressor and has a compression characteristic K1. 4
5D is a digital adder. In the second digital circuit block 61D, 111D converts the transfer function F1 (S
) is obtained using standard Z transformation and processed by the transfer function F1(Z) shown by the following equation, and a digital signal processing that outputs a signal delayed by 4N clocks (4T in time) by the sampling clock. It is a circuit.
【００９１】[0091]
【数３３】[Math. 33]
【００９２】上記ディジタル信号処理回路１１１Ｄは、
図１１におけるディジタル回路ブロック９７Ｄと同じ構
成であり、ディジタル遅延器９１Ｄ、９２Ｄの遅延時間
を４Ｎクロックとすることにより実現される。４８Ｄは
ディジタル圧縮器であり、圧縮特性Ｋ２を有する。４９
Ｄは、ディジタル加算器である。第３のディジタル回路
ブロック６２Ｄにおいて、１１２Ｄは、入力されたディ
ジタル信号に対して、上記数２３の伝達関数Ｆ２（Ｓ）
より標準Ｚ変換を用いて得られ、次式で示される伝達関
数Ｆ２（Ｚ）により処理された信号と、サンプリングク
ロックにより８Ｎクロック（時間にして８Ｔ）遅延され
た信号を出力するディジタル信号処理回路である。[0092] The digital signal processing circuit 111D includes:
It has the same configuration as digital circuit block 97D in FIG. 11, and is realized by setting the delay time of digital delay devices 91D and 92D to 4N clocks. 48D is a digital compressor and has compression characteristics K2. 49
D is a digital adder. In the third digital circuit block 62D, 112D is a transfer function F2(S) of the above equation 23 for the input digital signal.
A digital signal processing circuit that outputs a signal obtained using a standard Z transformation and processed by a transfer function F2 (Z) shown by the following equation, and a signal delayed by 8N clocks (8T in time) by a sampling clock. It is.
【００９３】[0093]
【数３４】[Math. 34]
【００９４】上記ディジタル信号処理回路１１２Ｄは、
図１１におけるディジタル回路ブロック９７Ｄと同じ構
成であり、ディジタル遅延器９１Ｄ、９２Ｄの遅延時間
を８Ｎクロックとすることにより実現される。５１Ｄは
ディジタル圧縮器であり、圧縮特性Ｋ３を有する。５２
Ｄは、ディジタル加算器である。[0094] The digital signal processing circuit 112D includes:
It has the same configuration as digital circuit block 97D in FIG. 11, and is realized by setting the delay time of digital delay devices 91D and 92D to 8N clocks. 51D is a digital compressor and has compression characteristics K3. 52
D is a digital adder.
【００９５】以上のディジタル信号処理による回路ブロ
ック６０Ｄ、６１Ｄ、６２Ｄ及びこれらが縦続接続され
て構成されるディジタルディエンファシス回路６３Ｄは
、それぞれ図１０における回路ブロック６０、６１、６
２、及びこれらが縦続接続されて構成されるディエンフ
ァシス回路６３と対応しており、信号処理がアナログ処
理方式からディジタル処理方式に変更されているだけで
あり、基本的な動作は両者において同じであるため、説
明は省略する。図１２において端子４１に入力された信
号は、Ａ／Ｄ変換器７３にてディジタル信号に変換され
ディジタルディエンファシス回路６３Ｄに供給される。
ディジタルディエンファシス回路６３Ｄに供給されたデ
ィジタル信号は、ディジタル回路ブロック６０Ｄ、６１
Ｄ、６２Ｄにおいて縦続的に処理され、端子４２へ出力
される。以上の図１１及び図１２に示したディジタル回
路を用いれば、所望の特性を有するプリエンファシス回
路及びディエンファシス回路をすべてディジタル信号処
理回路で構成することができるのは明らかである。The circuit blocks 60D, 61D, 62D and the digital de-emphasis circuit 63D constructed by cascading these circuit blocks 60D, 61D, 62D based on the above digital signal processing are the circuit blocks 60, 61, 6 in FIG. 10, respectively.
2 and a de-emphasis circuit 63 configured by cascading these, the only difference is that the signal processing is changed from an analog processing method to a digital processing method, and the basic operation is the same for both. Therefore, the explanation will be omitted. In FIG. 12, the signal input to the terminal 41 is converted into a digital signal by the A/D converter 73 and supplied to the digital de-emphasis circuit 63D. The digital signal supplied to the digital de-emphasis circuit 63D is transmitted to the digital circuit blocks 60D and 61
The signals are sequentially processed at D and 62D and output to the terminal 42. It is clear that by using the digital circuits shown in FIGS. 11 and 12 above, the pre-emphasis circuit and de-emphasis circuit having desired characteristics can be constructed entirely from digital signal processing circuits.
【００９６】以上述べたように、本発明の特徴は、上記
数１２の基本関数に着目し、この数１２を展開し、上記
数１６のように近似することによって、上記数１１のプ
リエンファシス回路の基本関数Ｈ１（Ｓ）に対して、逆
の振幅特性を有し位相特性がリニアな数１９のディエン
ファシス回路の基本関数Ｈ２（Ｓ）を実現し、これによ
り上記数２６の総合伝達特性を得て高忠実な信号の伝送
を実現している点にある。この基本的な考え方を維持し
た本発明に係るプリエンファシス回路とディエンファシ
ス回路の他の実施例を図１３に示す。As described above, the feature of the present invention is to focus on the basic function of Equation 12, expand this Equation 12, and approximate it as shown in Equation 16. For the basic function H1(S) of , we realized the basic function H2(S) of the de-emphasis circuit shown in Equation 19, which has an opposite amplitude characteristic and a linear phase characteristic, and thereby the overall transfer characteristic of Equation 26 can be obtained. The main advantage of this technology is that it achieves high-fidelity signal transmission. Another embodiment of the pre-emphasis circuit and de-emphasis circuit according to the present invention, which maintains this basic idea, is shown in FIG.
【００９７】ここで、上記図３あるいは図９あるいは図
１１の実施例で実現される上記数１１のプリエンファシ
ス回路の基本関数Ｈ１（Ｓ）と、上記図６あるいは図１
０あるいは図１２の実施例で実現される上記数１９のデ
ィエンファシス回路の基本関数Ｈ２（Ｓ）を、上記数２
６に代入すると次の関係が得られる。Here, the basic function H1(S) of the pre-emphasis circuit shown in the above equation 11 realized in the embodiment shown in FIG. 3, FIG. 9 or FIG.
0 or the basic function H2(S) of the de-emphasis circuit of the above equation 19 realized in the embodiment of FIG.
6, the following relationship is obtained.
【００９８】[0098]
【数３５】[Math. 35]
【００９９】ただし、However,
【０１００】[0100]
【数３６】[Math. 36]
【０１０１】である。即ち、上記の基本関数Ｈ１（Ｓ）
とＨ２（Ｓ）を用いる代わりに、上記数３６で定義され
る新しい基本関数Ｈ１’（Ｓ）とＨ２’（Ｓ）を用いて
も、高忠実に信号伝送できる条件数３５が成立する。こ
の新しい第１の基本関数Ｈ１’（Ｓ）は、上記図５と同
様に高域で振幅強調し、その振幅強調の度合いが入力信
号の高域成分のレベルにより変化するプリエンファシス
特性を有し、また、新しい第２の基本関数Ｈ２’（Ｓ）
は上記図７と同様に、高域で振幅抑圧し、その振幅抑圧
の度合いが入力信号の高域成分のレベルにより変化する
ディエンファシス特性を有する。図１３において（ａ）
は上記関数Ｈ１’（Ｓ）を実現するプリエンファシス回
路の一実施例を示すブロック図であり、（ｂ）は上記関
数Ｈ２’（Ｓ）を実現するディエンファシス回路の一実
施例を示すブロック図である。0101. That is, the above basic function H1(S)
Even if the new basic functions H1'(S) and H2'(S) defined by Equation 36 are used instead of using H2(S) and H2(S), condition number 35, which allows signal transmission with high fidelity, holds true. This new first basic function H1'(S) has a pre-emphasis characteristic in which the amplitude is emphasized in the high frequency range as in FIG. 5 above, and the degree of amplitude emphasis changes depending on the level of the high frequency component of the input signal. , and the new second fundamental function H2'(S)
As in FIG. 7, the signal has a de-emphasis characteristic in which the amplitude is suppressed in the high frequency range, and the degree of amplitude suppression changes depending on the level of the high frequency component of the input signal. In Figure 13 (a)
is a block diagram showing an example of a pre-emphasis circuit that realizes the above function H1'(S), and (b) is a block diagram showing an example of a de-emphasis circuit that realizes the above function H2'(S). It is.
【０１０２】上記数３６のＨ１’（Ｓ）は、上記数１１
のＨ１（Ｓ）と上記数２２のＰ２（Ｓ）と上記数２４の
Ｐ３（Ｓ）との積と一致する（Ｈ１’（Ｓ）＝Ｈ１（Ｓ
）・Ｐ２（Ｓ）・Ｐ３（Ｓ））ことから、上記図１３（
ａ）のプリエンファシス回路６４は、上記図３の回路ブ
ロック３３と上記図６の回路ブロック６１及び６２との
縦続接続（その順序は如何なる順であっても良い）で構
成でき、従ってこれらと同一符号で示してある。又、上
記数３６のＨ２’（Ｓ）は上記数２０のＰ１（Ｓ）と一
致する（Ｈ２’（Ｓ）＝Ｐ１（Ｓ））ことから、上記図
１３（ｂ）のディエンファシス回路は、上記図６の回路
ブロック６０とまったく同じ構成で実現でき、従って同
一符号で示してある。この図１３の実施例はアナログ処
理の場合を示しているが、上記図１１、図１２の実施例
と同様にして、上記図１３の各回路ブロック３３、６１
、６２、６０の代わりに上記ディジタル処理の回路ブロ
ック３３Ｄ、６１Ｄ、６２Ｄ、６０Ｄをそれぞれ用いる
ことにより、図１３とまったく同じ作用、効果の得られ
るディジタル処理方式のプリエンファシス回路とディエ
ンファシス回路を構成することができる。以上述べたよ
うに、本発明においては、プリエンファシス回路とディ
エンファシス回路をいずれもアナログ処理とディジタル
処理の両方で実現できるが、本発明によれば、上記図６
あるいは図１０あるいは図１３（ｂ）の実施例に示した
ように、ディエンファシス回路の方を特にアナログ処理
方式で比較的簡単な構成で実現でき、これにより最も動
作の安定した系を構成できる効果が得られる。[0102] H1'(S) in the above equation 36 is expressed as the above equation 11.
matches the product of H1(S), P2(S) of above equation 22, and P3(S) of above equation 24 (H1'(S)=H1(S)
)・P2(S)・P3(S)) Therefore, the above figure 13(
The pre-emphasis circuit 64 in a) can be configured by cascading the circuit block 33 in FIG. 3 and the circuit blocks 61 and 62 in FIG. It is indicated by a symbol. Also, since H2'(S) in the above equation 36 matches P1(S) in the above equation 20 (H2'(S)=P1(S)), the de-emphasis circuit in FIG. 13(b) is It can be realized with exactly the same configuration as the circuit block 60 of FIG. 6 above, and is therefore indicated by the same reference numerals. Although the embodiment of FIG. 13 shows the case of analog processing, each circuit block 33, 61 of FIG.
, 62, and 60, by using the digital processing circuit blocks 33D, 61D, 62D, and 60D, respectively, a digital processing pre-emphasis circuit and de-emphasis circuit that can obtain exactly the same functions and effects as those shown in FIG. 13 can be constructed. can do. As described above, in the present invention, both the pre-emphasis circuit and the de-emphasis circuit can be realized by both analog processing and digital processing.
Alternatively, as shown in the embodiment of FIG. 10 or FIG. 13(b), the de-emphasis circuit can be realized with a relatively simple configuration, especially using an analog processing method, and this has the effect of configuring a system with the most stable operation. is obtained.
【０１０３】即ち、上記のプリエンファシス回路とディ
エンファシス回路に映像信号を供給した場合を考えると
、これらプリエンファシス回路とディエンファシス回路
をディジタル信号処理で構成すると、図示していないが
信号処理の為の上述サンプリングクロック信号を映像信
号の同期信号に同期して生成する必要があり、従って映
像信号の同期信号を安定して分離できなければならない
。プリエンファシス回路に入力される映像信号より同期
信号を安定して分離することは容易であり、従ってこの
プリエンファシス回路をディジタル処理回路で構成する
事は動作の安定性の面でまったく問題はなく、ディジタ
ル処理により高精度の所望の特性が得られる効果がある
。しかし、このプリエンファシス回路によってプリエン
ファシスが施された映像信号は、上記図８（ｂ）にも示
したように立上り及び立ち下がりのエッジの前後に鋭く
大きなレベルのピーク波形を持つため、このようなプリ
エンファシスの施された映像信号より同期信号を識別し
て安定に分離するのは一般に困難である。しかし、この
プリエンファシスされた映像信号を入力とするディエン
ファシス回路を上記図６あるいは上記図１０あるいは上
記図１３（ｂ）の実施例のようにアナログ処理回路で構
成すれば、同期信号の識別、分離は不要となり、高忠実
且つ安定な系が構成できる効果がある。That is, considering the case where a video signal is supplied to the above-mentioned pre-emphasis circuit and de-emphasis circuit, if these pre-emphasis circuit and de-emphasis circuit are configured by digital signal processing, the signal processing It is necessary to generate the above-mentioned sampling clock signal in synchronization with the synchronization signal of the video signal, and therefore it is necessary to stably separate the synchronization signal of the video signal. It is easy to stably separate the synchronization signal from the video signal input to the pre-emphasis circuit, so configuring the pre-emphasis circuit with a digital processing circuit poses no problem in terms of operational stability. Digital processing has the effect of obtaining desired characteristics with high precision. However, the video signal pre-emphasized by this pre-emphasis circuit has sharp peak waveforms with large levels before and after the rising and falling edges, as shown in FIG. 8(b) above. Generally, it is difficult to identify and stably separate a synchronization signal from a video signal that has been subjected to pre-emphasis. However, if the de-emphasis circuit that receives this pre-emphasized video signal as input is configured with an analog processing circuit as in the embodiment shown in FIG. 6, FIG. 10, or FIG. Separation is no longer necessary, and a highly faithful and stable system can be constructed.
【０１０４】以上の本発明によるプリエンファシス回路
によってプリエンファシスが施された波形は、上記図８
（ｂ）に示したように、信号の高域成分が強調によって
プリシュートとポストシュートに均等に分散されるため
、信号の尖頭対尖頭値が上記数２で示される従来のエン
ファシス方式より小さくなる。これを言い替えれば、伝
送路の帯域等の条件によって定まる高域強調された信号
の尖頭値対尖頭値の最大値を一定のもとで考えれば、本
発明の方法によれば従来方式よりエンファシス量を更に
増加させることが可能となり、その分Ｓ／Ｎを改善でき
る効果が得られる。The waveform pre-emphasized by the pre-emphasis circuit according to the present invention is shown in FIG.
As shown in (b), the high-frequency components of the signal are evenly distributed between the pre-shoot and post-shoot by emphasizing, so the peak-to-peak value of the signal is better than the conventional emphasis method where the peak-to-peak value is shown by Equation 2 above. becomes smaller. In other words, if we consider the peak value of the high-frequency emphasized signal as determined by the conditions such as the band of the transmission path and the maximum value of the peak value to be constant, the method of the present invention is better than the conventional method. It becomes possible to further increase the amount of emphasis, and the effect of improving the S/N ratio can be obtained.
【０１０５】このエンファシス量を増加させる方法とし
て、上記圧縮特性におけるＫの値を大きくする方法が最
も容易であるが、上記数２の伝達関数Ｇ１（Ｓ）とＧ２
（Ｓ）を有する従来から公知の図１４に一実施例を示す
プリエンファシス回路１９０ａとディエンファシス回路
１９０ｂを上記本発明のプリエンファシス回路、ディエ
ンファシス回路と併用する様にしても良い。更に具体的
には、図１４において、１９１、１９２はコンデンサ、
１９３、１９４、１９５、１９６は抵抗であり、この図
１４（ａ）のプリエンファシス回路１９０ａを、上記図
３あるいは図９あるいは図１１あるいは図１３（ａ）の
実施例に示した本発明のプリエンファシス回路と縦続に
接続してプリエンファシス系を構成し、又上記図１４（
ｂ）のディエンファシス回路１９０ｂを、上記図６ある
いは図１０あるいは図１２あるいは図１３（ｂ）の実施
例に示した本発明のディエンファシス回路と縦続に接続
してディエンファシス系を構成する。以上の構成によれ
ば、上記数２の時定数Ｔ１とＴ２（図１４のコンデンサ
１９１、１９２と抵抗１９３、１９４、１９５、１９６
の値によって定まる）を比較的大きな値に設定すれば、
一方の伝達関数Ｇ１（Ｓ）のプリエンファシス回路を主
として信号の低域強調の為に用いることができ、他方の
伝達関数Ｈ１（Ｓ）あるいはＨ１’（Ｓ）のプリエンフ
ァシス回路を主として信号の高域強調の為に用いること
ができ、従って広い周波数範囲に渡ってエンファシス量
を増やすことができ、波形歪みなくＳ／Ｎを改善するこ
とができる。The easiest way to increase this amount of emphasis is to increase the value of K in the compression characteristic.
(S) and a conventionally known pre-emphasis circuit 190a and de-emphasis circuit 190b, an embodiment of which is shown in FIG. 14, may be used in combination with the pre-emphasis circuit and de-emphasis circuit of the present invention. More specifically, in FIG. 14, 191 and 192 are capacitors,
193, 194, 195, and 196 are resistors, and the pre-emphasis circuit 190a of FIG. A pre-emphasis system is constructed by connecting the emphasis circuit in cascade, and the above-mentioned Figure 14 (
The de-emphasis circuit 190b of b) is connected in series with the de-emphasis circuit of the present invention shown in the embodiment of FIG. 6, FIG. 10, FIG. 12 or FIG. 13(b) to form a de-emphasis system. According to the above configuration, the time constants T1 and T2 of Equation 2 (capacitors 191, 192 and resistors 193, 194, 195, 196 in FIG.
) is set to a relatively large value,
The pre-emphasis circuit of one transfer function G1(S) can be used mainly for emphasizing the low frequency range of the signal, and the pre-emphasis circuit of the other transfer function H1(S) or H1'(S) can be used mainly for emphasizing the low frequency range of the signal. Therefore, the amount of emphasis can be increased over a wide frequency range, and the S/N ratio can be improved without waveform distortion.
【０１０６】更に、映像信号などのように周期的な信号
にたいしては、時定数Ｔを変えた本発明のプリエンファ
シス回路及びディエンファシス回路を複数構成し、これ
らを縦続に接続するようにしても良い。更に具体的には
、図１５の様に構成される。図１５において、１２０は
映像信号の入力端子、１２１は映像信号の出力端子、１
２２、１２３は時定数Ｔが垂直同期信号の周期の１／２
に設定された、第１の本発明のプリエンファシス回路及
びディエンファシス回路であり、これらの回路では映像
信号のフィールド間（画面上では時間軸方向）でのエン
ファシス及びディエンファシスが行われる。１２４、１
２５は時定数Ｔが水平同期信号の周期の１／２に設定さ
れた、第２の本発明のプリエンファシス回路及びディエ
ンファシス回路であり、これらの回路では映像信号のラ
イン間（画面上では垂直方向）でのエンファシス及びデ
ィエンファシスが行われる。１２６、１２７は時定数Ｔ
が映像信号の最高周波数に相当するの周期のほぼ１／２
に設定された、第３の本発明のプリエンファシス回路及
びディエンファシス回路であり、これらの回路では画面
上で水平方向のエンファシス及びディエンファシスが行
われる。１２８は周波数変調器であり、１２９は周波数
復調器であり、１３０は伝送路である。図１５において
、入力端子１２０に入力された映像信号は、第１のプリ
エンファシス回路１２２において画面上で時間軸方向に
プリエンファシスが施され、次に、第２のプリエンファ
シス回路１２４において画面上で垂直方向にプリエンフ
ァシスが施され、次に、第３のプリエンファシス回路１
２６において画面上で水平方向にプリエンファシスが施
される。以上のようにプリエンファシスが施された映像
信号は、周波数変調器１２８で周波数変調され、伝送路
１３０に出力される。伝送路１３０を伝送（記録再生）
された信号は周波数復調器１２９に入力され、プリエン
ファシスが施された映像信号に復調される。この復調さ
れた映像信号は、第３のディエンファシス回路１２７に
おいて画面上で水平方向のディエンファシスが施され、
次に、第２のディエンファシス回路１２５において画面
上で垂直方向のディエンファシスが施され、次に、第１
のディエンファシス回路１２３において画面上で時間軸
方向のディエンファシスが施され、出力端子１２１に出
力される。この図１５の構成によれば、画面上で３次元
、即ち、時間軸方向、垂直方向、水平方向に対して効果
的にエンファシスを施すことができるため、視覚的に見
えやすい時間的に連続した大面積の平坦部のＳ／Ｎを改
善することが出来る。尚、本実施例では３種類の時定数
のプリエンファシス回路及びディエンファシス回路を縦
続に接続したが、本発明はこれに限るものではない。又
、使用する時定数Ｔについても上記の３種類に限るもの
ではなく、例えば、映像信号のフィールド周期の１／２
及びセグメント分割された映像信号のセグメント同期信
号の周期の１／２などを用いても良い。又、本実施例に
対し、上記数２の伝達関数Ｇ１（Ｓ）とＧ２（Ｓ）を有
する従来から公知の図１４に一実施例を示すプリエンフ
ァシス回路１９０ａとディエンファシス回路１９０ｂを
上記本発明のプリエンファシス回路、ディエンファシス
回路と併用する様にしても良く、これにより、一層のＳ
／Ｎ改善が実現できることは明らかである。Furthermore, for periodic signals such as video signals, a plurality of pre-emphasis circuits and de-emphasis circuits of the present invention having different time constants T may be constructed and these circuits may be connected in series. . More specifically, it is configured as shown in FIG. In FIG. 15, 120 is a video signal input terminal, 121 is a video signal output terminal, 1
22 and 123 have a time constant T of 1/2 of the period of the vertical synchronization signal.
These are the pre-emphasis circuit and de-emphasis circuit of the first aspect of the present invention, and these circuits perform emphasis and de-emphasis between fields of the video signal (in the time axis direction on the screen). 124, 1
Reference numeral 25 indicates a pre-emphasis circuit and a de-emphasis circuit of the second invention, in which the time constant T is set to 1/2 of the period of the horizontal synchronizing signal. Emphasis and de-emphasis are performed in the direction). 126 and 127 are time constants T
is approximately 1/2 of the period of , which corresponds to the highest frequency of the video signal.
These are the pre-emphasis circuit and de-emphasis circuit of the third aspect of the present invention, which are set to , and these circuits perform emphasis and de-emphasis in the horizontal direction on the screen. 128 is a frequency modulator, 129 is a frequency demodulator, and 130 is a transmission path. In FIG. 15, a video signal input to an input terminal 120 is pre-emphasized on the screen in the time axis direction in a first pre-emphasis circuit 122, and then pre-emphasized on the screen in a second pre-emphasis circuit 124. Pre-emphasis is applied in the vertical direction, and then the third pre-emphasis circuit 1
At 26, pre-emphasis is applied in the horizontal direction on the screen. The video signal pre-emphasized as described above is frequency modulated by the frequency modulator 128 and output to the transmission line 130. Transmission through transmission path 130 (recording/playback)
The resulting signal is input to a frequency demodulator 129 and demodulated into a pre-emphasized video signal. This demodulated video signal is subjected to horizontal de-emphasis on the screen in a third de-emphasis circuit 127.
Next, the second de-emphasis circuit 125 performs vertical de-emphasis on the screen, and then the first
A de-emphasis circuit 123 performs de-emphasis in the time axis direction on the screen, and outputs the result to an output terminal 121. According to the configuration shown in FIG. 15, it is possible to effectively apply emphasis to three dimensions on the screen, that is, the time axis direction, the vertical direction, and the horizontal direction. The S/N of a large flat area can be improved. In this embodiment, pre-emphasis circuits and de-emphasis circuits with three different time constants are connected in series, but the present invention is not limited to this. Furthermore, the time constant T to be used is not limited to the above three types; for example, 1/2 of the field period of the video signal.
Alternatively, 1/2 of the period of the segment synchronization signal of the segmented video signal may be used. In addition, in contrast to this embodiment, a conventionally known pre-emphasis circuit 190a and a de-emphasis circuit 190b, an embodiment of which is shown in FIG. It may also be used in combination with a pre-emphasis circuit and a de-emphasis circuit, which will further improve the S
/N improvement is clearly possible.
【０１０７】又、以上の実施例において、Ｋ、Ｋ１、Ｋ
２、Ｋ３はプリエンファシス回路とディエンファシス回
路の特性を整合させるようにしていたが、本発明はこれ
に限るものではなく、例えば、ディエンファシス回路に
おいて上記圧縮特性を変化させ、これにより、ディエン
ファシス回路出力信号の周波数特性を制御するようにし
ても良く、これにより、上記ディエンファシス回路を周
波数特性の調整手段として回路規模を増やすことなく経
済的に活用できる効果が得られる。[0107] Furthermore, in the above embodiments, K, K1, K
2. K3 matches the characteristics of the pre-emphasis circuit and the de-emphasis circuit, but the present invention is not limited to this. For example, the above-mentioned compression characteristics are changed in the de-emphasis circuit, thereby achieving de-emphasis. The frequency characteristics of the circuit output signal may be controlled, and thereby the de-emphasis circuit can be used economically as a means for adjusting frequency characteristics without increasing the circuit scale.
【０１０８】尚、以上の実施例では、エンファシス量を
入力映像信号の高域レベルに相応して変化するようにし
たが、本発明はこれに限るものではなく、例えば、図３
及び図６及び図９及び図１０及び図１１及び図１２及び
図１４における圧縮器２５、４４、４８、５１、２５Ｄ
、４４Ｄ、５１Ｄを係数器（即ち入力にたいし比例した
レベルが出力される特性）に置き換えてエンファシス量
を固定にしても良く、この場合も同様の効果が得られ、
本発明の主旨に沿うものである。Note that in the above embodiments, the amount of emphasis was changed in accordance with the high frequency level of the input video signal, but the present invention is not limited to this.
and compressors 25, 44, 48, 51, 25D in FIGS. 6, 9, 10, 11, 12, and 14
, 44D, and 51D may be replaced with a coefficient unit (that is, a characteristic that outputs a level proportional to the input) and the amount of emphasis is fixed, and the same effect can be obtained in this case.
This is in accordance with the gist of the present invention.
【０１０９】次に、このエンファシス量を固定にした本
発明に係る基本関数Ｈ１（Ｓ）及びＨ２（Ｓ）を実現す
る回路をＦＭ変調信号の伝送系（ＲＦ系）に用いて、Ｆ
Ｍ復調信号のＳ／Ｎを改善する手法について述べる。図
１６にその基本構成となるブロック図を示す。図１６に
おいて、１２０は映像信号の入力端子、１２１は映像信
号の出力端子、１２８はＦＭ変調器、１２９はＦＭ復調
器、１３０は伝送路である。１６１は本発明に係るＲＦ
プリエンファシス回路であり、図６と同じ構成であり、
その伝達関数は上記数１９のＨ２（Ｓ）で表される。１
６２は本発明に係るＲＦディエンファシス回路であり、
図３と同じ構成でありその伝達関数は上記数１１のＨ１
（Ｓ）で表される。ここで、上記Ｈ１（Ｓ）及びＨ２（
Ｓ）における時定数Ｔは、ＦＭ信号の搬送波の周波数を
ｆｃとして、ほぼ次式で示される値に設定される。[0109] Next, the circuit for realizing the basic functions H1(S) and H2(S) according to the present invention with the emphasis amount fixed is used in the transmission system (RF system) of the FM modulation signal, and the F
A method for improving the S/N of the M demodulated signal will be described. FIG. 16 shows a block diagram of its basic configuration. In FIG. 16, 120 is a video signal input terminal, 121 is a video signal output terminal, 128 is an FM modulator, 129 is an FM demodulator, and 130 is a transmission line. 161 is the RF according to the present invention
It is a pre-emphasis circuit and has the same configuration as FIG. 6,
The transfer function is expressed by H2(S) in Equation 19 above. 1
62 is an RF de-emphasis circuit according to the present invention,
It has the same configuration as FIG. 3, and its transfer function is H1 of the above equation 11.
It is represented by (S). Here, the above H1(S) and H2(
The time constant T in S) is set to a value approximately expressed by the following equation, where fc is the frequency of the carrier wave of the FM signal.
【０１１０】[0110]
【数３７】[Math. 37]
【０１１１】この時の振幅特性を図１７に示す。図１７
より、ＲＦプリエンファシス回路１６１ではＦＭ信号の
側帯波の強調が行われ、ＲＦディエンファシス回路１６
２ではＦＭ信号の側帯波の抑圧が行われることがわかる
。図１７において、端子１２０に入力された信号はＦＭ
変調器１２８でＦＭ変調され、ＲＦプリエンファシス回
路１６１に供給され、上記したように側帯波の強調を受
ける。ＲＦプリエンファシス回路１６１の出力は伝送路
１３０を伝送（記録再生）される。受信（再生）された
信号はＲＦディエンファシス回路１６２に供給され上記
した側帯波の抑圧を受ける。ＲＦディエンファシス回路
１６２の出力はＦＭ復調回路１２９にてＦＭ復調され映
像信号となり、端子１２１に出力される。ここで、上記
ＲＦプリエンファシス回路１６１とＲＦディエンファシ
ス回路１６２の総合伝達特性は、上記数２６に示される
ように一定の遅延時間を有するだけで、振幅特性及び位
相特性に歪みはなく、極めて高忠実にＦＭ信号を伝送す
ることが出来、従って、ＦＭ復調された映像信号におい
ても歪みが発生することはない。
又、伝送路１３０において発生又は混入するノイズを、
ＲＦディエンファシス回路１６２において抑圧すること
が出来る。このノイズの抑圧量は、図１７に示されるよ
うに搬送波との周波数差の絶対値が大きい周波数ほど大
きくなり、これは復調映像信号においては周波数が高く
なるほどノイズの抑圧量が大きくなることである。即ち
、このＲＦディエンファシス回路１６２により、ＦＭ復
調による三角ノイズを効果的に抑圧することが出来、Ｓ
／Ｎを改善することが出来る。又、本実施例では、ＦＭ
信号の側帯波を強調して伝送（記録再生）するため、伝
送帯域に制限があっても何ら問題にならず、従って、映
像信号にエンファシス処理を施した場合に発生するよう
な、過変調による反転現象やスペクトルの折り返しによ
るビート性のノイズが発生することなく、安定してＳ／
Ｎ改善を実現することができる。以上の実施例において
、ＲＦプリエンファシス回路１６１の基本関数をＨ２（
Ｓ）、ＲＦディエンファシス回路１６２の基本関数をＨ
１（Ｓ）としたが、数３５及び数３６に示されるように
、ＲＦプリエンファシス回路の基本関数をＨ２’（Ｓ）
（図１４（ｂ））、ＲＦディエンファシス回路の基本関
数をＨ１’（Ｓ）（図１４（ａ））としても良いことは
明らかであり、この場合も本発明の主旨に沿うものであ
る。又、上記ＲＦプリエンファシス回路及びＲＦディエ
ンファシス回路における、Ｋ、Ｋ１、Ｋ２、Ｋ３の値は
上記数１３及び数１７の関係より決定されるが、実際は
、数１５を３項で打ち切った誤差があり、この誤差を少
なくなるようにそれぞれの値を決定しても良く、これに
より一層正確に数１５を近似させることが出来る。又、
ＲＦディエンファシス回路を、例えば従来磁気記録再生
装置などで用いられている再生等化回路と兼用しても良
く、このＲＦディエンファシス回路において伝送過程（
記録再生過程）での周波数特性の変化をも補正するよう
にすることにより、回路の簡素化が実現できる。The amplitude characteristics at this time are shown in FIG. Figure 17
Therefore, the RF pre-emphasis circuit 161 emphasizes the sideband of the FM signal, and the RF de-emphasis circuit 16
2, it can be seen that the sideband waves of the FM signal are suppressed. In FIG. 17, the signal input to terminal 120 is FM
The signal is FM modulated by the modulator 128, and is supplied to the RF pre-emphasis circuit 161, where the sidebands are emphasized as described above. The output of the RF pre-emphasis circuit 161 is transmitted (recorded and reproduced) through the transmission line 130. The received (regenerated) signal is supplied to the RF de-emphasis circuit 162 and undergoes sideband suppression as described above. The output of the RF de-emphasis circuit 162 is FM demodulated by the FM demodulation circuit 129 to become a video signal, which is output to the terminal 121. Here, the overall transfer characteristics of the RF pre-emphasis circuit 161 and the RF de-emphasis circuit 162 are extremely high, with only a certain delay time and no distortion in the amplitude and phase characteristics, as shown in Equation 26 above. The FM signal can be transmitted faithfully, and therefore no distortion occurs even in the FM demodulated video signal. In addition, noise generated or mixed in the transmission line 130 is
It can be suppressed in the RF de-emphasis circuit 162. The amount of noise suppression increases as the absolute value of the frequency difference with the carrier wave increases, as shown in FIG. 17. This means that in demodulated video signals, the higher the frequency, the greater the amount of noise suppression. . That is, this RF de-emphasis circuit 162 can effectively suppress triangular noise caused by FM demodulation, and S
/N can be improved. In addition, in this embodiment, FM
Since the sidebands of the signal are emphasized for transmission (recording and playback), there is no problem even if the transmission band is limited. Stable S/S without beat noise caused by inversion or spectrum folding.
N improvement can be realized. In the above embodiment, the basic function of the RF pre-emphasis circuit 161 is H2(
S), the basic function of the RF de-emphasis circuit 162 is H
1(S), but as shown in Equations 35 and 36, the basic function of the RF pre-emphasis circuit is H2'(S)
(FIG. 14(b)), it is clear that the basic function of the RF de-emphasis circuit may be H1'(S) (FIG. 14(a)), and this case also follows the gist of the present invention. In addition, the values of K, K1, K2, and K3 in the RF pre-emphasis circuit and RF de-emphasis circuit are determined from the relationships in Equations 13 and 17 above, but in reality, the error obtained by truncating Equation 15 by three terms is However, each value may be determined to reduce this error, thereby making it possible to approximate Equation 15 more accurately. or,
The RF de-emphasis circuit may also be used, for example, as a reproduction equalization circuit used in conventional magnetic recording and reproduction devices, and in this RF de-emphasis circuit, the transmission process (
By also correcting changes in frequency characteristics during the recording/reproducing process, the circuit can be simplified.
【０１１２】尚、本発明によるプリエンファシス回路及
びディエンファシス回路と、従来から公知のプリエンフ
ァシス回路及びディエンファシス回路と、本発明による
ＲＦプリエンファシス回路及びＲＦディエンファシス回
路とを併用するようにしても何ら問題はなく、これによ
り、より一層のＳ／Ｎ改善を実現することが出来、この
場合も本発明の主旨に沿うものである。尚、以上の実施
例においては、上記数１５において第３項目までを有効
項とみなし近似を行なったが、本発明はこれに限るもの
ではない。例えば、Ｋ小さい値の場合、具体的には、プ
リエンファシス回路においてＫが入力信号の高域成分の
レベルに応じて、０．２５から２．１６まで変化する（
即ち、エンファシスりょう（１＋Ｋ）が２ｄＢから１０
ｄＢまで変化する）場合、Ｋ３は０．０００１５２から
０．０６７６まで変化し、Ｋ３は１に比べ充分小さな値
となる。このような場合には、上記数１５において第２
項目までを有効項とみなしても良く、上記数１９の伝達
関数Ｈ２（Ｓ）は、上記数１９の右辺第１項及び第２項
のみとなる。従って、上記図６及び図１０及び図１４に
おける回路ブロック６２及び図１３における回路ブロッ
ク６２Ｄはなくても良く、このような場合にはより簡単
な構成で実現することが出来、本発明の範疇に含まれる
。更に、Ｋが小さい場合上記数１９の伝達関数Ｈ２（Ｓ
）は、上記数１９の右辺第１項のみで近似しても良く、
このような場合には更に簡単な構成で実現できることは
明らかであり、本発明の主旨に沿うものである。Note that the pre-emphasis circuit and de-emphasis circuit according to the present invention, the conventionally known pre-emphasis circuit and de-emphasis circuit, and the RF pre-emphasis circuit and RF de-emphasis circuit according to the present invention may be used together. There is no problem, and as a result, further S/N improvement can be achieved, and this case also follows the gist of the present invention. Note that in the above embodiment, approximation was performed by regarding the third item in Equation 15 as an effective term, but the present invention is not limited to this. For example, in the case of a small value of K, specifically, in the pre-emphasis circuit, K changes from 0.25 to 2.16 depending on the level of the high frequency component of the input signal (
In other words, the emphasis (1+K) is from 2dB to 10
dB), K3 changes from 0.000152 to 0.0676, which is a sufficiently small value compared to 1. In such a case, in Equation 15 above, the second
The items up to the item may be regarded as valid terms, and the transfer function H2(S) in Equation 19 above is only the first and second terms on the right side of Equation 19 above. Therefore, the circuit block 62 in FIGS. 6, 10, and 14 and the circuit block 62D in FIG. included. Furthermore, when K is small, the transfer function H2(S
) may be approximated using only the first term on the right side of Equation 19 above,
It is clear that such a case can be realized with a simpler configuration, which is in line with the gist of the present invention.
【０１１３】[0113]
【発明の効果】以上述べたように、本発明によれば、伝
送すべきないしは記録再生すべき信号を位相特性がリニ
アで所望の振幅特性を有する信号に変換し、特に信号の
中域ないしは高域を振幅強調する位相特性リニアのプリ
エンファシス回路と、その振幅特性と逆の振幅特性を有
しかつ位相特性がリニアで広い周波数範囲に渡って上記
プリエンファシス回路と充分に整合させることの出来る
ディエンファシス回路とを比較的簡単な構成で実現する
ことが出来る。又、これらをディジタル回路によって構
成することも容易で、信号処理の精度や安定度を高める
ことが出来、回路の集積化も容易となる。又、これをＦ
Ｍ変復調系に適用すれば、伝送帯域を広げずに周波数偏
移を大きくとることが出来、且つ過変調防止の為の波形
クリップの手段も不要となり、波形歪みなくＳ／Ｎを改
善できる。更に、本発明においては、エンファシス量を
可変にすることが出来るため、入力信号の高域成分のレ
ベルが小さい場合にエンファシス量を増やすことにより
、伝送帯域を有効に活用することが出来、より一層のＳ
／Ｎ改善を実現することが出来る。又、これらの回路を
ＦＭ伝送系に用いることにより、伝送帯域を広げること
なく、効果的にＳ／Ｎ改善を実現することが出来る。As described above, according to the present invention, a signal to be transmitted or recorded/reproduced is converted into a signal having a linear phase characteristic and a desired amplitude characteristic. A pre-emphasis circuit with a linear phase characteristic that emphasizes the amplitude of the frequency range, and a diode which has an amplitude characteristic opposite to that of the pre-emphasis circuit and whose phase characteristic is linear and can be sufficiently matched with the pre-emphasis circuit over a wide frequency range. The emphasis circuit can be realized with a relatively simple configuration. Furthermore, these can be easily constructed using digital circuits, which increases the accuracy and stability of signal processing, and facilitates circuit integration. Also, change this to F
If applied to an M modulation/demodulation system, it is possible to increase frequency deviation without widening the transmission band, and also eliminates the need for waveform clipping means to prevent overmodulation, improving S/N without waveform distortion. Furthermore, in the present invention, since the amount of emphasis can be made variable, by increasing the amount of emphasis when the level of the high-frequency component of the input signal is small, the transmission band can be used effectively, and the transmission band can be further improved. S of
/N improvement can be achieved. Furthermore, by using these circuits in an FM transmission system, it is possible to effectively improve the S/N without widening the transmission band.
【図１】自乗正弦回路のブロック図である。FIG. 1 is a block diagram of a squared sine circuit.
【図２】インピーダンス回路図及びアドミタンス回路図
である。FIG. 2 is an impedance circuit diagram and an admittance circuit diagram.
【図３】本発明に係るプリエンファシス回路の一実施例
図である。FIG. 3 is a diagram of an embodiment of a pre-emphasis circuit according to the present invention.
【図４】圧縮特性及び圧縮器の一実施例図である。FIG. 4 is an example diagram of compression characteristics and a compressor.
【図５】プリエンファシス特性図である。FIG. 5 is a pre-emphasis characteristic diagram.
【図６】本発明に係るディエンファシス回路の一実施例
図である。FIG. 6 is a diagram showing an embodiment of a de-emphasis circuit according to the present invention.
【図７】ディエンファシス特性図である。FIG. 7 is a de-emphasis characteristic diagram.
【図８】本発明のプリエンファシス回路の波形応答図で
ある。FIG. 8 is a waveform response diagram of the pre-emphasis circuit of the present invention.
【図９】プリエンファシス回路の他の実施例図である。FIG. 9 is a diagram showing another embodiment of the pre-emphasis circuit.
【図１０】ディエンファシス回路の他の実施例図である
。FIG. 10 is a diagram of another embodiment of the de-emphasis circuit.
【図１１】ディジタル信号処理によるプリエンファシス
回路の実施例図である。FIG. 11 is an example diagram of a pre-emphasis circuit using digital signal processing.
【図１２】ディジタル信号処理によるディエンファシス
回路の実施例図である。FIG. 12 is an example diagram of a de-emphasis circuit using digital signal processing.
【図１３】プリエンファシス回路及びディエンファシス
回路の他の実施例図である。FIG. 13 is a diagram showing another embodiment of a pre-emphasis circuit and a de-emphasis circuit.
【図１４】従来のプリエンファシス回路及びディエンフ
ァシス回路の一実施例図である。FIG. 14 is a diagram showing an example of a conventional pre-emphasis circuit and de-emphasis circuit.
【図１５】映像信号を伝送するシステムにおける一実施
例図である。FIG. 15 is a diagram of an embodiment of a system for transmitting video signals.
【図１６】ＲＦエンファシスの一実施例図である。FIG. 16 is a diagram of an embodiment of RF emphasis.
【図１７】ＲＦエンファシスの特性の一実施例図である
。FIG. 17 is an example diagram of RF emphasis characteristics.
１１…インピーダンス回路、
１２…アドミタンス回路、
１０、４６、５３…自乗正弦回路、
２５、４４、４８、５１、２５Ｄ、４４Ｄ、４８Ｄ、５
１Ｄ…圧縮器、２３、４３、４７、５０、９１、９２、
９１Ｄ、９２Ｄ…遅延器、２６、４５、４９、５２、２
６Ｄ、４５Ｄ、４９Ｄ、５２Ｄ、９６、９６Ｄ…加算器
、
２７、２９、９４、９５、９３Ｄ、９４Ｄ、９５Ｄ…係
数器、２８…非線形回路、
７１、７３…Ａ／Ｄ変換器、
７２、７４…Ｄ／Ａ変換器。11... Impedance circuit, 12... Admittance circuit, 10, 46, 53... Squared sine circuit, 25, 44, 48, 51, 25D, 44D, 48D, 5
1D...Compressor, 23, 43, 47, 50, 91, 92,
91D, 92D...delay device, 26, 45, 49, 52, 2
6D, 45D, 49D, 52D, 96, 96D...Adder, 27, 29, 94, 95, 93D, 94D, 95D...Coefficient unit, 28...Nonlinear circuit, 71, 73...A/D converter, 72, 74 ...D/A converter.
Claims (12)
に変換し、それを元の周波数特性に戻すように再変換す
る信号処理方法であって、ωを入力信号の角周波数、Ｓ
を複素角周波数（Ｓ＝ｊω）、Ｔを時間の単位を有する
定数、Ｋを０以上の実数、ｍを整数とし、所定の周波数
帯域内にて、入力信号を、｛１＋Ｋｓｉｎ２（ωＴ）｝
・ｅｘｐ（−２ＳＴ）なる関数で近似される第１の伝達
関数で信号処理し、その出力を、ｅｘｐ（−ｍＳＴ）／
｛１＋Ｋｓｉｎ２（ωＴ）｝なる関数で近似される第２
の伝達関数で縦続的に信号処理し、上記第１及び第２の
伝達関数におけるＫの値を、入力信号の高域成分のレベ
ルに応じて変化させることを特徴とする信号処理方法。1. A signal processing method for converting an input signal into a signal having predetermined frequency characteristics and re-converting it back to the original frequency characteristic, wherein ω is the angular frequency of the input signal, S
where is the complex angular frequency (S=jω), T is a constant having the unit of time, K is a real number greater than or equal to 0, and m is an integer, and within a predetermined frequency band, the input signal is expressed as {1+Ksin2(ωT)}
・Signal processing is performed using the first transfer function approximated by the function exp(-2ST), and the output is expressed as exp(-mST)/
The second approximated by the function {1+Ksin2(ωT)}
A signal processing method, characterized in that the signal processing is carried out in series with the transfer functions, and the value of K in the first and second transfer functions is changed according to the level of the high frequency component of the input signal.
１４として得られる ［｛１−Ｋ１ｓｉｎ２（ωＴ）｝・ｅｘｐ（−２ＳＴ）
］×［｛１−Ｋ２ｓｉｎ２（２ωＴ）｝・ｅｘｐ（−４
ＳＴ）］×［｛１−Ｋ３ｓｉｎ２（４ωＴ）｝・ｅｘｐ
（−８ＳＴ）］なる関数で近似される伝達関数で信号処
理する請求項１に記載の信号処理方法。2. Expanding and approximating the second transfer function, m=
[{1-K1sin2(ωT)}・exp(-2ST) obtained as 14
]×[{1-K2sin2(2ωT)}・exp(-4
ST)]×[{1-K3sin2(4ωT)}・exp
2. The signal processing method according to claim 1, wherein the signal processing is performed using a transfer function approximated by a function: (-8ST)].
に変換し、それを元の周波数特性に戻すように再変換す
る信号処理システムにおいて、ωを入力信号の角周波数
、Ｓを複素角周波数（Ｓ＝ｊω）、Ｔを時間の単位を有
する定数、Ｋを０以上の実数、ｍを整数とし、所定の周
波数帯域内にて、入力信号を、｛１＋Ｋｓｉｎ２（ωＴ
）｝・ｅｘｐ（−２ＳＴ）なる関数で近似される伝達関
数を有し、入力信号の高域成分のレベルに応じて上記係
数Ｋを変化させる手段（２５）を含む第１の回路網（３
３）と、ｅｘｐ（−ｍＳＴ）／｛１＋Ｋｓｉｎ２（ωＴ
）｝なる関数で近似される伝達関数を有し、入力信号の
高域成分のレベルに応じて上記係数Ｋを変化させる第２
の回路網（６３）とを備え、上記第１の回路網（３３）
からの出力を上記第２の回路網（６３）へ縦続的に供給
するようにしたことを特徴とする信号処理装置。3. A signal processing system that converts an input signal into a signal having predetermined frequency characteristics and reconverts it back to the original frequency characteristic, where ω is the angular frequency of the input signal and S is the complex angular frequency. (S=jω), T is a constant having the unit of time, K is a real number greater than or equal to 0, m is an integer, and the input signal is expressed as {1+Ksin2(ωT
)}·exp(-2ST), and includes means (25) for changing the coefficient K according to the level of the high frequency component of the input signal.
3) and exp(-mST)/{1+Ksin2(ωT
)} has a transfer function approximated by a function, and changes the coefficient K according to the level of the high frequency component of the input signal.
a circuit network (63), and the first circuit network (33).
A signal processing device characterized in that the output from the second circuit network (63) is supplied in cascade to the second circuit network (63).
１ｓｉｎ２（ωＴ）｝・ｅｘｐ（−２ＳＴ）］×［｛１
−Ｋ２ｓｉｎ２（２ωＴ）｝・ｅｘｐ（−４ＳＴ）］×
［｛１−Ｋ３ｓｉｎ２（４ωＴ）｝・ｅｘｐ（−８ＳＴ
）］なる関数で近似される伝達関数を有し、入力信号の
高域成分のレベルに応じて上記係数Ｋ１を変化させる手
段（４４）と、上記入力信号の高域成分のレベルに応じ
て上記係数Ｋ２を変化させる手段（４８）と、上記入力
信号の高域成分のレベルに応じて上記係数Ｋ３を変化さ
せる手段（５１）と、を備え、その振幅特性が１／｛１
＋Ｋｓｉｎ２（ωＴ）｝を近似するようにされている、
構成である請求項３に記載の信号処理装置。[Claim 4] The second circuit network (63) has [{1-K
1 sin2(ωT)}・exp(-2ST)]×[{1
−K2sin2(2ωT)}・exp(−4ST)]×
[{1-K3sin2(4ωT)}・exp(-8ST
)] for changing the coefficient K1 according to the level of the high-frequency component of the input signal; means (48) for changing the coefficient K2; and means (51) for changing the coefficient K3 according to the level of the high frequency component of the input signal, the amplitude characteristic of which is 1/{1
+Ksin2(ωT)},
The signal processing device according to claim 3, which is configured as follows.
ｓｉｎ２（ωＴ）｝・ｅｘｐ（−２ＳＴ）なる関数で近
似される伝達関数を有する第３の回路網（６０）と、｛
１−Ｋ２ｓｉｎ２（２ωＴ）｝・ｅｘｐ（−４ＳＴ）な
る関数で近似される伝達関数を有する第４の回路網（６
１）と、｛１−Ｋ３ｓｉｎ２（４ωＴ）｝・ｅｘｐ（−
８ＳＴ）なる関数で近似される伝達関数を有する第５の
回路網（６２）と、が縦続的に接続される構成を備える
請求項３又は請求項４に記載の信号処理装置。5. The second circuit network (63) has {1-K1
sin2(ωT)}·exp(-2ST);
The fourth circuit network (6
1) and {1-K3sin2(4ωT)}・exp(-
5. The signal processing device according to claim 3, further comprising a configuration in which the fifth circuit network (62) having a transfer function approximated by a function 8ST) is connected in cascade.
路網（６０）、上記第４の回路網（６１）、上記第５の
回路網（６２）の少なくとも１つは、複数このインダク
タンスＬとキャパシタンスＣのラダー回路網で形成され
るインピーダンス回路Ｚ（１１）とアドミタンス回路Ｙ
（１２）との直列接続で構成される自乗正弦関数−ｓｉ
ｎ２（ＮωＴ）（Ｎは１以上の整数）の振幅特性を有す
る自乗正弦回路（１０、４６ａ、４６ｂ）を含み、入力
信号を所定時間２ＮＴ遅延する手段（２３、４３、４７
、５０）と、上記入力信号を上記自乗正弦回路（１０、
４６ａ、４６ｂ）へ供給する手段と、上記自乗正弦回路
（１０、４６ａ、４６ｂ）からの出力信号を振幅レベル
に応じて非線形に圧縮する手段（２５、４４、４８、５
１）と、上記圧縮手段（２５、４４、４８、５１）から
の出力と上記遅延手段（２３、４３、４７、５０）から
の出力を加算する手段（２６、４５、４９、５２）と、
を備えた構成である請求項３、４又は５に記載の信号処
理装置。6. At least one of the first circuit network (33), the third circuit network (60), the fourth circuit network (61), and the fifth circuit network (62), An impedance circuit Z (11) and an admittance circuit Y are formed by a ladder network of multiple inductances L and capacitances C.
(12) Squared sine function −si constructed by series connection with
Means (23, 43, 47) that includes a squared sine circuit (10, 46a, 46b) having an amplitude characteristic of n2(NωT) (N is an integer of 1 or more) and delays the input signal by 2NT for a predetermined time.
, 50), and the input signal is passed through the squared sine circuit (10,
46a, 46b), and means (25, 44, 48, 5
1); and means (26, 45, 49, 52) for adding the output from the compression means (25, 44, 48, 51) and the output from the delay means (23, 43, 47, 50);
6. The signal processing device according to claim 3, having a configuration comprising:
に変換し、それを元の周波数特性に戻すように再変換す
る信号処理システムにおいて、ωを入力信号の角周波数
、Ｓを複素角周波数（Ｓ＝ｊω）、Ｔを時間の単位を有
する定数、Ｋを０以上の実数、Ｋ１、Ｋ２、Ｋ３を１以
下の正の実数とし、所定の周波数帯域内にて、［｛１＋
Ｋｓｉｎ２（ωＴ）｝・ｅｘｐ（−２ＳＴ）］×［｛１
−Ｋ２ｓｉｎ２（２ωＴ）｝・ｅｘｐ（−４ＳＴ）］×
［｛１−Ｋ３ｓｉｎ２（４ωＴ）｝・ｅｘｐ（−８ＳＴ
）］なる関数で近似される伝達関数を有し、入力信号の
高域レベルに応じて上記係数Ｋを変化させる手段（２５
）と、入力信号の高域レベルに応じて上記係数Ｋ２を変
化させる手段（４８）と、入力信号の高域レベルに応じ
て上記係数Ｋ３を変化させる手段（５１）とを含む第８
の回路網（６４）と、｛１−Ｋ１ｓｉｎ２（ωＴ）｝・
ｅｘｐ（−２ＳＴ）なる関数で近似される伝達関数を有
し、入力信号の高域レベルに応じて上記係数Ｋ１を変化
させる手段（４４）とを含む第３の回路網（６０）と、
を備え、上記第８の回路網（６４）からの出力を上記第
３の回路網（６０）へ縦続的に供給するように構成した
ことを特徴とする信号処理装置。7. A signal processing system that converts an input signal into a signal having predetermined frequency characteristics and reconverts it back to the original frequency characteristic, wherein ω is the angular frequency of the input signal, and S is the complex angular frequency. (S=jω), T is a constant having the unit of time, K is a real number greater than or equal to 0, K1, K2, and K3 are positive real numbers less than or equal to 1, and within a predetermined frequency band, [{1+
Ksin2(ωT)}・exp(-2ST)]×[{1
−K2sin2(2ωT)}・exp(−4ST)]×
[{1-K3sin2(4ωT)}・exp(-8ST
)], and means (25) for changing the coefficient K according to the high frequency level of the input signal;
), means (48) for changing the coefficient K2 according to the high-frequency level of the input signal, and means (51) for changing the coefficient K3 according to the high-frequency level of the input signal.
The circuit network (64) and {1-K1sin2(ωT)}・
a third circuit network (60) having a transfer function approximated by a function exp(-2ST) and including means (44) for changing the coefficient K1 according to the high frequency level of the input signal;
A signal processing device characterized in that it is configured to supply the output from the eighth circuit network (64) to the third circuit network (60) in cascade.
ｉｎ２（ωＴ）｝・ｅｘｐ（−２ＳＴ）なる関数で近似
される伝達関数を有する第１の回路網（３３）と、｛１
−Ｋ２ｓｉｎ２（２ωＴ）｝・ｅｘｐ（−４ＳＴ）なる
関数で近似される伝達関数を有する第４の回路網（６１
）と、｛１−Ｋ３ｓｉｎ２（４ωＴ）｝・ｅｘｐ（−８
ＳＴ）なる関数で近似される伝達関数を有する第５の回
路網（６２）と、が縦続的に接続される構成を備える請
求項７に記載の信号処理装置。8. The eighth circuit network (64) has {1+Ks
in2(ωT)}・exp(−2ST);
-K2sin2(2ωT)}・exp(-4ST) A fourth network (61
) and {1-K3sin2(4ωT)}・exp(-8
The signal processing device according to claim 7, further comprising a configuration in which the fifth circuit network (62) having a transfer function approximated by a function ST) is connected in cascade.
を有する定数とされるとき、 （１＋ＳＴ１）／（１＋ＳＴ２） なる関数で近似される伝達関数を有する第６の回路網（
９０ａ）が、上記第１の回路網（３３）又は上記第８の
回路網（６４）に縦続的に接続された構成と、 （１＋ＳＴ２）／（１＋ＳＴ１） なる関数で近似される伝達関数を有する第７の回路網（
９０ｂ）が、上記第２の回路網（６３）又は上記第３の
回路網（６０）に縦続的に接続された構成と、を備えて
成る請求項３又は請求項７に記載の信号処理装置。9. When T1 and T2 (T1>T2) are constants having the unit of time, a sixth circuit network (
90a) has a configuration in which it is connected in cascade to the first circuit network (33) or the eighth circuit network (64), and a transfer function approximated by the function (1+ST2)/(1+ST1). The seventh circuit network (
The signal processing device according to claim 3 or 7, wherein the signal processing device (90b) is cascade-connected to the second circuit network (63) or the third circuit network (60). .
伝送された信号を周波数復調して元の情報信号を得るシ
ステムにおいて、入力情報信号を周波数変調する手段（
１２８）と、上記周波数変調された信号の側帯波を強調
する手段（１６１）と、上記強調手段からの出力を伝送
あるいは記録再生する伝送路（１３０）と上記伝送路よ
り受信あるいは再生された信号の側帯波を抑圧する手段
（１６２）と、上記抑圧手段からの出力を周波数復調す
る手段（１２９）とを備え上記周波数復調手段（１２９
）の出力を受信あるいは再生情報信号とするようにした
ことを特徴とする信号処理装置。10. Transmitting the information signal using frequency modulation,
In a system for frequency demodulating a transmitted signal to obtain an original information signal, a means for frequency modulating an input information signal (
128), means (161) for emphasizing sideband waves of the frequency modulated signal, a transmission line (130) for transmitting or recording and reproducing the output from the emphasizing means, and a signal received or reproduced from the transmission line. The frequency demodulating means (129) comprises means (162) for suppressing sideband waves of the suppressing means, and means (129) for frequency demodulating the output from the suppressing means.
) is used as a reception or reproduction information signal.
１ｓｉｎ２（ωＴ）｝・ｅｘｐ（−２ＳＴ）］×［｛１
−Ｋ２ｓｉｎ２（２ωＴ）｝・ｅｘｐ（−４ＳＴ）］×
［｛１−Ｋ３ｓｉｎ２（４ωＴ）｝・ｅｘｐ（−８ＳＴ
）］なる関数で近似される伝達関数を有し、その振幅特
性が１／｛１＋Ｋｓｉｎ２（ωＴ）｝を近似する第２の
回路網（６３）により構成され、上記抑圧手段（１６２
）は、｛１＋Ｋｓｉｎ２（ωＴ）｝・ｅｘｐ（−２ＳＴ
）なる関数で近似される伝達関数を有する第１の回路網
（３３）により構成されることを特徴とする請求項１０
に記載の信号処理装置。Claim 11: The emphasizing means (161) comprises [{1-K
1 sin2(ωT)}・exp(-2ST)]×[{1
−K2sin2(2ωT)}・exp(−4ST)]×
[{1-K3sin2(4ωT)}・exp(-8ST
)] and whose amplitude characteristic approximates 1/{1+Ksin2(ωT)}.
) is {1+Ksin2(ωT)}・exp(−2ST
) The first circuit network (33) has a transfer function approximated by a function.
The signal processing device described in .
ｓｉｎ２（ωＴ）｝・ｅｘｐ（−２ＳＴ）なる関数で近
似される伝達関数を有する第３の回路網（６０）により
構成され、上記抑圧手段（１６２）は、［｛１＋Ｋｓｉ
ｎ２（ωＴ）｝・ｅｘｐ（−２ＳＴ）］×［｛１−Ｋ２
ｓｉｎ２（２ωＴ）｝・ｅｘｐ（−４ＳＴ）］×［｛１
−Ｋ３ｓｉｎ２（４ωＴ）｝・ｅｘｐ（−８ＳＴ）］な
る関数で近似される伝達関数を有し、その振幅特性が１
／｛１−Ｋ１ｓｉｎ２（ωＴ）｝を近似するる第８の回
路網（６４）により構成されることを特徴とする請求項
１０に記載の信号処理装置。12. The emphasizing means (161) is configured to emphasize {1-K1
sin2(ωT)}·exp(−2ST), and the suppression means (162) is configured by a third circuit network (60) having a transfer function approximated by a function of [{1+Ksi
n2(ωT)}・exp(-2ST)]×[{1-K2
sin2(2ωT)}・exp(-4ST)]×[{1
-K3sin2(4ωT)}・exp(-8ST)], and its amplitude characteristic is 1.
11. The signal processing device according to claim 10, comprising an eighth circuit network (64) that approximates /{1-K1sin2(ωT)}.
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|---|---|---|---|
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Cited By (2)
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