JPH043117A - Display controller - Google Patents

Abstract

PURPOSE:To allow the immediate display of rewritten data by providing a means for executing the cycle to rewrite the part accessed from a host side, such as CPU and limiting the conditions for shifting to this cycle by the number of access times. CONSTITUTION:The operation to sequentially refresh the entire part of the screen of a ferroelectric liquid crystal (FLC) display 26 and the operation to rewrite the line accessed by the CPU at a prescribed number of times or above in order to change the display contents are time divided and alternately executed. Further, a counter 703 delivers a stepping signal to the selector corresponded by a selector 701 according to the access address of the CPU incoming from an address bus driver 31. Flag latch parts 705 are provided in correspondence to the respective counters 703 and the counters 703 set the flags upon generation of a carry when a count value attains a set value. The immediate displaying of the rewritten data is executed in this way without lowering a refresh rate.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、表示制御装置に関し、詳しくは、例えば強誘
電性液晶を表示更新のための動作媒体として用い電界の
印加等によって更新された表示状態を保持可能な表示素
子を具えた表示装置のための表示制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a display control device, and more specifically, the present invention relates to a display control device, and more specifically, a display that is updated by applying an electric field or the like using, for example, a ferroelectric liquid crystal as an operating medium for updating the display. The present invention relates to a display control device for a display device including a display element that can maintain a state.

［従来の技術］ 般に、情報処理システムなどには、情報の視覚表示機能
を果す情報表示手段として表示装置が接続されている。[Prior Art] Generally, a display device is connected to an information processing system as an information display means that performs a visual display function of information.

このような表示装置としてはＣＲＴが広く利用されてお
り、このような情報処理装置に接続されるＣＲＴのため
の表示制御装置の一例を第７図に示す。CRTs are widely used as such display devices, and FIG. 7 shows an example of a display control device for a CRT connected to such an information processing device.

図において、１はアドレスバスドライバ、２はコントロ
ールバスドライバ、３はデータバスドライバであり、そ
れぞれ情報処理システムを構成する各機器間を信号接続
するためのシステムバス４に接続されている。５はデー
タバスドライバ３を介して転送される表示データを記憶
するビデオメモリ、６は表示制御装置とＣＲＴとの間の
データ転送のためのドライバ、７はＣＲＴである。In the figure, 1 is an address bus driver, 2 is a control bus driver, and 3 is a data bus driver, each of which is connected to a system bus 4 for signal connection between devices constituting the information processing system. 5 is a video memory for storing display data transferred via the data bus driver 3; 6 is a driver for data transfer between the display control device and the CRT; and 7 is the CRT.

ビデオメモリ５はデュアルポートのＤＲＡＭ　（ダイナ
ミックＲＡＭ）によって構成されており、表示データが
直接書き込まれる。ビデオメモリ５に書き込まれた表示
データは、ＣＲＴＣ（ＣＲＴコントローラ）８によって
順次読み出され、ＣＲＴ７に表示される。The video memory 5 is composed of a dual-port DRAM (dynamic RAM), and display data is directly written therein. The display data written in the video memory 5 is sequentially read out by a CRTC (CRT controller) 8 and displayed on the CRT 7.

すなわち、表示データの書き込みのときは、図示しない
情報処理システムのＣＰＵがＣＲＴ７の表示エリアに対
応するビデオメモリ５のアドレスをアクセスする。まず
、そのアクセスの要求信号がコントロールバスドライバ
２を介してメモリコントローラ９に与えられ、この信号
をＣＲＴＣ８から与えられるデータトランスファー要求
信号またはリフレッシュ要求信号とのアービトレーショ
ンを受ける。これに応じて、ＣＰＵのメモリアクセス時
には、メモリコントローラ９からアドレスセレクタ１０
にアドレス選択信号が与えられ、ＣＰＵからのデータ書
き込みのためのアクセスアドレスがアドレスドライバ１
およびアドレスセレクタ１０を介してビデオメモリ５に
与えられる。これに伴ない、そのビデオメモリ５には、
メモリコントローラ９からのＤＲＡＭ制御信号と、デー
タバスドライバ３を介した表示データが与えられる。こ
れにより、表示データがビデオメモリ５に書き込まれる
。That is, when writing display data, the CPU of the information processing system (not shown) accesses the address of the video memory 5 corresponding to the display area of the CRT 7. First, the access request signal is applied to the memory controller 9 via the control bus driver 2, and this signal is arbitrated with a data transfer request signal or a refresh request signal applied from the CRTC 8. Accordingly, when the CPU accesses memory, the memory controller 9 to the address selector 10
An address selection signal is given to the address driver 1, and the access address for data writing from the CPU is given to the address driver 1.
and is applied to the video memory 5 via the address selector 10. Along with this, the video memory 5 has the following information:
A DRAM control signal from the memory controller 9 and display data via the data bus driver 3 are applied. This causes the display data to be written into the video memory 5.

一方、ＣＲＴ７への表示は、ＣＲＴＣ８がドライバ６に
同期信号を与え、かつその同期信号に合わせて、ＣＲＴ
Ｃ８がメモリコントローラ９にデータトランスファー要
求信号を与えると共に、アドレスセレクタｌＯにデータ
トランスファーアドレスを与えることにより実行される
。On the other hand, the display on the CRT 7 is performed by the CRTC 8 giving a synchronizing signal to the driver 6, and in accordance with the synchronizing signal.
This is executed by C8 providing a data transfer request signal to the memory controller 9 and a data transfer address to the address selector IO.

まず、データトランスファー要求信号がメモリコントロ
ーラ９にてアービトレーションを受け、これに応じてア
ドレス選択信号がメモリコントローラ９からアドレスセ
レクタ１０に与えられると、ＣＲＴＣ８からのデータト
ランスファーアドレスがアドレスセレクタ１０を介して
ビデオメモリ５に与えられる。また、そのビデオメモリ
５にはメモリコントローラ９からＤＲＡＭ制御信号が与
えられ、これによりデータトランスファーサイクルが実
行される。このデータトランスファーサイクルとは、ビ
デオメモリ５のライン（表面画面のラスターに相当する
）単位のデータをビデオメモリ５内のシフトレジスタに
転送することであり、１回のデータトランスファーサイ
クルによって１ラインから数ライン分のデータをシフト
レジスタに転送できる。First, when a data transfer request signal is arbitrated by the memory controller 9 and an address selection signal is given from the memory controller 9 to the address selector 10 in response, the data transfer address from the CRTC 8 is transferred to the video signal via the address selector 10. memory 5. Further, a DRAM control signal is applied to the video memory 5 from the memory controller 9, thereby executing a data transfer cycle. This data transfer cycle is to transfer data in units of lines (corresponding to rasters on the front screen) of the video memory 5 to the shift register in the video memory 5. One data transfer cycle transfers data from one line to several lines. Lines of data can be transferred to the shift register.

そして、シフトレジスタに転送された表示データは、ビ
デオメモリ５に与えられるＣＲＴＣ８からのシリアルボ
ート制御信号によって、順次シフトレジスタから読み出
されてＣＲＴ７へ出力されて表示される。ビデオメモリ
５からの表示データの読み出しおよびこれに伴う表示は
、表示エリアに対応してその上部から下部へ１ラインず
つ行なわれ、その１ライン中においては左端から右端へ
の一定の順番で行なう、いわゆる全面リフレッシュ動作
によって行なわれる。Then, the display data transferred to the shift register is sequentially read out from the shift register and output to the CRT 7 for display according to a serial port control signal from the CRTC 8 applied to the video memory 5. The reading of display data from the video memory 5 and the accompanying display are performed line by line from the top to the bottom corresponding to the display area, and within each line, the reading is carried out in a fixed order from the left end to the right end. This is performed by a so-called full refresh operation.

このように、ＣＲＴの表示制御の場合には、ビデオメモ
リ５に対するＣＰＵの書き込み動作と、ＣＲＴコントロ
ーラ８によるビデオメモリ５からの表示データの読み出
し表示の動作がそれぞれ独立に実行される。In this way, in the case of CRT display control, the CPU's writing operation to the video memory 5 and the reading and displaying operation of display data from the video memory 5 by the CRT controller 8 are executed independently.

上述したようなＣＲＴ用の表示制御装置の場合、表示情
報を変更するなどのためのビデオメモリ５に対する表示
データの書き込みと、そのビデオメモリ５から表示デー
タを読み出して表示する動作が独立しているため、情報
処理システムのプログラムでは表示タイミング等を一切
考慮する必要がなく、任意のタイミングで所望の表示デ
ータを書き込むことができるという利点を有している。In the case of a display control device for a CRT as described above, the writing of display data to the video memory 5 for changing display information and the operation of reading display data from the video memory 5 and displaying the data are independent. Therefore, there is no need to consider display timing or the like in the program of the information processing system, and there is an advantage that desired display data can be written at any timing.

ところが一方で、ＣＲＴは特に表示画面の厚み方向の長
さをある程度必要とするため全体としてその容積が大き
くなり、表示装置全体の小型化を図り難い。また、これ
により、このようなＣＲＴを表示器として用いた情報処
理システムの使用にあたっての自由度、すなわち設置場
所、携帯性等の自由度が損われる。On the other hand, however, since a CRT requires a certain length in the thickness direction of the display screen, its overall volume becomes large, making it difficult to downsize the entire display device. Moreover, this impairs the degree of freedom in using an information processing system using such a CRT as a display, ie, the degree of freedom in terms of installation location, portability, etc.

この点を補うものとして液晶表示器（以下、ＬＣＤとい
う）を用いることができる。すなわち、ＬＣＤによれば
、表示装置全体の小型化（特に薄型化）を図ることがで
きる。このよりなＬＣＤの中には、上述した強誘電性液
晶Ｃ以下、ＦＬＣ：ＦｓｒｒｏｅｌｅｃｔｒＬｃ　Ｌｉ
ｑｕｉｄ　Ｃｒｙｓｔ、ａｌという）の液晶セルを用い
た表示器（以下、ＦＬＣＤ　：　ＦＬＣデイスプレィと
いう）があり、その特長の１つは、その液晶セルが電界
の印加に対して表示状態の保存性を有することにある。A liquid crystal display (hereinafter referred to as LCD) can be used to compensate for this point. That is, according to the LCD, the entire display device can be made smaller (particularly thinner). Among these types of LCDs, the above-mentioned ferroelectric liquid crystal C and below, FLC: FsrroelectrLc Li
There is a display device (hereinafter referred to as FLCD: FLC display) using a liquid crystal cell (called Quid Crystal, AL), and one of its features is that the liquid crystal cell maintains its display state against the application of an electric field. There is a particular thing.

そのため、ＦＬＣＤを駆動する場合には、ＣＲＴや他の
液晶表示器と異なり、表示画面の連続的なリフレッシュ
駆動の周期に時間的な余裕ができ、また、その連続的な
リフレッシュ駆動とは別に、表示画面上の変更に当たる
部分のみの表示状態を更新する部分書き換え駆動が可能
となる。したがって、このよりなＦＬＣＤは他の液晶表
示器と比較して大画面の表示器とすることができる。Therefore, when driving an FLCD, unlike a CRT or other liquid crystal display, there is a time margin in the cycle of continuous refresh drive of the display screen, and apart from the continuous refresh drive, Partial rewriting drive that updates the display state of only the changed portion on the display screen becomes possible. Therefore, this flexible FLCD can be used as a display device with a large screen compared to other liquid crystal display devices.

ここで、ＦＬＣＤは、その液晶セルが充分に薄いもので
あり、その中の細長いＦＬＣの分子は、電界の印加方向
に応じて第１の安定状態または第２の安定状態に配向し
、電界を切ってもそれぞれの配向状態を維持する。この
よりなＦＬＣの分子の双安定性により、ＦＬＣＤは記憶
性を有する。このようなＦＬＣおよびＦＬＣＤの詳細は
、例えば特願昭６２−７６３５７号に記載されている。Here, the FLCD has a sufficiently thin liquid crystal cell, and the elongated FLC molecules therein are oriented in a first stable state or a second stable state depending on the direction of electric field application, and the electric field is It maintains its orientation even when cut. Due to this strong molecular bistability of FLC, FLCD has memory properties. Details of such FLCs and FLCDs are described in, for example, Japanese Patent Application No. 76357/1983.

［発明が解決しようとする課題］ ところが、以上のような利点を有するＦＬＣＤを前述の
ＣＲＴと同様の表示制御により情報処理システムの表示
装置として用いる場合、ＦＬＣの表示更新動作にかかる
時間が比較的遅いため、例えば、カーソル、文字入力、
スフロール等、即座にその表示が書き換えられなければ
ならないような表示情報の変化に追従できないことがあ
った。[Problems to be Solved by the Invention] However, when an FLCD having the above-mentioned advantages is used as a display device of an information processing system by display control similar to the above-mentioned CRT, the time required for the display update operation of the FLC is relatively short. For example, cursor, character input,
In some cases, it was not possible to follow changes in display information such as Suflorol, which required the display to be immediately rewritten.

これに対して、ＦＬＣＤの特長の一つである部分書き換
えが可能であることを利用し、この処理を行うため、情
報処理システム側はこの処理であることを識別するため
の情報を与える等を行なう構成もあるが、前述した表示
画面上における部分的な書き換え駆動を実現するために
は、情報処理システム−こおける制御プログラムの大幅
な変更を余儀なくされていた。On the other hand, in order to perform this process by taking advantage of the fact that it is possible to partially rewrite, which is one of the features of FLCD, the information processing system side has to provide information to identify this process. Although there are configurations that do this, in order to realize the above-mentioned partial rewriting drive on the display screen, it is necessary to make significant changes to the control program in the information processing system.

本発明は上述の観点に基づいてなされたものであり、情
報処理システムのソフトウェアを大幅に変更せずに、Ｃ
ＲＴとの互換性を有したＦＬＣＤ等の表示制御装置を提
供することを目的とする。The present invention has been made based on the above-mentioned viewpoint, and can be implemented without significantly changing the software of the information processing system.
It is an object of the present invention to provide a display control device such as an FLCD that is compatible with RT.

また、ＦＬＣＤ等における表示状態の保存性を有効に利
用し最適な画質を実現可能な表示制御装置を提供するこ
とを本発明の他の目的とする。Another object of the present invention is to provide a display control device that can realize optimal image quality by effectively utilizing the storage property of display states in FLCDs and the like.

イクルを実行する過程で、ＣＰＵ等ホスト側からアクセ
スされた部分を書換えるサイクルを行う手段を設け、か
つこのサイクルに移行する条件をアクセスの回数によっ
て制限することで、部分書込みするデータかどうかの識
別をＣＰ［Ｊ　等からのコマンド等に応じて行う必要無
く、またリフレッシュレートを低下させることなく、書
換えられたデータを直ちに表示することが可能になる。In the process of executing a cycle, by providing a means to perform a cycle that rewrites the part accessed from the host side such as the CPU, and by limiting the conditions for transitioning to this cycle depending on the number of accesses, it is possible to determine whether data is to be partially written or not. It becomes possible to immediately display rewritten data without having to perform identification in response to a command from CP[J, etc., and without reducing the refresh rate.

Ｃ課題を解決するための手段〕 かかる目的を達成するために、本発明は、画素の表示状
態を部分的に変更可能な表示器！の表示制御装置におい
て、前記表示装置の画面全体の表示を更新する手段と、
当該更新の過程で、表示内容に変更のある部分のみを更
新する手段と、該手段の起動を前記部分の更新の指示の
回数に応じて制限する手段とを具えたことを特徴とする
。Means for Solving Problem C] In order to achieve the above object, the present invention provides a display device in which the display state of pixels can be partially changed! In the display control device, means for updating the display of the entire screen of the display device;
The present invention is characterized in that it includes means for updating only a portion whose display contents have changed in the updating process, and means for limiting activation of the means in accordance with the number of instructions for updating the portion.

（以下余白） ［作　用］ 本発明によれば、画面全体を順番に書換えるす［実施例
］ 以下、図面を参照して本発明の詳細な説明する。(Margins below) [Function] According to the present invention, the entire screen is rewritten in order. [Embodiment] The present invention will be described in detail below with reference to the drawings.

（第１実施例） 第１図は本発明の一実施例に係る表示制御装！を組み込
んだ情報処理システム全体のブロック構成図である。(First Embodiment) FIG. 1 shows a display control device according to an embodiment of the present invention! 1 is a block configuration diagram of the entire information processing system incorporating the .

図において、１１は情報処理システム全体を制御するｃ
ｐｕ　、　ｉｚはアドレスバス、コントロールバス、デ
ータバスからなるシステムバス、１３はプログラムを記
憶したり、ワーク領域として使われるメインメモリ、１
４はＣＰＵＩＩを介さずにメモリとＩ１０機器間でデー
タの転送を行うＤＭＡコントローラ（Ｄｉｒｅｃｔ　Ｍ
ｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ、以
下ＤＭＡＣという）、１５はイーサネット（ＸＥＲＯＸ
社による）等のＬＡＮ　（ローカルネットワーク）　１
６との間のＬＡＮインターフェース、１７はＲＯＭ、Ｓ
ＲＡＭ、　Ｒ５２３２Ｃ仕様のインタフェース等からな
るＩ１０機器接続用のＩ１０装置、１８はハードディス
ク装！、１９はフロッピーディスク装置、２０はハード
ディスク装置１８やフロッピーディスク装置１９のため
のディスクインターフェース、２１Ａは例えばレーザビ
ームプリンタ、インクジェットプリンタ等高解像度のプ
リンタ、２１Ｂは画像読取装置としてのスキャナ、２２
はプリンタ２１Ａ　Ｊよびスキャナ２１Ｂのためのイン
ターフェース、２３は文字、数字等のキャラクタその他
の入力を行うためのキーボード、２４はポインティング
デバイスであるマウス、２５はキーボード２３やマウス
２４のためのインターフェース、２６は例えば本出願人
により特開昭６３−２４３９９３号等において開示され
た表示器を用いて構成できるＦＬＣＤ　（ＦＬＣデイス
プレィ）、２７はＦＬＣＤ２６のためのＦＬＣＤインタ
ーフェースである。In the figure, 11 is c that controls the entire information processing system.
pu and iz are system buses consisting of an address bus, a control bus, and a data bus; 13 is a main memory used for storing programs and as a work area;
4 is a DMA controller (DirectM) that transfers data between the memory and the I10 device without going through the CPU II.
memory Access Controller (hereinafter referred to as DMAC), 15 is an Ethernet (XEROX
LAN (local network) such as (depending on the company) 1
LAN interface between 6, 17 is ROM, S
I10 device for connecting I10 devices consisting of RAM, R5232C specification interface, etc., 18 is a hard disk! , 19 is a floppy disk device, 20 is a disk interface for the hard disk device 18 and floppy disk device 19, 21A is a high resolution printer such as a laser beam printer or an inkjet printer, 21B is a scanner as an image reading device, 22
23 is a keyboard for inputting characters such as letters and numbers, 24 is a mouse which is a pointing device, 25 is an interface for the keyboard 23 and mouse 24, 26 27 is an FLCD interface for the FLCD 26, which can be configured using a display device disclosed in, for example, Japanese Patent Laid-Open No. 63-243993 by the present applicant.

以上説明した各種機器などを接続してなる情報処理シス
テムでは、一般にシステムのユーザーは、ＦＬＣＤ２６
の表示画面に表示される各種情報に対応しながら操作を
行う。すなわち、ＬＡＮ１６．Ｉｌｏ　＋７に接続され
る外部機器、ハードディスク１８．フロッピーディスク
１９．スキャナ２１Ｂ、キーボード２３、マウス２４か
ら供給される文字９画像情報など、また、メインメモリ
１３に格納されユーザーのシステム操作にかかる操作情
報などがＦＬＣＤ２６の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集、システムに対する指
示操作を行う、ここで、上記各種機器などは、それぞれ
ＦＬＣＤ２６に対して表示情報供給手段を構成する。In the information processing system that connects the various devices described above, the system user generally uses the FLCD26
Operate while responding to various information displayed on the display screen. That is, LAN16. External equipment connected to Ilo +7, hard disk 18. Floppy disk19. Character 9 image information supplied from the scanner 21B, keyboard 23, and mouse 24, as well as operation information stored in the main memory 13 and related to the user's system operation, are displayed on the display screen of the FLCD 26, and the user can see this display. The various devices described above each constitute display information supply means for the FLCD 26.

第２図は本発明表示制御装置の一実施例としてのＦＬＣ
Ｄインターフェース２７の構成例を示すブロック図であ
る。FIG. 2 shows an FLC as an embodiment of the display control device of the present invention.
2 is a block diagram showing an example of the configuration of a D interface 27. FIG.

図において、３１はアドレスバスドライバ、３２はコン
トロールバスドライバ、３３．４３はデータバスドライ
バである。　ＣＰＵＩＩからのアドレスデータは、アド
レスバスドライバ３１から、メモリコントローラ４０お
よびアドレスセレクタ３５の一方の入力部に与えられる
とともに、発生アドレス制御部７０に与えられる。この
発生アドレス制御部７０は、同一ラインが所定回数以上
アクセスされたことを検知し、そのラインのアドレスを
発生するもので、これについては第７図について後述す
る。In the figure, 31 is an address bus driver, 32 is a control bus driver, and 33.43 is a data bus driver. Address data from the CPU II is supplied from the address bus driver 31 to one input section of the memory controller 40 and the address selector 35, and is also supplied to the generated address control section 70. The generated address control section 70 detects that the same line has been accessed a predetermined number of times or more and generates an address for that line, which will be described later with reference to FIG.

発生アドレス制御部７０が発生したアドレスデータと、
後述するアドレスカウンタ３８がらのアドレスデータと
は、スイッチＳ３の切り換えによって選択的にアドレス
セレクタ３５の他方の入力部に与えられる。アドレスカ
ウンタ３８は、画面全体をライン順次にリフレッシュす
るためのアドレスデータを発生するものであり、そのア
ドレスデータの発生タイミングは同期制御回路３９によ
って制御される。この同期制御回路３９は、スイッチｓ
３の切り換え制街信号や後述するメモリコントローラ３
４へのデータトランスファ要求信号をも発生する。address data generated by the generated address control unit 70;
Address data from an address counter 38, which will be described later, is selectively applied to the other input section of the address selector 35 by switching the switch S3. The address counter 38 generates address data for refreshing the entire screen line-sequentially, and the timing of generation of the address data is controlled by the synchronization control circuit 39. This synchronous control circuit 39 includes a switch s
3 switching street signal and memory controller 3 described later
It also generates a data transfer request signal to 4.

ｃｐｕｔｉからのコントロール信号は、コントロールバ
スドライバ３２からメモリコントローラ４ｏに与えられ
、そのメモリコントローラ４０は、アドレスセレクタ１
０の制御信号、および後述するビデオメモリ４１の制御
信号を発生する。また、アドレスセレクタ３５は、メモ
リコントローラ４ｏからの制御信号に基づいて、当該ア
ドレスセレクタ３５の入力部に与えられる２つのアドレ
スデータの一方を選択してビデオメモリ４１に与える。The control signal from cputi is given from the control bus driver 32 to the memory controller 4o, and the memory controller 40
0 control signal and a control signal for a video memory 41, which will be described later. Further, the address selector 35 selects one of the two address data given to the input section of the address selector 35 based on the control signal from the memory controller 4o and supplies it to the video memory 41.

ビデオメモリ４１は表示データを記憶するものであり、
デュアルポートのＤＲＡＭ　（ダイナミックＲＡＭ）で
構成されていて、前記データバスドライバ３３を介して
表示データの書き込みと読み出しを行う。The video memory 41 stores display data.
It is composed of a dual-port DRAM (dynamic RAM), and writes and reads display data via the data bus driver 33.

ビデオメモリ４１に書き込まれた表示データは、ドライ
バレシーバ４２を介してＦＬＣＤ２６に転送されて表示
される。また、そのドライバレシーバ４２は、ＦＬＣＤ
２６からの同期信号を同期制御回路３９に与える。The display data written in the video memory 41 is transferred to the FLCD 26 via the driver receiver 42 and displayed. Further, the driver receiver 42 is a FLCD
A synchronization signal from 26 is applied to a synchronization control circuit 39.

データバスドライバ４３を介し、画像の種類等に応じて
、後述される部分書き換えライン数とリフレッシュ駆動
ライン数との割合などを設定するためのデータがコント
ロールレジスタ５１に与えられる。Data for setting the ratio between the number of partially rewritten lines and the number of refresh drive lines, which will be described later, is provided to the control register 51 via the data bus driver 43, depending on the type of image and the like.

ＦＬＣＤ２６のＦＬＣパネル２６Ａにはその温度を検出
するための温度センサ２６Ｂが設けられており、温度制
御回路２６Ｇはここで検出された温度に基づいてヒータ
などを用いたＦＬＣパネル２６Ａの温度制御を行う。ま
た、温度制御回路２６Ｃは、検出される温度に基づき、
第５図にて後述されるテーブルを参照してフラグ値をフ
ラグレジスタ２６Ｈにセットする。この際、ＦＬＣＤ２
６の制御を実行するコントローラ２６Ｄは、ＦＬＣＤ２
６の、例えば外装ケースに設けられユーザが操作可能な
温度テーブル切換えスイッチ２６Ｓの状態に応じて上記
参照されるテーブルを切換える。このスイッチに応じて
テーブルを設けることにより、フラグの数を減少するこ
とができ、ハード構成を簡素化することができる。なお
、上記スイッチの代わりにボリュームを設け、これの値
に応じて複数のテーブルを設けてもよい。The FLC panel 26A of the FLCD 26 is provided with a temperature sensor 26B for detecting its temperature, and the temperature control circuit 26G controls the temperature of the FLC panel 26A using a heater or the like based on the temperature detected here. . Further, the temperature control circuit 26C, based on the detected temperature,
A flag value is set in the flag register 26H with reference to a table described later in FIG. At this time, FLCD2
The controller 26D that executes the control of FLCD2
6, the referenced table is switched according to the state of a temperature table changeover switch 26S provided in the exterior case and operable by the user, for example. By providing a table according to this switch, the number of flags can be reduced and the hardware configuration can be simplified. Note that a volume may be provided in place of the above switch, and a plurality of tables may be provided depending on the value of the volume.

５３はリフレッシュライン数と部分書換えライン数を設
定するための設定部であり、コントロールレジスタ５１
に格納される画像種類等の情報と、検出温度に係る情報
（温度フラグ）とに対応してＦＬＣパネル２６Ａの駆動
条件（後述のリフレッシュサイクルおよび部分書換えサ
イクルに含まれるライン数）を選択するためのテーブル
を格納したメモリを有した形態とすることができる。そ
の形態としては、システム側からのテーブル内容の書換
えを前提としないものであればＲＯＭを、前提とするも
のであればＲＡＭを用いることができる。そして、その
テーブルに従って同期制御回路３９の動作を制御し、Ｆ
ＬＣパネル２６Ａの駆動を適切に行うことができるよう
になる。53 is a setting section for setting the number of refresh lines and the number of partial rewriting lines, and the control register 51
In order to select the driving conditions of the FLC panel 26A (the number of lines included in the refresh cycle and partial rewriting cycle described later) in accordance with information such as the image type stored in the , and information related to the detected temperature (temperature flag). It is possible to have a memory that stores a table. As for its form, a ROM can be used if the table contents are not to be rewritten from the system side, and a RAM can be used if it is a premise. Then, the operation of the synchronization control circuit 39 is controlled according to the table, and F
The LC panel 26A can now be driven appropriately.

以上の構成において、ＣＰＵＩＩが表示の変更を行う場
合、所望するデータの書換えに対応するビデオメモリ４
１のアドレス信号がアドレスバスドライバ３１を介して
メモリコントローラ４０に与えられ、ここでＣＰＵＩＩ
のメモリアクセス要求信号と同期制御回路３９からのデ
ータトランスファ要求信号とのアービトレーションが行
われる。モしてＣＰＵアクセス側が権利を得るとメモリ
コントローラ４０はアドレスセレクタ３５に対し、メモ
リ４１へ与えるアドレスとしてＣＰＵがアクセスしたア
ドレスを選択するよう切換えを行う。これと同時にメモ
リコントローラ４０からビデオメモリ４１の制御信号が
発生され、データバスドライバ３３を介してデータの読
書きが行われる。このとき、ＣＰＬＩアクセスアドレス
は発生アドレス制御部７０にも入力され、ここで発生し
たアドレスが後述する表示データの転送の際利用される
。このようにＣＰＵ１１から見た表示データのアクセス
方法は前述のＣＲＴの場合と少しも変わらない。In the above configuration, when the CPU II changes the display, the video memory 4 corresponding to the desired data rewriting is
1 address signal is given to the memory controller 40 via the address bus driver 31, where the CPU II
Arbitration is performed between the memory access request signal and the data transfer request signal from the synchronization control circuit 39. When the CPU access side obtains the right, the memory controller 40 switches the address selector 35 to select the address accessed by the CPU as the address to be given to the memory 41. At the same time, a control signal for the video memory 41 is generated from the memory controller 40, and data is read and written via the data bus driver 33. At this time, the CPLI access address is also input to the generated address control section 70, and the address generated here is used when transferring display data, which will be described later. In this way, the method of accessing display data from the perspective of the CPU 11 is no different from that of the CRT described above.

また、ビデオメモリ４１からデータを読出し、ＦＬＣＤ
２６へ転送する場合、同期制御回路３９からメモリコン
トローラ４０ヘデータトランスフア要求が発生され、ビ
デオメモリ４１に対するアドレスとしてアドレスカウン
タ３８またはＦＩＦＯ側アドレアドレスレスセレクタ３
５において選択されるとともに、メモリコントローラ４
０よりデータトランスファ用の制御信号が生成されるこ
とで５メモリセルからシフトレジスタへ該当アドレスの
データが転送され、シリアルボートの制御信号によりド
ライバ４２へ出力される。It also reads data from the video memory 41 and displays it on the FLCD.
26, a data transfer request is generated from the synchronization control circuit 39 to the memory controller 40, and the address counter 38 or FIFO side address address selector 3 is sent as the address to the video memory 41.
5 and the memory controller 4
By generating a data transfer control signal from 0, the data at the corresponding address is transferred from the 5 memory cell to the shift register, and is output to the driver 42 by the serial port control signal.

同期制御回路３９では、ＦＬＣＤ２Ｂからの水平同期信
号ＨＳＹＮＣに基づいて複数ラインを単位として画面を
ライン順次に全面リフレッシュして行くサイクルとＣＰ
ＵＩＩによりアクセスされたラインの書換えを行う部分
書換えサイクルとを生じさせるタイミングを生成する。The synchronization control circuit 39 performs a cycle and CP in which the screen is completely refreshed line by line in units of multiple lines based on the horizontal synchronization signal HSYNC from the FLCD 2B.
The timing for generating a partial rewrite cycle for rewriting the line accessed by UII is generated.

ここで、全面リフレッシュのすイクルとは表示画面上−
挙上のライン（先頭ライン）から順次に下方へ向けて書
換えを行っていき、一番上のラインまで至ると再び先頭
ラインに戻って書換えを繰返して行くものである。また
、アクセスラインの書換えサイクル（部分書換えサイク
ル）とはＣＰＵＩＩから所定回数以上アクセスされたラ
インを書き換えるものである。Here, the complete refresh cycle means -
Rewriting is performed sequentially downward from the raised line (first line), and when the top line is reached, the rewriting is repeated again by returning to the first line. Furthermore, an access line rewrite cycle (partial rewrite cycle) is a cycle that rewrites a line that has been accessed from the CPU II a predetermined number of times or more.

本例においては、基本的にはＦＬＣデイスプレィ２６の
画面全面を順次リフレッシュして行く動作と、表示内容
の変更を行うべく　ＣＰＵＩＩにより所定回数以上アク
セスされたラインの書換えを行う動作とを時分割に交互
に行うが、さらにそれらサイクルに含まれるライン数を
画像データの種類や温度条件等に応じて設定可能とする
。In this example, basically, the operation of sequentially refreshing the entire screen of the FLC display 26 and the operation of rewriting a line that has been accessed more than a predetermined number of times by the CPU II in order to change the display contents are performed in a time-sharing manner. The cycles are performed alternately, and the number of lines included in these cycles can be set depending on the type of image data, temperature conditions, etc.

まず、第３図（Ａ）および（Ｂ）を用いてリフレッシュ
の動作とライン書換えの動作とを交互に行う本例の基本
的動作について説明する。ここでは、リフレッシュのサ
イクルを４ラインを単位として行い、また３回以上同一
のラインがアクセスされたときにそのラインの書換えを
行う書換えサイクルが置かれる場合の例を示している。First, the basic operation of this example in which a refresh operation and a line rewriting operation are performed alternately will be explained using FIGS. 3(A) and 3(B). Here, an example is shown in which the refresh cycle is performed in units of four lines, and when the same line is accessed three or more times, a rewrite cycle is placed to rewrite the line.

なお、これらの図において、ＲＥＥ／ＡＣ３は全面リフ
レッシュのサイクルとアクセスラインの書換えサイクル
とを生じさせるタイミングであり、“１”のときが全面
リフレッシュのサイクルで、“Ｏ”のときがアクセスラ
インの書換えサイクルであることを示す。In these figures, REE/AC3 is the timing that causes a full refresh cycle and an access line rewrite cycle, and when it is "1" it is a full refresh cycle, and when it is "O" it is a timing that causes an access line rewrite cycle. Indicates a rewrite cycle.

第３図（Ａ）は、リフレッシュを優先すべき、または優
先したい場合の処理を例示するものであり、４ライン分
のリフレッシュサイクルの後に行われる部分書換久サイ
クルで１ラインのみが出力される。そして、部分書換え
サイクルが実行されてその出力が行われるのは、３回以
上ＣＰＵ１１がアクセスを行ったラインが存在した場合
のみである。一方、同図（Ｂ）はＣＰＵＩ　Ｉからのア
クセスが多い等の理由によって、部分書換えを優先すべ
き、または優先したい場合の処理を例示するものであり
、４ライン分のリフレッシュサイクルの後置かれる部分
書換えサイクルでは３回以上アクセスされたラインがす
べて出力される。勿論これらの場合は例示であって、実
際にはより細かくリフレッシュサイクルおよび部分書換
えサイクルに含まれるライン数を選択することができる
。FIG. 3A shows an example of processing when refresh should or should be prioritized, and only one line is output in a partial rewrite cycle performed after a refresh cycle for four lines. The partial rewrite cycle is executed and output only when there is a line accessed by the CPU 11 three or more times. On the other hand, (B) in the same figure exemplifies the process when partial rewriting should or should be given priority due to a large number of accesses from CPUI I, etc., and is placed after the refresh cycle for 4 lines. In a partial rewrite cycle, all lines that have been accessed three or more times are output. Of course, these cases are just examples, and in reality, the number of lines included in the refresh cycle and partial rewrite cycle can be selected more precisely.

画面全体の１回のリフレッシュが完了し、ＦＬＣＤ２６
が垂直同期信号ＶＳＹＮＣを出力したり、あるいはアド
レスカウンタ３８にキャリーが生じるとアドレスカウン
タ３８がクリアされ、全面リフレッシュのサイクルで出
力されるラインは第０ラインに戻り、ＦＬＣＤ２６より
同期制御回路３９を介して与えられる水平同期信号（Ｈ
３ＹＮＣ）毎に“１”２”“３”と順次カウントアツプ
していく。これに伴って、第Ｏライン〜第３ライン（図
中ＲＯ−Ｒ３で示す）のアドレスが順次出力され、リフ
レッシュが行われてゆく。One refresh of the entire screen is completed, and the FLCD26
outputs the vertical synchronization signal VSYNC, or when a carry occurs in the address counter 38, the address counter 38 is cleared, the line output in the full refresh cycle returns to the 0th line, and the signal is sent from the FLCD 26 via the synchronization control circuit 39. horizontal synchronization signal (H
3YNC), the count is sequentially increased to "1", "2", and "3".Accompanying this, the addresses of the O-th line to the third line (indicated by RO-R3 in the figure) are sequentially output, and the refresh is started. It will be carried out.

第３図（Ａ）の例では、当該リフレッシュ期間の終了ま
でに３回以上アクセスされたラインはＡＩのみであり、
またこの場合部分書換えサイクルには１ラインのみ出力
されることが許されているので、そのラインＡ１の出力
が行われる。一方、同図（Ｂ）の例では、当該リフレッ
シュ期間の終了までにラインＡ１およびＡ２が３回、ラ
インＡ３が２回アクセスされているため、部分書換えサ
イクルではライン＾１およびＡ２の出力が行われる。さ
らに、その過程でラインＡ３もさらに１回アクセスされ
、この場合３回以上アクセスされたラインがすべて出力
を許されているので、続いてＡ３も出力される。In the example of FIG. 3(A), the only line that has been accessed three or more times by the end of the refresh period is AI;
In this case, only one line is allowed to be output in the partial rewrite cycle, so that line A1 is output. On the other hand, in the example shown in FIG. 3B, lines A1 and A2 have been accessed three times and line A3 has been accessed twice by the end of the refresh period, so lines ^1 and A2 are not output during the partial rewrite cycle. be exposed. Furthermore, in the process, line A3 is also accessed once more, and in this case, since all lines that have been accessed three or more times are allowed to be output, A3 is also subsequently output.

部分書換えサイクルが終了すると、前回のリフレッシュ
サイクルの続きであるＲ４．Ｒ５Ｒ６Ｒ７のラインが出
力される。そして、第３図（Ａ）の例ではこの時点でラ
インＡ２が３回以上アクセスされているのでそのライン
の部分書換えが行われ、一方同図（Ｂ）の例では３回以
上アクセスされているラインが無いのでリフレッシュサ
イクルがそのまま続行される。以下、同様の動作が行わ
れる。When the partial rewrite cycle ends, R4. which is a continuation of the previous refresh cycle. Lines R5R6R7 are output. In the example of FIG. 3(A), line A2 has been accessed three or more times at this point, so that line is partially rewritten, while in the example of FIG. 3(B), it has been accessed three or more times. Since there is no line, the refresh cycle continues as is. Similar operations are performed thereafter.

以上のように、本例の基本的動作ではリフレッシュサイ
クルとライン書換えのサイクルとを交互に繰返し、それ
ぞれのサイクルに含まれるライン数を可変とする。これ
は、温度等の環境条件や表示するデータの種類、あるい
はさらにＦＬＣＤの表示デバイス素材の違い等に応じて
要求されるリフレッシュレート等によって変更される。As described above, in the basic operation of this example, refresh cycles and line rewrite cycles are alternately repeated, and the number of lines included in each cycle is made variable. This is changed depending on environmental conditions such as temperature, the type of data to be displayed, or the refresh rate required depending on differences in the display device material of the FLCD.

すなわち、リフレッシュサイクル内のライン数を太き（
する、もしくは部分書換えサイクル内のライ：／数を小
さくすることによってリフレッシュレートを向上するこ
とができ、例えば低温特等ＦＬＣ素子の応答性が低い場
合やイメージ画像を表示する場合においても良好な表示
状態を得ることができる。In other words, increase the number of lines in the refresh cycle (
Alternatively, by reducing the number of lines in a partial rewriting cycle, the refresh rate can be improved, and for example, a good display state can be achieved even when the response of a low-temperature special FLC element is low or when displaying an image. can be obtained.

逆に、リフレッシュサイクル内のライン数を小さくする
、もしくは部分書換えサイクル内のライン数を大きくす
ることによって、部分的な表示の変更の応答性を高くす
ることができ、高温時や文字等キャラクタの表示時等、
リフレッシュレートが高（な（でもよい場合に対応でき
ることになる。Conversely, by reducing the number of lines in the refresh cycle or increasing the number of lines in the partial rewrite cycle, it is possible to increase the responsiveness of partial display changes. When displaying, etc.
This means that it can be used even if the refresh rate is high.

また、本実施例ではＣＰＵが比較的多くアクセスするラ
インを優先的に部分書換えすることができるので、動作
の高効率化が達成できる。Furthermore, in this embodiment, since it is possible to preferentially partially rewrite lines that are relatively frequently accessed by the CPU, high efficiency of operation can be achieved.

第４図は第１図示のシステムで処理されるデータの構造
の一例を示す。１単位のデータは、管理領域ＣＡとデー
タ領域りとから成り、データ領域に文字・数字等のキャ
ラクタ列からなるデータや、線画、自然画、写真等のデ
ータが展開される。管理領域ＣＡには、その展開された
データについての管理情報（例えばデータサイズや文字
データの場合のピッチその他の情報）の領域ＣＴＲＬと
画像種類を示すヘッダ情報の領域ＨＡとが設けられる。FIG. 4 shows an example of the structure of data processed by the system shown in FIG. One unit of data consists of a management area CA and a data area, and data consisting of character strings such as letters and numbers, data such as line drawings, natural drawings, photographs, etc. are developed in the data area. The management area CA is provided with an area CTRL for management information regarding the expanded data (for example, data size, pitch in the case of character data, and other information) and an area HA for header information indicating the image type.

ユーザがキーボード２３を用いて文書等を入力する際に
は、データがキャラクタ列等でなるものであることを示
すための情報が領域ＢＡに設けられ、編集その他のため
の管理情報が領域ＣＴＲＬに付加される。また、スキャ
ナ２１Ｂを用いて入力を行う場合には、当該読取りに際
して設定されるモード（文字列を読取るための文字モー
ド、写真を読取るための写真モード、写真を鮮明に読取
るための写真ファインモード等）の情報がヘッダ情報領
域ＨＡに、その他の管理情報が領域ＣＴＲＬに展開され
る。そして、そのように設定された管理領域ＣＡを付加
したデータが、ハードディスクやフロッピーディスクに
ファイルの形態で登録されることになる。When a user inputs a document or the like using the keyboard 23, information indicating that the data consists of a string of characters etc. is provided in the area BA, and management information for editing and other purposes is provided in the area CTRL. will be added. In addition, when inputting using the scanner 21B, the mode set for the reading (character mode for reading character strings, photo mode for reading photos, photo fine mode for reading photos clearly, etc.) ) information is expanded to the header information area HA, and other management information is expanded to the area CTRL. Then, the data to which the management area CA set in this manner is added is registered in the form of a file on the hard disk or floppy disk.

本例においては、スキャナ２１Ｂ等から入力されたイメ
ージ、キーボード２３等から入力された文字、ハードデ
ィスクやフロッピーディスクから読出したファイルの表
示に際しては、ヘッダ情報領域から画像種類を示す情報
を取出し、これをヘッダ情報Ｈとして第２図のコントロ
ールレジスタ５１に格納するようにする。また、ユーザ
によるヘッダ情報領域ＨＡの内容の書換えも可能とし、
ユーザによる表示画質の選択も可能とする。In this example, when displaying an image input from the scanner 21B etc., characters input from the keyboard 23 etc., or a file read from the hard disk or floppy disk, information indicating the image type is extracted from the header information area and this is displayed. It is stored as header information H in the control register 51 shown in FIG. In addition, it is possible for the user to rewrite the contents of the header information area HA,
It also allows the user to select display image quality.

第５図は第２図に示される温度制御回路２６Ｃが有する
温度フラグテーブルを示す概念図であり、同図から明ら
かなように、２ビツトで構成される４種類のフラグは、
温度センサ２６Ｂが検出する温度およびスイッチ２６Ｓ
の状態に応じて選択され、フラグレジスタ２６Ｅにセッ
トされる。スイッチ２６Ｓは、前述のようにユーザによ
って操作されるものであり、ユーザは画質などに応じて
スイッチ２６Ｓの状態をＡまたはＢに切換えることがで
きる。FIG. 5 is a conceptual diagram showing a temperature flag table included in the temperature control circuit 26C shown in FIG.
Temperature detected by temperature sensor 26B and switch 26S
is selected according to the state of the flag and set in the flag register 26E. The switch 26S is operated by the user as described above, and the user can change the state of the switch 26S to A or B depending on the image quality or the like.

第６図は画像種類（文字、線画、自然画、写真、写真フ
ァイン等）を示すヘッダ情報Ｈと温度情報ＴＨとに応じ
て最適の繰返し周期およびリフレッシュサイクル／部分
書換えサイクルに含まれるライン数を選択するための設
定部７１の構成例を示す。図に示すように、設定部７１
は、画像種類別のヘッダ情報Ｈ１，Ｈ２，・・・、ＨＹ
と、温度フラグに対応した情報ＴＨＩ、ＴＨ２，・・・
、　Ｔ、Ｘ　（本例では４種類）との組合せに応じてＭ
値（１リフレツシユサイクル内のライン数）およびＮ値
（１つの部分書換えサイクル内のライン数）を格納した
テーブルを有している。Figure 6 shows the optimum repetition cycle and the number of lines included in the refresh cycle/partial rewrite cycle according to the header information H indicating the image type (text, line drawing, natural image, photograph, fine photograph, etc.) and temperature information TH. An example of the configuration of the setting section 71 for selection is shown. As shown in the figure, the setting section 71
is header information H1, H2, ..., HY for each image type.
and information corresponding to the temperature flag THI, TH2,...
, T, and X (4 types in this example) depending on the combination.
It has a table that stores values (number of lines in one refresh cycle) and N values (number of lines in one partial rewrite cycle).

従って、表示制御動作（第９図）の期間中にそのときの
ヘッダ情報Ｈおよび温度情報Ｔ、に応じていずれかのＭ
値、Ｎ値が読出され、これに応じて同期制御回路３９内
のカウンタ（不図示）が同期信号Ｈ３ＹＮＣをカウント
し、信号ＲＥＦ／ＡＣＳを出力する。そしてそのような
Ｍ値とＮ値との組合せによって、リフレッシュを優先す
る場合（例えば第３図（Ａ）の場合）から部分書換えを
優先する場合（同図（Ｂ）の場合）まで、種々の駆動条
件が適切に選択されることになる。Therefore, during the display control operation (FIG. 9), depending on the header information H and temperature information T at that time, either M
In response to this, a counter (not shown) in the synchronization control circuit 39 counts the synchronization signal H3YNC and outputs the signal REF/ACS. Depending on the combination of the M value and the N value, there are various possibilities, from giving priority to refresh (for example, in the case of Figure 3 (A)) to giving priority to partial rewriting (for example, in the case of Figure 3 (B)). Driving conditions will be appropriately selected.

第７図（Ａ）は本例における発生アドレス制御部７０の
具体的構成例を示す。ここで、７０３は表示装置のライ
ン装置に対応してライン数分設けられているカウンタで
あり、アドレスバスドライバ３１より入来したＣＰＵＩ
Ｉのアクセスアドレスに応じてセレクタ７０１が対応す
るセレクタに歩進信号を送出する。７０５は各カウンタ
７０３に対応して設けられ、計数値が設定値（第３図の
例えば“３”に達してカウンタ７０３にキャリーが生じ
たときにフラグをセットされ、これをラッチするフラグ
ラッチ部である。７０７はアドレス発生回路であり、フ
ラグセットに応じて対応ラインのアドレスを発生し、ス
イッチＳ３に対して送出するアドレス発生回路である。FIG. 7(A) shows a specific example of the configuration of the generated address control section 70 in this example. Here, 703 is a counter provided for the number of lines corresponding to the line device of the display device.
Depending on the access address of I, selector 701 sends a step signal to the corresponding selector. A flag latch 705 is provided corresponding to each counter 703, and a flag is set and latched when the count reaches a set value (for example, "3" in FIG. 3 and a carry occurs in the counter 703). 707 is an address generation circuit that generates an address for a corresponding line according to the flag set and sends it to the switch S3.

第７図（Ａ）は以上の構成の動作を説明するためのフロ
ーチャートである。まずステップＳ１でラインがアクセ
スされると、セレクタ７０１はステップ５７０３にてそ
のラインのアドレスに対応したカウンタを選択し、ステ
ップ５７０５にてそのカウンタに歩進信号を送出して計
数値を＋１歩進させる。そのカウンタにキャリーが生じ
ていなければステップ５７０７を経てステップ５７０１
に戻るが、キャリーが生じていればステップ５７０９に
てフラグラッチ部７０５にフラグがセットされる。そし
て、ステップ５７１１にてその対応アドレスがアドレス
発生回路７０７により出力され、そのアドレスの示すラ
インのデータがビデオメモリ４１よりＦＬＣＤ２６に転
送されることになる。この後、ステップ５７１３にて、
当該アドレスを有するラインに対応したフラグ７０５お
よびカウンタ７０３がリセットされ、ステップ５７（１
１に戻る。FIG. 7(A) is a flowchart for explaining the operation of the above configuration. First, when a line is accessed in step S1, the selector 701 selects the counter corresponding to the address of the line in step 5703, and in step 5705 sends an increment signal to that counter to increment the count value by +1. let If there is no carry in the counter, the process goes to step 5707 and step 5701
Returning to step 5, if a carry has occurred, a flag is set in the flag latch section 705 in step 5709. Then, in step 5711, the corresponding address is outputted by the address generation circuit 707, and the data of the line indicated by the address is transferred from the video memory 41 to the FLCD 26. After this, in step 5713,
The flag 705 and counter 703 corresponding to the line having the address are reset, and step 57 (1
Return to 1.

以上の動作により、例えば連続した複数ラインからなる
行に文字列を表示しようとしてＣＰＵＩＩがそれら複数
ライン（例えばＡ１６〜Ａ３１ライン）を連続して繰返
しアクセスしたような場合にも、その繰返し回数に応じ
て即座の表示が可能となる。With the above operation, even if the CPU II repeatedly accesses multiple lines (for example, lines A16 to A31) in an attempt to display a character string on a line consisting of multiple consecutive lines, the can be displayed immediately.

なお、上側ではカウンタの設定値を“３”としたが、こ
れは適宜の数を設定できるのは勿論であり、この値に固
定されたものでもよ（、あるいは設定に応じて可変とし
てもよい。可変とする場合には、第７図（Ａ）中破線で
示すようにＣＰＵＩＩにより設定するようにしてもよ（
、あるいは設定部７１のテーブルに設定値をもテーブル
化しておき、適宜のタイミングでこれをカウンタに再設
定するようにしてもよい。これによれば、さらにきめ細
かな制御が可能となる。In addition, in the upper part, the set value of the counter is set to "3", but this can of course be set to an appropriate number, or it may be fixed to this value (or it may be variable depending on the setting). If it is variable, it may be set by CPU II as shown by the broken line in FIG. 7(A).
Alternatively, the setting values may also be tabulated in the table of the setting section 71, and the values may be reset to the counter at an appropriate timing. According to this, even more fine-grained control becomes possible.

第８図（Ａ）〜（Ｃ）は、それぞれ本発明の一実施例に
関し、第１図に示される情報処理システムでのユーザの
操作に伴ったＣＰＵＩＩによる制御手順を示すフローチ
ャート、また、第８図（Ｄ）は上記制御手順に伴うＦＬ
ＣＤ２７の動作手順を示すフローチャートである。8(A) to 8(C) are a flowchart showing a control procedure by the CPU II in accordance with user operations in the information processing system shown in FIG. 1, and FIG. Figure (D) shows the FL associated with the above control procedure.
It is a flowchart showing the operation procedure of CD27.

第８図（Ａ）はスキャナ２１Ｂによるイメージ入力モー
ドおよびこの人力データのＦＬＣＤ２６による表示の際
の制御手順を示す。ステップ５５０１においてＦＬＣＤ
２６の表示画面上のスキャナアイコンが例えばユーザが
マウス２４を操作することにより選択されると、ステッ
プ５５Ｑ２で表示画面の所定の個所に入力画像を表示す
るためのウィンドウをオーブンする。さらに、ステップ
５５０３でスキャナ２１Ｂによって入力する画像に応じ
、ユーザにより文字、写真、写真ファインの中から入力
モードが設定されると、ステップ５５０４において、第
４図にて前述したようなヘッダ情報が、所定の複数のヘ
ッダ値の中からデフォルトに選択されてこれが付加され
る。これを同時にステップ５５０５では第２図に示され
た画像データヘッダレジスタ４４Ａにこのヘッダ情報が
セットされる。FIG. 8(A) shows the image input mode by the scanner 21B and the control procedure for displaying this human data by the FLCD 26. In step 5501, the FLCD
When the scanner icon on the display screen 26 is selected by, for example, the user operating the mouse 24, a window for displaying the input image at a predetermined location on the display screen is opened in step 55Q2. Further, in step 5503, when the user sets an input mode among text, photo, and photo fine according to the image input by the scanner 21B, in step 5504, the header information as described above in FIG. A default value is selected from among a plurality of predetermined header values and added. At the same time, in step 5505, this header information is set in the image data header register 44A shown in FIG.

その後、ステップ５５０Ｂで、スキャナ２１Ｂの入力動
作を開始し、これに伴ってステップ５５０７では入力し
た画像データをスキャナ２１ＢとＦＬ（：Ｄ２６との解
像度を調整するため、メインメモリ１３に一旦格納し、
その後ステップ５５０８でビデオメモリ４１にこの画像
データを展開すると共に表示を行う。Thereafter, in step 550B, the input operation of the scanner 21B is started, and in step 5507, the input image data is temporarily stored in the main memory 13 in order to adjust the resolution of the scanner 21B and FL(:D26).
Thereafter, in step 5508, this image data is expanded into the video memory 41 and displayed.

次に、ステップ５５０９では、ユーザが表示画質を変更
するため例えばＦＬＣＤ２６に設けられたツマミを操作
することにより表示状態を変更していたが否かを判断し
、変更された場合にはステップ５５１Ｄでこの変更に応
じて上記複数のヘッダ値の中から他のヘッダ値を選択し
、ステップ５５１１でコントロールレジスタ５５゛にこ
のヘッダ情報をセットする。Next, in step 5509, it is determined whether or not the user has changed the display state by operating a knob provided on the FLCD 26 in order to change the display image quality, and if the display state has been changed, step 551D is performed. In response to this change, another header value is selected from among the plurality of header values, and in step 5511 this header information is set in the control register 55'.

ステップ５５０９で表示状態が変更されていないと判断
した場合には本処理を終了する。If it is determined in step 5509 that the display state has not been changed, this process ends.

第８図（Ｂ）はワードプロセッサ対応の文字入力モード
時の制御手順を示す。例えばキーボード２３における所
定のキー操作によって本処理が起動されると、ステップ
５５２１で表示画面の所定個所に入力用紙が表示される
。これに伴ってステップ５５２２では上述した複数のヘ
ッダ値の中からデフォルトに所定のヘッダ値が選択され
メモリの所定領域に付加される。さらに、ステップ５５
２３ではコントロールレジスタ５１にこのヘッダ値がセ
ットされる。FIG. 8(B) shows a control procedure in a character input mode compatible with a word processor. For example, when this process is started by operating a predetermined key on the keyboard 23, an input form is displayed at a predetermined location on the display screen in step 5521. Accordingly, in step 5522, a predetermined header value is selected by default from among the plurality of header values described above and added to a predetermined area of the memory. Furthermore, step 55
23, this header value is set in the control register 51.

その後、ステップ５５２４でキー人力が行われると、こ
れに伴ってステップ５５２５でこのキー人力データがビ
デオメモリ４１に展開されると共に表示される。Thereafter, when key manual input is performed in step 5524, this key manual input data is developed in the video memory 41 and displayed in step 5525.

次に、ステップ８５２６では、第８図（Ａ）の制御手順
と同様にして、ユーザによって表示状態が変更されたか
否かを判別し、変更された場合には、ステップ５５２７
でヘッダ値の変更を行い、ステップ５５２３に戻って表
示変更のためのレジスタ４４Ａへのヘッダ値のセットを
行う。表示状態が変更されていない場合は、ステップ５
５２８でキー人力が終了したか否かを判別し、終了して
いる場合には本処理を終了し、終了していない場合はス
テップ５５２４へ戻る。Next, in step 8526, it is determined whether the display state has been changed by the user in the same manner as the control procedure in FIG. 8(A), and if the display state has been changed, step 5527
The header value is changed in step 5523, and the header value is set in the register 44A for display change. If the display state has not changed, proceed to step 5.
At step 528, it is determined whether or not the key input has been completed, and if it has been completed, this process is terminated, and if it has not been completed, the process returns to step 5524.

第８図（Ｃ）はハードディスク１８やフロッピーディス
ク１９に格納されるファイルを表示するためのファイル
表示モードの制御手順を示す。FIG. 8(C) shows a control procedure for a file display mode for displaying files stored on the hard disk 18 or floppy disk 19.

本処理が起動されると、ステップ５５３１でファイルの
ヘッダ情報を読出し、ステップ５５３２でファイルに付
加されているヘッダ情報をコントロールレジスタ５５゛
にセットする。これに続いてステップ５５３３で前述の
ように解像度の調整などを行うためにファイル内のデー
タをメモリ１３へ格納し、その後、ステップ５５３４で
これらデータをビデオメモリ４１に展開すると共に表示
を行う。さらに、ステップ５５３５〜５５３７では、第
８図（Ａ）のステップ３５０９〜５５１１の処理と同様
の処理を行う。When this process is started, the header information of the file is read in step 5531, and the header information added to the file is set in the control register 55' in step 5532. Subsequently, in step 5533, the data in the file is stored in the memory 13 in order to adjust the resolution as described above, and then, in step 5534, these data are developed in the video memory 41 and displayed. Further, in steps 5535 to 5537, processing similar to the processing in steps 3509 to 5511 in FIG. 8(A) is performed.

第８図（Ｄ）は上記第８図（Ａ）〜（Ｃ）で示された各
制御手順に応じたＦＬＣＤインターフェースの動作を示
す。FIG. 8(D) shows the operation of the FLCD interface according to each control procedure shown in FIGS. 8(A) to (C) above.

すなわち、ＦＬＣＤインターフェース２７では、ステッ
プ５５４１でコントロールレジスタ５１の内容の変更が
あったり、温度に変化があった場合には、ステップ５５
４２でこの変更があったＨ値および／またはＴＨ値の入
力を受け、ステップ５５４３でＭ、Ｎ値が再設定される
。従って、ステップ５５４４では、このＭ、Ｎ値に応じ
た同期制御回路３９の動作が行われることになる。That is, in the FLCD interface 27, if there is a change in the contents of the control register 51 or a change in temperature in step 5541, step 55 is executed.
In step 5543, the changed H value and/or TH value is input, and in step 5543, the M and N values are reset. Therefore, in step 5544, the synchronization control circuit 39 operates according to the M and N values.

第９図は第２図示の装置各部によって行われる表示動作
手順の一例を示す。FIG. 9 shows an example of a display operation procedure performed by each part of the apparatus shown in the second figure.

まず、ステップ５２０２ではアドレスカウンタ３８をク
リアし、そのリフレッシュアドレスを初期値、例えば０
″にする。次に、ステップ５２０３でＲＥＦ／ＡＣＳを
１”にして全面リフレッシュサイクルが行われるように
する。また、リフレッシュまたは部分書換えの１サイク
ル（ここではｌリフレッシュサイクル）内の転送ライン
数を数えるためのカウンタをクリアし、そのカウンタ値
ＬＮを“Ｏ”にしておく。First, in step 5202, the address counter 38 is cleared and its refresh address is set to an initial value, for example 0.
''. Next, in step 5203, REF/ACS is set to 1'' so that a full refresh cycle is performed. Further, a counter for counting the number of transfer lines within one refresh or partial rewrite cycle (here, 1 refresh cycle) is cleared, and the counter value LN is set to "O".

次に、ステップ５２０５にて、最終ラインまでのリフレ
ッシュが終了してアドレスカウンタにキャリーが生じた
期間（帰線期間）中であるかどう、かを判定し、その期
間中ならばステップ５２００Ａに戻るが、期間中でなけ
ればステップ５２０６でＨ３ＹＮＣが来るのを待つ。Ｈ
３ＹＮＣが来ると、リフレッシュラインアドレスで示さ
れるラインのデータをＦＬＣＤ２６へ転送する。ステッ
プ５２０８では１回の全面リフレッシュサイクルで転送
するライン数Ｍ（設定部５３により設定されている）を
終了したかどうかを判定しており、ＬＮがＭより小さけ
ればステップ５２０９へ移行し、アドレスカウンタ３８
をカウントアツプし、ステップ５２１０でＬＮを＋１歩
進してステップ５２０６へ戻る。これをＭライン転送す
るまで繰返すわけであり、第３図（Ａ）　＄よび（Ｂ）
に示した例においてはＭ＝４であるからステップ５２０
６〜５２１０のループを４回繰返すことになる。Next, in step 5205, it is determined whether the refresh to the final line is completed and a carry occurs in the address counter (retrace period), and if it is during that period, the process returns to step 5200A. However, if it is not within the period, wait for the arrival of H3YNC in step 5206. H
When 3YNC arrives, the data on the line indicated by the refresh line address is transferred to the FLCD 26. In step 5208, it is determined whether the number of lines M (set by the setting unit 53) to be transferred in one full refresh cycle has been completed, and if LN is smaller than M, the process moves to step 5209, and the address counter 38
is counted up, LN is incremented by +1 at step 5210, and the process returns to step 5206. This is repeated until M lines are transferred, and Figure 3 (A) and (B)
In the example shown in , since M=4, step 520
The loop from 6 to 5210 will be repeated four times.

次に、ステップ５２２１では第７図（Ａ）で述べたいず
れかのフラグがセットされているか否かを検出し、いず
れのフラグもセットされていなければステップ５２０３
に戻る。これにより次のＭライ２分のリフレッシュサイ
クルが行われる。Next, in step 5221, it is detected whether or not any of the flags described in FIG.
Return to As a result, a refresh cycle for the next two M lies is performed.

一方、フラグがセットされていた場合にはステップ５２
２３にてＲＥＦ／ＡＣＳを“０”にしてアクセスライン
の書換えが行われるようにし、ステップ５２２５でアク
セルラインの書換えサイクル中の転送ライン数−を数え
るために、再びカウンタ値ＬＮを“０”にしておく。そ
して、ステップ５２２７では当該フラグのセットされて
いるラインのアドレスをアドレス発生回路が出力する。On the other hand, if the flag is set, step 52
In step 5223, REF/ACS is set to "0" so that the access line is rewritten, and in step 5225, the counter value LN is set to "0" again in order to count the number of transfer lines during the rewriting cycle of the accelerator line. I'll keep it. Then, in step 5227, the address generation circuit outputs the address of the line where the flag is set.

ステップ５２２９ではＨ５ＹＮＣが来るのを待ち、入来
した場合にはステップ５２２７で先程出力したアドレス
のラインのデータをＦＬＣＤ２６へ転送する。次に、ス
テップ５２１７でラインの転送がＮ（設定部５３で設定
されている）ライン分終了したかどうか判定する。　Ｌ
ＮがＮより小さければステップ５２３５へ移り、他にフ
ラグがセットされているか否かを検知し、さらにここで
肯定されればステップ５２３７にてＬＮを＋１歩進して
ステップ５２１７へ戻るようにし、これをＮライン分終
了するまで、またはフラグがセットされているものが検
知されなくなるまで繰返す。そして、Ｎライン終了した
場合、またはフラグのセットが検知されない場合には再
び全面リフレッシュサイクルを実行するべく、ステップ
５２０３へ戻る。In step 5229, it waits for the arrival of H5YNC, and if it does, in step 5227 the data on the line of the address output earlier is transferred to the FLCD 26. Next, in step 5217, it is determined whether the line transfer has been completed for N lines (set by the setting unit 53). L
If N is smaller than N, the process moves to step 5235, and it is detected whether or not another flag is set, and if it is affirmative here, LN is incremented by +1 in step 5237, and the process returns to step 5217. This process is repeated until N lines are completed or until no flags with set flags are detected. Then, if N lines have been completed or if no flag setting is detected, the process returns to step 5203 to execute the full refresh cycle again.

以上述べてきたように、ビデオメモリ４１の内容を表示
するのは、ステップ５２０３から５２０８までの全面リ
フレッシュサイクルを実行するとともに、ステップ５２
２７から５２３５までのアクセスラインの書換えサイク
ルを必要に応じて、および動作条件に応じて実行するよ
うにし、アドレスカウンタ３７にキャリーが生じたとき
に全面リフレッシュサイクルのラインを先頭に戻して信
号を初期化することで行われる。一方、ＣＰＵ１ｌは表
示した内容を得るために、上記表示動作とは独立にビデ
オメモリ４１からデータを読出したり書込んだりすれば
良いわけである。As described above, the contents of the video memory 41 are displayed by executing the full refresh cycle from steps 5203 to 5208 and by performing the full refresh cycle from step 5203 to step 5208.
The rewriting cycle of the access lines from 27 to 5235 is executed as necessary and according to the operating conditions, and when a carry occurs in the address counter 37, the line of the full refresh cycle is returned to the beginning and the signal is initialized. This is done by converting. On the other hand, in order to obtain the displayed content, the CPU 1l only needs to read and write data from the video memory 41 independently of the display operation described above.

以上述べてきたようにビデオメモリ４１からデータを読
出してＦＬＣＤ２Ｂへ転送するのはコマンド解釈も不要
であり、比較的簡単な回路で構成できるのみならず、グ
ラフィックプロセッサ等を設けてコマンド解釈を行って
表示制御を行うよりも廉価に実現可能であり、システム
全体のコストダウンを図りながら性能の向上も可能であ
る。As described above, reading data from the video memory 41 and transferring it to the FLCD 2B does not require command interpretation, and can be configured with a relatively simple circuit, as well as a graphic processor or the like can be installed to interpret the commands. It can be realized at a lower cost than performing display control, and it is possible to improve performance while reducing the cost of the entire system.

（その他） なお、本発明は、以上述べた実施例にのみ限られること
なく、本発明の趣旨を逸脱しない範囲で適宜の変形が可
能であるのは勿論である。(Others) It goes without saying that the present invention is not limited to the embodiments described above, and can be modified as appropriate without departing from the spirit of the present invention.

例えば、上例のように設定された部分書換えのライン数
の範囲内等において、ＣＰＵＩＩにアクセスされたライ
ン数およびラインアクセス状態に応じ、リフレッシュサ
イクル間に行われる実際の部分書換えライン数Ｐを調整
するようにしてもよい。これによると、ＣＰＵＩ　ｌが
アクセスしたラインの数等に応じて動的にＴゎ時間を調
整することで、例えばＣＰＵＩＩからあまりアクセスさ
れないときの無駄なライン書換えサイクルを省き、リフ
レッシュレートを向上するようにすることができ、動作
の追従性とリフレッシュレートとの関係を動的に最適化
できるようになる。For example, within the range of the number of lines for partial rewriting set as in the above example, the actual number of lines P for partial rewriting performed between refresh cycles is adjusted according to the number of lines accessed to the CPU II and the line access state. You may also do so. According to this, by dynamically adjusting the T time according to the number of lines accessed by the CPU I, for example, it is possible to eliminate wasteful line rewriting cycles when the CPU II is not accessing it often, and improve the refresh rate. This makes it possible to dynamically optimize the relationship between motion followability and refresh rate.

また、上例では温度情報および画像種類に基づいて動作
期間で中に繰返し周期とリフレッシュサイクル／部分書
換えサイクルの比率の設定を行うようにしたが、当該設
定のタイミングは適宜窓めることができ、例えば帰線期
間に行うようにしてもよい。また、温度情報のみならず
その他の環境条件をも考慮してもよい。また、十分であ
れば温度情報等の環境条件と画像種類とのいずれか一方
に基づいて上記設定を行ってもよい。さらに、上記Ｍの
値は所定値に固定されていてもよい。また、アクセスな
いし表示の１単位を複数ラインとしてもよい。In addition, in the above example, the repetition cycle and refresh cycle/partial rewriting cycle ratio are set during the operating period based on temperature information and image type, but the timing of the settings can be adjusted as needed. , for example, may be performed during the retrace period. Furthermore, not only temperature information but also other environmental conditions may be considered. Further, if sufficient, the above settings may be made based on either environmental conditions such as temperature information or the image type. Furthermore, the value of M may be fixed to a predetermined value. Furthermore, one unit of access or display may be a plurality of lines.

加えて、上例においては設定されたライン数のリフレッ
シュサイクル毎に所定回以上アクセスされたラインがあ
るか否かを検知し、検知された場合には温度情報および
画像種類に応じて設定したライン数の範囲内の部分書換
えサイクルを行うようにしたが、かかる検知およびそれ
に続く部分書換えサイクルは設定されたライン数のリフ
レッシュ毎に行わずに、随時行うようしてもよい。In addition, in the above example, it is detected whether there is a line that has been accessed more than a predetermined number of times every refresh cycle of the set number of lines, and if it is detected, the line set according to the temperature information and image type is detected. Although the partial rewriting cycle within the range of the number is performed, such detection and the subsequent partial rewriting cycle may not be performed every time the set number of lines is refreshed, but may be performed at any time.

第１Ｏ図（Ａ）はそのための発生アドレス制御部の構成
例を示す。本例は、はぼ第７図（Ａ）に示した実施例と
同様の構成を採るが、本例におけるアドレス発生回路７
０７°はフラグがセットされたラインがあった場合には
同期制御回路３９に対して部分書換λサイクルに移行す
ることを要求する信号ＲＥＱを送信し、同期制御回路３
９ではこれに応じてＲＥＦ／ＡＣＳを“０”とし、アド
レスカウンタ３５へのＨＳＹＮＣ信号の送出を停止する
とともに、アドレス発生回路７０７°に対しアクノリッ
ジ信号ＡＣＫを送信して、フラグセットされているすべ
てのラインのアドレス出力を許可する。第１Ｏ図ＣＢ）
はその動作例を示したものである。FIG. 1A shows an example of the configuration of a generated address control section for this purpose. This example adopts a configuration similar to that of the example shown in FIG. 7(A), but the address generation circuit 7 in this example
At 07°, if there is a line with the flag set, a signal REQ requesting the synchronization control circuit 39 to shift to the partial rewriting λ cycle is sent, and the synchronization control circuit 3
9 sets REF/ACS to "0" in response to this, stops sending the HSYNC signal to the address counter 35, and sends an acknowledge signal ACK to the address generation circuit 707° to clear all flags set. Enable address output on the line. Figure 1O CB)
shows an example of its operation.

第１１図は本例の動作手順を示すもので、随時の部分書
換えを可能とし、フラグセットされているラインはすべ
て出力するためにＭ値、Ｎ値は動作に関与しない。また
、従ってラインカウンタＬＮも不要としている。さらに
、本例では上記ステップ５２２１を信号ＲＥＱの有無を
判定するステップ５２２１に置換、否定判定の場合には
ステップ５２０９に移行するようにしている。FIG. 11 shows the operating procedure of this example. Partial rewriting is possible at any time, and all lines with flags set are output, so the M value and N value are not involved in the operation. Furthermore, the line counter LN is therefore unnecessary. Further, in this example, step 5221 is replaced with step 5221 for determining the presence or absence of signal REQ, and if the determination is negative, the process moves to step 5209.

かかる動作によると、部分書換えサイクルが優先される
ことになる。しかし温度および画像種類によってはリフ
レッシュを優先することが望まれる場合があるので、こ
の場合には例えば部分書換えサイクルで出力するライン
数を制限し、少なくとも１ラインのリフレッシュ（その
数を可変としてもよい）を行ってから部分書換えを続行
するようにしてもよい。According to such an operation, priority is given to partial rewrite cycles. However, depending on the temperature and image type, it may be desirable to give priority to refresh. ) before continuing partial rewriting.

［発明の効果１ 以上説明したように、　本発明によれば、画面全体を順
番に書換えるサイクルを実行する過程で、ＣＰＵ等ホス
ト側からアクセスされた部分を書換えるサイクルを行う
手段を設け、かっこのサイクルに移行する条件をアクセ
スの回数によって制御ｉＲすることで、部分書込みする
データがどうかの識別をＣＰＵ等からのコマンド等に応
じて行う必要無く、またリフレッシュレートを低下させ
ることなく、書換えられたデータを直ちに表示すること
が可能になる。[Effects of the Invention 1] As explained above, according to the present invention, in the process of executing a cycle of sequentially rewriting the entire screen, a means is provided for performing a cycle of rewriting the portion accessed from the host side such as the CPU, By using iR to control the conditions for transitioning to the parenthesis cycle based on the number of accesses, rewriting can be performed without the need to identify whether data is to be partially written in response to commands from the CPU, etc., and without reducing the refresh rate. This makes it possible to immediately display the collected data.

従って、ＦＬＣデイスプレィを用いるシステムのソフト
ウェア等の仕様を一切変更せずに、画面の表示を図形や
カーソルの移動にも応答性高く追従させることができる
ようにもなり、さらにＦＬＣの特性を十二分に活用した
良好な表示を行うこともできる。また、システムからみ
たＣＲＴとＦＬＣとの互換性も保たれる。しかも単純な
回路構成で実現されるので、廉価にして高速の表示制御
を行うことが可能となる。Therefore, without changing the software specifications of the system using the FLC display, it is now possible to make the screen display highly responsive to the movements of figures and cursors, and further improve the characteristics of the FLC. It is also possible to perform a good display using the information in minutes. Furthermore, compatibility between CRT and FLC from the system perspective is maintained. Moreover, since it is realized with a simple circuit configuration, it is possible to perform high-speed display control at low cost.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例の表示制御装置を組み込んだ
情報処理装置全体のブロック構成図、第２図は本発明の
一実施例としてのＦＬＣＤインターフェースの構成を示
すブロック図、第３図は第２図示のＦＬＣＤインターフ
ェースの基本的動作を説明するためのタイミングチャー
ト、第４図は第１図示の情報処理システムで処理される
データの構造の一例を示すブロック図、第５図は第２図
に示される温度制御回路が有する温度フラグテーブルを
示す概念図 第６図は第２図に示される設定部の構成例を示す概念図
、 第７図（Ａ）は第２図に示される発生アドレス制御部の
具体的構成例を示すブロック図、第７図（Ｂ）は第７図
（Ａ）に示される発生アドレス制御部の動作を説明する
ためのフローチャート、 第８図は第１図示の情報処理システムのＣＰＵによる制
御手順の一例を示すフローチャート、第９図は第２図示
の装置各部によって行われる表示動作手順の一例を示す
フローチャート、第１０図（Ａ）は第２図に示される発
生アドレス制御部の具体的な他の構成例を示すブロック
図、第１Ｏ図ＣＢ）は第１０図（Ａ）に示される発生ア
ドレス制御部の動作を説明するためのフローチャート、 第１１図は第１０図（Ａ）の構成を採用した場合の第２
図示の装置各部によって行われる表示動作手順の一例を
示すフローチャート、 第１２図は従来のＣＲＴインターフェースの構成を示す
ブロック図である。 １１・・・ｃｐｕ　　。 １２・・・システムバス、 】３・・・メインメモリ、 １４・・・ＤＭＡコントローラ、 １５・・・ＬＡＮインターフェース、 １６・・・ＬＡＮ　。 １７・・・Ｉ１０装置、 １８・・・ハードディスク装置、 １９・・・フロッピーディスク装置、 ２０・・・ディスクインターフェース、２１Ａ・・・プ
リンタ、 ２１Ｂ・・・スキャナ、 ２２・・・インターフェース、 ２３・・・キーボード、 ２４・・・マウス、 ２５・・・インターフェース、 ２６・・・ＦＬＣＤ　（ＦＬＣデイスプレィ）、２６Ａ
・・・パネル、 ２６Ｂ・・・温度センサ、 ２６Ｃ・・・温度制御回路、 ２６Ｄ・・・コントローラ、 ２６Ｅ・・・フラグレジスタ、 ２６Ｓ・・・切換えスイッチ、 ２７・・・ＦＬＣＤインターフェース、３１・・・アド
レスドライバ、 ３２・・・コントロールバスドライバ、３３、４３・・
・データバスドライバ、３５・・・アドレスセレクタ、 ３８・・・アドレスカウンタ、 ３９・・・同期制御回路、 ４０・・・メモリコントローラ、 ４１・・・ビデオメモリ、 ４２・・・ドライバレシーバ、 Ｓ３・・・スイッチ、 ５１・・・コントロールレジスタ、 ７０・・・発生アドレス制御部、 ７１・・・リフレッシュライン数／部分書換えライン数
の設定部、 ７０１・・・セレクタ、 ７０３・・・カウンタ、 ７０５・・・フラグラッチ部、 ７０７・・・アドレス発生回路、 ７０７°・・・アドレス発生回路。 第 第 図 図 第 図 （Ａ） 第８図 （Ｃ） 手続ネ甫正書　（方式） 手続補正書 平成２年８月３０日FIG. 1 is a block diagram of the entire information processing device incorporating a display control device according to an embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of an FLCD interface as an embodiment of the present invention, and FIG. is a timing chart for explaining the basic operation of the FLCD interface shown in the second figure, FIG. 4 is a block diagram showing an example of the structure of data processed by the information processing system shown in the first figure, and FIG. FIG. 6 is a conceptual diagram showing a temperature flag table included in the temperature control circuit shown in FIG. 6 is a conceptual diagram showing a configuration example of the setting section shown in FIG. FIG. 7(B) is a block diagram showing a specific configuration example of the address control section, FIG. 7(B) is a flowchart for explaining the operation of the generated address control section shown in FIG. 7(A), and FIG. A flowchart showing an example of a control procedure by the CPU of the information processing system, FIG. 9 is a flowchart showing an example of a display operation procedure performed by each part of the device shown in FIG. 2, and FIG. A block diagram showing another concrete example of the configuration of the address control section, FIG. 1O (CB) is a flowchart for explaining the operation of the generated address control section shown in FIG. The second case when the configuration shown in Figure (A) is adopted.
A flowchart showing an example of a display operation procedure performed by each part of the illustrated device. FIG. 12 is a block diagram showing the configuration of a conventional CRT interface. 11...cpu. 12...System bus, ]3...Main memory, 14...DMA controller, 15...LAN interface, 16...LAN. 17... I10 device, 18... Hard disk device, 19... Floppy disk device, 20... Disk interface, 21A... Printer, 21B... Scanner, 22... Interface, 23...・Keyboard, 24...Mouse, 25...Interface, 26...FLCD (FLC display), 26A
... Panel, 26B... Temperature sensor, 26C... Temperature control circuit, 26D... Controller, 26E... Flag register, 26S... Changeover switch, 27... FLCD interface, 31...・Address driver, 32... Control bus driver, 33, 43...
・Data bus driver, 35...Address selector, 38...Address counter, 39...Synchronization control circuit, 40...Memory controller, 41...Video memory, 42...Driver receiver, S3・...Switch, 51...Control register, 70...Generation address control unit, 71...Refresh line number/partial rewrite line number setting unit, 701...Selector, 703...Counter, 705... ...Flag latch section, 707...Address generation circuit, 707°...Address generation circuit. Figure 8 Figure (A) Figure 8 (C) Procedural amendment (method) Procedural amendment dated August 30, 1990

Claims (1)

【特許請求の範囲】 １）画素の表示状態を部分的に変更可能な表示装置の表
示制御装置において、前記表示装置の画面全体の表示を
更新する手段と、当該更新の過程で、表示内容に変更の
ある部分のみを更新する手段と、該手段の起動を前記部
分の更新の指示の回数に応じて制限する手段とを具えた
ことを特徴とする表示制御装置。 ２）前記表示内容に変更のある部分の更新を行う期間を
設定する設定手段を具えたことを特徴とする請求項１に
記載の表示制御装置。[Scope of Claims] 1) In a display control device for a display device capable of partially changing the display state of pixels, means for updating the display of the entire screen of the display device; 1. A display control device comprising: means for updating only a portion that has been changed; and means for limiting activation of the means depending on the number of instructions for updating the portion. 2) The display control device according to claim 1, further comprising a setting means for setting a period for updating a portion of the display content that has been changed.