JPH04311225A - System for executing microprocessor instruction - Google Patents
System for executing microprocessor instructionInfo
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- JPH04311225A JPH04311225A JP7643491A JP7643491A JPH04311225A JP H04311225 A JPH04311225 A JP H04311225A JP 7643491 A JP7643491 A JP 7643491A JP 7643491 A JP7643491 A JP 7643491A JP H04311225 A JPH04311225 A JP H04311225A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、マイクロプロセッサの
命令実行方式に関し、特にローカルメモリにプログラム
が格納されていない状態での命令実行方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an instruction execution method for a microprocessor, and more particularly to an instruction execution method when no program is stored in a local memory.
【０００２】0002
【従来の技術】従来この種のマイクロプロセッサでは、
ローカルメモリにプログラムが格納されていない状態で
のマイクロプロセッサ命令実行方式は無く、ローカルメ
モリにプログラムが格納されるまで、マイクロプロセッ
サの動作開始を停止させることが必要であった。[Prior Art] Conventionally, in this type of microprocessor,
There is no method for executing microprocessor instructions in a state where a program is not stored in local memory, and it is necessary to stop the microprocessor from starting operation until the program is stored in local memory.
【０００３】0003
【発明が解決しようとする課題】上述した従来の技術で
は、ローカルメモリにプログラムが格納されるまでマイ
クロプロセッサの動作開始を停止させるための外部回路
が必要となる欠点があった。The above-mentioned conventional technology has the disadvantage that an external circuit is required to stop the microprocessor from starting operation until the program is stored in the local memory.
【０００４】それ故、本発明の課題は上記欠点を解消し
たマイクロプロセッサ命令実行方式を提供することにあ
る。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide a microprocessor instruction execution system that eliminates the above-mentioned drawbacks.
【０００５】[0005]
【課題を解決するための手段】本発明のマイクロプロセ
ッサ命令実行方式は、情報処理装置に搭載され、周辺装
置制御用のマイクロプロセッサと該マイクロプロセッサ
で実行されるプログラムを格納するローカルメモリを備
えて、外部から前記ローカルメモリにプログラム格納処
理が行われる周辺装置制御部において、前記マイクロプ
ロセッサに、前記ローカルメモリからフェッチした命令
コードに関係なく、ＮＯＰ命令として解釈する機能を有
する命令変換部を備え、該命令変換部のＮＯＰ命令とし
て解釈する機能を外部からの解除信号によって停止する
ことで、前記ローカルメモリからフェッチした命令を解
釈するように戻せるようにしたことを特徴とする。。[Means for Solving the Problems] A microprocessor instruction execution system of the present invention is installed in an information processing device and includes a microprocessor for controlling peripheral devices and a local memory for storing programs to be executed by the microprocessor. , in a peripheral device control unit in which a program storage process is performed from the outside to the local memory, the microprocessor includes an instruction conversion unit having a function of interpreting the instruction code as a NOP instruction regardless of the instruction code fetched from the local memory; The present invention is characterized in that by stopping the function of the instruction converter to interpret the instruction as a NOP instruction by an external release signal, it is possible to return to interpreting the instruction fetched from the local memory. .
【０００６】本発明によればまた、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドに関係なく、任意な命令アドレスへのジャンプ命令と
して解釈する機能を有する命令変換部を備え、該命令変
換部の任意な命令アドレスへのジャンプ命令として解釈
する機能を外部からの解除信号によって停止することで
、前記ローカルメモリからフェッチした命令を解釈する
ように戻せるようにしたことを特徴とするマイクロプロ
セッサ命令実行方式が得られる。According to the present invention, the microprocessor further includes an instruction converter having a function of interpreting the instruction code as a jump instruction to an arbitrary instruction address regardless of the instruction code fetched from the local memory, The microprocessor instruction is characterized in that by stopping the function of interpreting the instruction as a jump instruction to an arbitrary instruction address of the section by an external release signal, the instruction can be returned to being interpreted as an instruction fetched from the local memory. An execution method is obtained.
【０００７】本発明によれば更に、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドによる命令フェッチアドレスに関係なく、任意な命令
フェッチアドレスを出力する機能を有するアドレス変換
部を備え、該アドレス変換部の任意な命令フェッチアド
レスを出力する機能を外部からの解除信号によって停止
することで、前記ローカルメモリからフェッチした命令
コードによる命令フェッチアドレスを出力するように戻
せるようにしたことを特徴とするマイクロプロセッサ命
令実行方式が得られる。According to the present invention, the microprocessor further includes an address converter having a function of outputting an arbitrary instruction fetch address regardless of the instruction fetch address according to the instruction code fetched from the local memory, The converter is characterized in that by stopping the function of outputting an arbitrary instruction fetch address of the conversion unit by an external release signal, it is possible to return to outputting an instruction fetch address according to an instruction code fetched from the local memory. A microprocessor instruction execution method is obtained.
【０００８】[0008]
【実施例】図１は本発明の第１から第３の発明に共通す
る情報処理装置のブロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of an information processing apparatus common to the first to third aspects of the present invention.
【０００９】図１において、情報処理装置１は、中央処
理装置２とメインメモリ３と周辺装置制御部５とこれら
を互いに接続するシステムバス４と、周辺装置制御部５
に接続されている周辺装置８とから構成されている。In FIG. 1, an information processing device 1 includes a central processing unit 2, a main memory 3, a peripheral device control unit 5, a system bus 4 that connects these to each other, and a peripheral device control unit 5.
and a peripheral device 8 connected to.
【００１０】周辺装置制御部５には、マイクロプロセッ
サ６とこれに接続されているローカルメモリ７が搭載さ
れている。マイクロプロセッサ６で実行されるプログラ
ムは、中央処理装置２によってローカルメモリ７に格納
され、マイクロプロセッサ６にロードされる。The peripheral device control section 5 is equipped with a microprocessor 6 and a local memory 7 connected thereto. A program executed by the microprocessor 6 is stored in the local memory 7 by the central processing unit 2 and loaded into the microprocessor 6.
【００１１】図２は、上述の構成の情報処理装置１にお
いて、第１、第２の発明を実施するために必要なマイク
ロプロセッサの機能ブロック図である。FIG. 2 is a functional block diagram of a microprocessor necessary for carrying out the first and second inventions in the information processing apparatus 1 having the above-described configuration.
【００１２】以下、図２を参照して第１の発明の実施例
を説明する。マイクロプロセッサ６にはローカルメモリ
７からのフェッチ命令２３を記憶する命令コードレジス
タ２０があり、フェッチされた命令コードはここから命
令変換部２１に送られる。命令変換部２１では、中央処
理装置２からの解除信号２５が無効の間は、命令コード
レジスタ２０からの命令コードに関係無く、ＮＯＰ命令
が命令実行部２２に送出される。An embodiment of the first invention will be described below with reference to FIG. The microprocessor 6 has an instruction code register 20 that stores the fetch instruction 23 from the local memory 7, and the fetched instruction code is sent from there to the instruction converter 21. In the instruction conversion section 21, while the release signal 25 from the central processing unit 2 is invalid, the NOP instruction is sent to the instruction execution section 22 regardless of the instruction code from the instruction code register 20.
【００１３】命令実行部２２では、ＮＯＰ命令によって
マイクロプロセッサ内部では何も動作しないし、命令ア
ドレス２４には現在アドレスの次アドレスが出力される
。そして、フェッチされた命令がどのような命令コード
であろうと、解除信号２５が無効の間はこの動作を繰り
返す。In the instruction execution unit 22, the NOP instruction causes no operation within the microprocessor, and the next address of the current address is output to the instruction address 24. This operation is repeated as long as the release signal 25 is invalid, regardless of the instruction code of the fetched instruction.
【００１４】解除信号２５が有効になると、命令変換部
２１は命令コードレジスタ２０からの命令コードを命令
実行部２２に送り出し、命令実行部２２は本来のフェッ
チされた命令コードに従ってマイクロプロセッサ内の制
御を行う。当然、命令アドレス２４には、命令コードに
合ったアドレスが出力される。When the release signal 25 becomes valid, the instruction conversion unit 21 sends the instruction code from the instruction code register 20 to the instruction execution unit 22, and the instruction execution unit 22 performs control within the microprocessor according to the original fetched instruction code. I do. Naturally, an address matching the instruction code is output as the instruction address 24.
【００１５】同様に、図２を参照して第２の発明の実施
例を説明する。Similarly, a second embodiment of the invention will be described with reference to FIG.
【００１６】命令変換部２１に命令コードが送られるま
では、上述の説明と同じである。それ故、命令変換部２
１では、中央処理装置２からの解除信号２５が無効の間
は、命令コードレジスタ２０からの命令コードに関係無
く、任意な命令アドレスへのジャンプ命令が命令実行部
２２に送出される。The process until the instruction code is sent to the instruction conversion section 21 is the same as the above explanation. Therefore, the instruction converter 2
1, while the release signal 25 from the central processing unit 2 is invalid, a jump instruction to an arbitrary instruction address is sent to the instruction execution unit 22 regardless of the instruction code from the instruction code register 20.
【００１７】この場合、任意な命令アドレスは、周辺装
置制御部５にとって問題とならないアドレスであれば、
オール０でもオールＦでも構わない。In this case, the arbitrary instruction address is an address that does not pose a problem for the peripheral device control section 5.
It doesn't matter if it's all 0's or all F's.
【００１８】従って、命令実行部２２では、ジャンプ命
令によって命令アドレス２４に期待する命令アドレスが
出力される以外、マイクロプロセッサ内部では何も動作
しない。そして、フェッチされた命令がどのような命令
コードであろうと、解除信号２５が無効の間はこの動作
を繰り返す。Therefore, the instruction execution unit 22 does not perform any operation inside the microprocessor except for outputting the expected instruction address to the instruction address 24 by the jump instruction. This operation is repeated as long as the release signal 25 is invalid, regardless of the instruction code of the fetched instruction.
【００１９】解除信号２５が有効になると、命令変換部
２１は命令コードレジスタ２０からの命令コードを命令
実行部２２に送り出し、命令実行部２２は本来のフェッ
チされた命令コードに従ってマイクロプロセッサ内の制
御を行う。当然、命令アドレス２４には、命令コードに
合ったアドレスが出力される。When the release signal 25 becomes valid, the instruction conversion section 21 sends the instruction code from the instruction code register 20 to the instruction execution section 22, and the instruction execution section 22 performs control within the microprocessor according to the original fetched instruction code. I do. Naturally, an address matching the instruction code is output as the instruction address 24.
【００２０】図３は、第３の発明の場合における図１の
マイクロプロセッサの機能ブロック図である。FIG. 3 is a functional block diagram of the microprocessor of FIG. 1 in the case of the third invention.
【００２１】マイクロプロセッサ６にはローカルメモリ
７からのフェッチ命令３３を記憶する命令コードレジス
タ３０があり、フェッチされた命令コードはここから命
令実行部３１に送られる。命令実行部３１では命令コー
ドに従ってマイクロプロセッサ６内部を制御し、命令ア
ドレスをアドレス変換部３２に送り出す。アドレス変換
部３２では中央処理装置２からの解除信号３５が無効の
間は、命令実行部３１からの命令アドレスに関係無く、
任意な命令フェッチアドレスがローカルメモリ７に出力
される。The microprocessor 6 has an instruction code register 30 that stores the fetch instruction 33 from the local memory 7, and the fetched instruction code is sent to the instruction execution section 31 from here. The instruction execution unit 31 controls the inside of the microprocessor 6 according to the instruction code, and sends the instruction address to the address conversion unit 32. In the address conversion unit 32, while the release signal 35 from the central processing unit 2 is invalid, regardless of the instruction address from the instruction execution unit 31,
An arbitrary instruction fetch address is output to the local memory 7.
【００２２】従って、マイクロプロセッサ６では、フェ
ッチされた命令コードによる内部制御が実行されるのみ
で、フェッチ用命令アドレスは、解除信号３５が無効の
間は常に任意な命令アドレスとなる。この場合、任意な
命令フェッチアドレスは、周辺装置制御部５にとって問
題とならない命令アドレスであれば、ローカルメモリの
どのアドレスでも構わない。Therefore, the microprocessor 6 only executes internal control based on the fetched instruction code, and the fetch instruction address is always an arbitrary instruction address while the release signal 35 is invalid. In this case, the arbitrary instruction fetch address may be any address in the local memory as long as it does not pose a problem for the peripheral device control unit 5.
【００２３】解除信号３５が有効になると、アドレス変
換部３２は命令実行部３１からの命令アドレスを命令ア
ドレス３４としてローカルメモリ７に送出する。When the release signal 35 becomes valid, the address conversion unit 32 sends the instruction address from the instruction execution unit 31 to the local memory 7 as the instruction address 34.
【００２４】[0024]
【発明の効果】以上説明した様に、本発明はローカルメ
モリからフェッチした命令コードや、命令コードによる
命令フェッチアドレスに関係無く、ＮＯＰ命令とか任意
な命令アドレスへのジャンプ命令と解釈したり、任意な
命令フェッチアドレスを出力する機能を備え、かつこれ
らの機能を、外部からの解除信号によって停止し、本来
の命令解釈やフェッチアドレスの出力を実行させるよう
に戻す機能を備えることで、ローカルメモリにプログラ
ムが格納されるまでマイクロプロセッサの動作開始を停
止させるための外部回路を不要にすることが出来る。As explained above, the present invention can be interpreted as a NOP instruction or a jump instruction to an arbitrary instruction address, regardless of the instruction code fetched from local memory or the instruction fetch address by the instruction code. By providing a function that outputs a specific instruction fetch address, and a function that stops these functions by an external release signal and returns to executing the original instruction interpretation and output of the fetch address, it is possible to save data to local memory. It is possible to eliminate the need for an external circuit for stopping the microprocessor from starting operation until the program is stored.
【図１】本発明の第１〜第３の発明に共通する情報処理
装置のブロック図である。FIG. 1 is a block diagram of an information processing device common to first to third aspects of the present invention.
【図２】本発明の第１、第２の発明における図１のマイ
クロプロセッサの機能ブロックである。FIG. 2 is a functional block diagram of the microprocessor of FIG. 1 according to the first and second aspects of the present invention.
【図３】本発明の第３の発明における図１のマイクロプ
ロセッサの機能ブロック図である。FIG. 3 is a functional block diagram of the microprocessor of FIG. 1 in a third aspect of the present invention.
１ 情報処理装置 ２ 中央処理装置 ３ メインメモリ ４ システムバス ５ 周辺装置制御部 ６ マイクロプロセッサ ７ ローカルメモリ ８ 周辺装置 ２０、３０ 命令コードレジスタ ２１ 命令変換部 ２２、３１ 命令実行部 ２３、３３ フェッチ命令 ２４、３４ 命令アドレス ２５、３５ 解除信号 ３２ アドレス変換部 1 Information processing device 2 Central processing unit 3 Main memory 4 System bus 5 Peripheral device control section 6. Microprocessor 7. Local memory 8 Peripheral devices 20, 30 Instruction code register 21 Instruction conversion unit 22, 31 Instruction execution unit 23, 33 Fetch instruction 24, 34 Instruction address 25, 35 Release signal 32 Address conversion section
Claims (3)
御用のマイクロプロセッサと該マイクロプロセッサで実
行されるプログラムを格納するローカルメモリを備えて
、外部から前記ローカルメモリにプログラム格納処理が
行われる周辺装置制御部において、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドに関係なく、ＮＯＰ命令として解釈する機能を有する
命令変換部を備え、該命令変換部のＮＯＰ命令として解
釈する機能を外部からの解除信号によって停止すること
で、前記ローカルメモリからフェッチした命令を解釈す
るように戻せることを特徴とするマイクロプロセッサ命
令実行方式。1. A peripheral installed in an information processing device, comprising a microprocessor for controlling a peripheral device and a local memory for storing a program to be executed by the microprocessor, and in which a program is stored in the local memory from the outside. In the device control unit, the microprocessor is provided with an instruction conversion unit that has a function of interpreting the instruction code as a NOP instruction regardless of the instruction code fetched from the local memory, and the function of the instruction conversion unit to interpret the instruction code as a NOP instruction is externally controlled. 1. A microprocessor instruction execution system, characterized in that the microprocessor instruction execution method can be returned to interpreting instructions fetched from the local memory by being stopped by a release signal from the local memory.
御用のマイクロプロセッサと該マイクロプロセッサで実
行されるプログラムを格納するローカルメモリを備えて
、外部から前記ローカルメモリにプログラム格納処理が
行われる周辺装置制御部において、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドに関係なく、任意な命令アドレスへのジャンプ命令と
して解釈する機能を有する命令変換部を備え、該命令変
換部の任意な命令アドレスへのジャンプ命令として解釈
する機能を外部からの解除信号によって停止することで
、前記ローカルメモリからフェッチした命令を解釈する
ように戻せることを特徴とするマイクロプロセッサ命令
実行方式。2. A peripheral installed in an information processing device, comprising a microprocessor for controlling a peripheral device and a local memory for storing a program to be executed by the microprocessor, and in which a program is stored in the local memory from the outside. In the device control unit, the microprocessor is provided with an instruction conversion unit that has a function of interpreting the instruction code as a jump instruction to an arbitrary instruction address regardless of the instruction code fetched from the local memory, and the instruction conversion unit A microprocessor instruction execution system characterized in that by stopping a function of interpreting a jump instruction to an address by an external release signal, the function can be returned to interpreting an instruction fetched from the local memory.
御用のマイクロプロセッサと該マイクロプロセッサで実
行されるプログラムを格納するローカルメモリを備えて
、外部から前記ローカルメモリにプログラム格納処理が
行われる周辺装置制御部において、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドによる命令フェッチアドレスに関係なく、任意な命令
フェッチアドレスを出力する機能を有するアドレス変換
部を備え、該アドレス変換部の任意な命令フェッチアド
レスを出力する機能を外部からの解除信号によって停止
することで、前記ローカルメモリからフェッチした命令
コードによる命令フェッチアドレスを出力するように戻
せることを特徴とするマイクロプロセッサ命令実行方式
。3. A peripheral installed in an information processing device, comprising a microprocessor for controlling a peripheral device and a local memory for storing a program to be executed by the microprocessor, and in which a program is stored in the local memory from the outside. In the device control section, the microprocessor is provided with an address conversion section having a function of outputting an arbitrary instruction fetch address regardless of the instruction fetch address according to the instruction code fetched from the local memory, A microprocessor instruction execution system characterized in that by stopping a function of outputting an instruction fetch address by an external release signal, it is possible to return to outputting an instruction fetch address based on an instruction code fetched from the local memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7643491A JPH04311225A (en) | 1991-04-09 | 1991-04-09 | System for executing microprocessor instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7643491A JPH04311225A (en) | 1991-04-09 | 1991-04-09 | System for executing microprocessor instruction |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311225A true JPH04311225A (en) | 1992-11-04 |
Family
ID=13605050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7643491A Withdrawn JPH04311225A (en) | 1991-04-09 | 1991-04-09 | System for executing microprocessor instruction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04311225A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002073190A (en) * | 2000-09-04 | 2002-03-12 | Funai Electric Co Ltd | Device and method for converting program |
| US8693130B2 (en) | 2010-01-29 | 2014-04-08 | Kabushiki Kaisha Toshiba | Magnetic disk device and control method thereof, and information processor |
-
1991
- 1991-04-09 JP JP7643491A patent/JPH04311225A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002073190A (en) * | 2000-09-04 | 2002-03-12 | Funai Electric Co Ltd | Device and method for converting program |
| JP4663859B2 (en) * | 2000-09-04 | 2011-04-06 | 船井電機株式会社 | Program converter |
| US8693130B2 (en) | 2010-01-29 | 2014-04-08 | Kabushiki Kaisha Toshiba | Magnetic disk device and control method thereof, and information processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |