JPH04309134A - Interruption control circuit - Google Patents
Interruption control circuitInfo
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- JPH04309134A JPH04309134A JP7347191A JP7347191A JPH04309134A JP H04309134 A JPH04309134 A JP H04309134A JP 7347191 A JP7347191 A JP 7347191A JP 7347191 A JP7347191 A JP 7347191A JP H04309134 A JPH04309134 A JP H04309134A
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- interrupt
- flip
- priority
- control circuit
- flop
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- 230000015654 memory Effects 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は割り込み制御回路に関し
、特にベクタアドレス方式を用いた複数の割り込み要求
信号を持つ割り込み制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interrupt control circuit, and more particularly to an interrupt control circuit having a plurality of interrupt request signals using a vector addressing method.
【０００２】0002
【従来の技術】従来のベクタアドレス方式の割り込み制
御回路は、図５に示すように、入力信号３３，入力信号
３４，入力信号３５のうちいずれかひとつが“Ｈ”レベ
ルになると、フリップフロップ３６，フリップフロップ
３７，フリップフロップ３８をそれぞれセットし、その
出力によってそれぞれベクタアドレス発生回路４１，ベ
クタアドレス発生回路４２，ベクタアドレス発生回路４
３によりベクタアドレスを発生させる。2. Description of the Related Art In a conventional vector addressing type interrupt control circuit, as shown in FIG. , a flip-flop 37, and a flip-flop 38, and their outputs cause a vector address generation circuit 41, a vector address generation circuit 42, and a vector address generation circuit 4, respectively.
3 generates a vector address.
【０００３】次に入力信号３３，入力信号３４が同時に
“Ｈ”になると、フリップフロップ３６，フリップフロ
ップ３７が同時にセットされるが、プライオリティコン
トロール回路３９により、ベクタアドレス発生回路４１
からリセット信号が発する。従って、フリップフロップ
３６がリセットされるまでベクタアドレス発生回路４２
に“Ｈ”レベルが入力され、ベクタアドレス４５の出力
は禁止される。従って割り込み処理は入力信号３３によ
るものが入力信号３４によるものより優先して行なわれ
ることになる。Next, when the input signals 33 and 34 become "H" at the same time, the flip-flops 36 and 37 are simultaneously set, but the priority control circuit 39 causes the vector address generation circuit 41 to
A reset signal is issued from. Therefore, until the flip-flop 36 is reset, the vector address generation circuit 42
"H" level is input to the vector address 45, and the output of the vector address 45 is prohibited. Therefore, interrupt processing based on the input signal 33 is performed with priority over processing based on the input signal 34.
【０００４】同様に、入力信号３３，入力信号３４，入
力信号３５が同時に“Ｈ”となったときも、ベクタアド
レス４４，ベクタアドレス４５，ベクタアドレス４６の
順に発生されるため、それぞれの割り込み処理も同じ順
番で行なわれる。Similarly, when input signals 33, 34, and 35 become "H" at the same time, vector addresses 44, 45, and 46 are generated in the order of interrupt processing. are done in the same order.
【０００５】[0005]
【発明が解決しようとする課題】この従来の割り込み制
御回路では、回路によって優先順位が決定されるため、
ソフトウェアで異なる優先順位を設定するためには、プ
ログラムで割り込みを受けつけたことを記憶させ他の割
り込み処理を実行した後に再び前の割り込み処理を実行
するため、プログラムが複雑になるという欠点がある。[Problem to be Solved by the Invention] In this conventional interrupt control circuit, since the priority is determined by the circuit,
Setting different priorities in software requires the program to remember that an interrupt has been received, execute another interrupt process, and then execute the previous interrupt process again, which has the disadvantage that the program becomes complex.
【０００６】本発明の目的は、プログラムを簡単にする
ことができる割り込み制御回路を提供することにある。An object of the present invention is to provide an interrupt control circuit that can be easily programmed.
【０００７】[0007]
【課題を解決するための手段】本発明の割り込み制御回
路は、割り込み制御信号をプライオリティコントロール
回路に入力する際、プログラムにより、いづれかのプラ
イオリティコントロール回路に入力するかを決定する選
択回路を有している。[Means for Solving the Problems] The interrupt control circuit of the present invention includes a selection circuit that determines which priority control circuit to input an interrupt control signal to by a program when inputting the interrupt control signal to the priority control circuit. There is.
【０００８】[0008]
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の回路図である。まずリード
オンリーメモリ８，９の実線部に囲まれたトランジスタ
が実際に形成されている場合を考える。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings. FIG. 1 is a circuit diagram of an embodiment of the present invention. First, consider the case where the transistors surrounded by solid lines in the read-only memories 8 and 9 are actually formed.
【０００９】まず入力信号２から“Ｈ”が入力されると
、フリップフロップ５がセットされ、タイミング信号１
が“Ｈ”となる間このフリップフロップ５は“Ｈ”を出
力する。このとき、リードオンリーメモリ８よりその入
力に対応した出力ラインが“Ｌ”となるため、プライオ
リティコントロール１１に“Ｈ”が入力される。この場
合、入力信号２は最も低位の割り込みとなっているため
、フリップフロップ５，７がセットされていると入力信
号２に対応するベクタアドレスは発生されない。First, when "H" is input from the input signal 2, the flip-flop 5 is set and the timing signal 1 is input.
This flip-flop 5 outputs "H" while the signal is "H". At this time, since the output line corresponding to the input from the read-only memory 8 becomes "L", "H" is input to the priority control 11. In this case, input signal 2 is the lowest interrupt, so if flip-flops 5 and 7 are set, a vector address corresponding to input signal 2 will not be generated.
【００１０】この２つのフリップフロップがセットされ
ていないとき、ベクタアドレス発生回路１４よりベクタ
アドレス１７を出力すると同時にリセット信号が出力さ
れ、リードオンリーメモリ９を介して、タイミング信号
１８の出力されたタイミングでフリップフロップ５がリ
セットされる。When these two flip-flops are not set, a reset signal is output at the same time as the vector address 17 is output from the vector address generation circuit 14, and the timing signal 18 is output via the read-only memory 9. The flip-flop 5 is reset.
【００１１】次にリードオンリーメモリ８及びリードオ
ンリーメモリ９の破線部に囲まれたトランジスタが実際
に形成している場合を考える。このとき、入力信号２が
“Ｌ”となりフリップフロップ５がセットされるが、タ
イミング信号１が“Ｈ”となるとそれに対応したリード
オンリーメモリ８の出力ラインから“Ｌ”が出力される
。この場合、プライオリティコントロール回路１０の一
方の入力に“Ｈ”が入力される。Next, consider the case where the transistors surrounded by the broken lines of the read-only memory 8 and the read-only memory 9 are actually formed. At this time, the input signal 2 becomes "L" and the flip-flop 5 is set, but when the timing signal 1 becomes "H", "L" is output from the corresponding output line of the read-only memory 8. In this case, "H" is input to one input of the priority control circuit 10.
【００１２】従ってこの場合入力信号２は、入力信号３
に次ぐ２番目の優先順位を持った割り込みとなる。従っ
てフリップフロップ６がセットされていないときはフリ
ップフロップ７の状態にかかわりなくベクタアドレス発
生回路１３からベクタアドレス１６が発生され、同時に
リセット信号が出力される。この後リードオンリーメモ
リ９を介して、タイミング信号１８のタイミングでフリ
ップフロップ５へ信号が入力され、フリップフロップ５
をリセットする。Therefore, in this case, input signal 2 is input signal 3
This interrupt has the second priority after . Therefore, when flip-flop 6 is not set, vector address 16 is generated from vector address generation circuit 13 regardless of the state of flip-flop 7, and a reset signal is output at the same time. Thereafter, a signal is input to the flip-flop 5 via the read-only memory 9 at the timing of the timing signal 18, and the flip-flop 5
Reset.
【００１３】従ってリードオンリーメモリ８及びリード
オンリーメモリ９のトランジスタ配置を変更することに
より、割り込みの優先順位を変更することができる。こ
れを図２，３をまず割り込み要因４ａ，割り込み要因４
ｂにより同時に割り込みがかかったとき、回路的に割り
込み要因４ａの割り込みが割り込み要因４ｂに優先して
いるとすると、図２に示すように割り込み要因４ａの割
り込み処理を行ない、その処理の終了後、割り込み要因
４ｂの割り込み処理を行なう。Therefore, by changing the arrangement of transistors in read-only memory 8 and read-only memory 9, the priority order of interrupts can be changed. This is shown in Figures 2 and 3 by interrupt factor 4a and interrupt factor 4.
When interrupts occur at the same time due to interrupts caused by interrupts b, assuming that the interrupt caused by interrupt factor 4a has priority over interrupt factor 4b in terms of the circuit, the interrupt processing for interrupt factor 4a is performed as shown in FIG. 2, and after the processing is completed, Performs interrupt processing for interrupt factor 4b.
【００１４】従って、プログラマーが、割り込み要因４
ｂによる割り込みを割り込み要因４ａによる割り込み処
理に優先して行なおうとすると、図３のようなフローと
なる。このフローでは、割り込み要因４ａ、割り込み要
因４ｂによる割り込みが同時にかかると、割り込み要因
４ａによる割り込み処理ルーチンに入る。従ってそこで
はフラグのセット等で割り込み要因４ａによる割り込み
処理に入ったことが判断できるようにしてから、割り込
み要因４ｂによる割り込み処理ルーチンに入る。[0014] Therefore, if the programmer
If an attempt is made to prioritize the interrupt processing caused by interrupt factor 4a over the interrupt processing caused by interrupt factor 4a, the flow will be as shown in FIG. In this flow, when interrupts caused by interrupt factors 4a and 4b occur simultaneously, the interrupt processing routine by interrupt factor 4a is entered. Therefore, after setting a flag or the like, it can be determined that the interrupt processing by the interrupt factor 4a has started, the interrupt processing routine by the interrupt factor 4b is started.
【００１５】割り込み要因４ｂの処理ルーチンでは、メ
インルーチンからの割り込みか、割り込み要因４ａの処
理ルーチンかを判断し、それにより退避するデータをコ
ントロールする必要がある。In the processing routine for the interrupt factor 4b, it is necessary to determine whether the interrupt is from the main routine or the processing routine for the interrupt factor 4a, and control the data to be saved accordingly.
【００１６】さらに割り込み要因４ｂによる処理ルーチ
ンを終了し、割り込み要因４ａによる処理ルーチンの処
理が終了後、割り込み要因４ａによる割り込み処理に入
ったときにセットしたフラグをリセットして、メインル
ーチンに戻るという手順が必要となり、プログラムが複
雑になる。本発明は、割り込みの優先順位をプログラム
でコントロールできるため常に図２のようなプログラム
フローとなり、プログラムを簡略化できる。Furthermore, after the processing routine by the interrupt factor 4b is finished and the processing routine by the interrupt factor 4a is finished, the flag that was set when starting the interrupt processing by the interrupt factor 4a is reset, and the process returns to the main routine. This requires more steps and makes the program more complex. In the present invention, since the priority order of interrupts can be controlled by a program, the program flow is always as shown in FIG. 2, and the program can be simplified.
【００１７】次に本発明の第２の実施例について図面を
用いて説明する。図４は本発明の第２の実施例の回路図
である。この実施例では、ベクタ・アドレスは固定とし
、優先順位のみをリードオンリーメモリの内容によって
、変更可能としている。Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a circuit diagram of a second embodiment of the present invention. In this embodiment, the vector address is fixed, and only the priority order can be changed depending on the contents of the read-only memory.
【００１８】まず入力信号２０が“Ｌ”から“Ｈ”に変
化すると、フリップフロップ２３がセットされ、“Ｈ”
を出力する。この信号は、リードオンリーメモリ２６を
介してベクタアドレス発生回路２７に入力されるが、こ
の入力信号が“Ｈ”となるにはフリップフロップ２３が
“Ｈ”である他、２４フリップフロップ２４、及びフリ
ップフロップ２５が共に“Ｌ”である必要がある。First, when the input signal 20 changes from "L" to "H", the flip-flop 23 is set and becomes "H".
Output. This signal is input to the vector address generation circuit 27 via the read-only memory 26, but in order for this input signal to become "H", the flip-flop 23 must be "H", the 24 flip-flops 24, and the flip-flop 25 must both be "L".
【００１９】一方、フリップフロップ２５がセットされ
たとき、ベクタアドレス発生回路２９の入力信号が“Ｈ
”となるのに他の条件は無い。従って、フリップフロッ
プ２３及びフリップフロップ２５が同時にセットされて
いるとき、ベクタアドレスはベクタアドレス３２から発
生され、入力信号２２が入力信号２０より優先されてい
ることになる。On the other hand, when the flip-flop 25 is set, the input signal of the vector address generation circuit 29 becomes "H".
”.Therefore, when flip-flop 23 and flip-flop 25 are set at the same time, the vector address is generated from vector address 32, and input signal 22 has priority over input signal 20. It turns out.
【００２０】この優先順位は、リードオンリーメモリ２
６の内容によるので、シングルチップマイクロコンピュ
ータでは、プログラムを内蔵する際に、同時に内蔵する
ことにより変更が可能となる。[0020] This priority is read-only memory 2
According to the contents of 6, in a single-chip microcomputer, when a program is built in, it is possible to change it by incorporating it at the same time.
【００２１】[0021]
【発明の効果】以上説明したように本発明は、割り込み
の優先順位をリードオンリーメモリにより可変とするこ
とができるため、ユーザーのプログラムを簡易にするこ
とができる。As explained above, according to the present invention, the priority order of interrupts can be made variable by using a read-only memory, so that the user's program can be simplified.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】本発明の一実施例を説明するための流れ図であ
る。FIG. 2 is a flow chart for explaining one embodiment of the present invention.
【図３】本発明の動作を説明するための流れ図である。FIG. 3 is a flow chart for explaining the operation of the present invention.
【図４】本発明の他の実施例を示す回路図である。FIG. 4 is a circuit diagram showing another embodiment of the present invention.
【図５】従来例を示す回路図である。FIG. 5 is a circuit diagram showing a conventional example.
１，１８，１９ タイミング信号２〜４，２０〜
２２，３３〜３５ 割込み要求入力信号
５〜７，２３〜２５，３６〜３８ フリップフロ
ップ８，９，２６ リードオンリーメモリ１０，
１１，３９，４０ プライオリティコントロール
回路
１２〜１４，２７〜２９，４１〜４３ ベクタア
ドレス発生回路
１５〜１７，３０〜３２，４４〜４６ ベクタア
ドレス1, 18, 19 Timing signal 2~4,20~
22, 33-35 Interrupt request input signals 5-7, 23-25, 36-38 Flip-flops 8, 9, 26 Read-only memory 10,
11, 39, 40 Priority control circuit 12-14, 27-29, 41-43 Vector address generation circuit 15-17, 30-32, 44-46 Vector address
Claims (1)
割り込み受け付け信号でリセットされるフリップフロッ
プと、複数の割り込み要求信号が同時に入力されたとき
それぞれの割り込み要求に優先順位をつけ優先順位の高
い順に割り込み処理を実行させるプライオリティ制御回
路と、前記各割り込み信号に対しそれぞれ異なるプログ
ラムメモリのアドレスを生成するベクタアドレス発生回
路と、ソフトウェアで各割り込み要求信号の優先順位を
変更する手段とを有することを特徴とする割り込み制御
回路。1. A flip-flop that is set by an interrupt request signal and reset by an interrupt acceptance signal, and a flip-flop that prioritizes each interrupt request when multiple interrupt request signals are input at the same time and processes the interrupts in descending order of priority. An interrupt characterized by having a priority control circuit for executing the interrupt, a vector address generation circuit for generating a different program memory address for each of the interrupt signals, and means for changing the priority order of each interrupt request signal by software. control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347191A JPH04309134A (en) | 1991-04-08 | 1991-04-08 | Interruption control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347191A JPH04309134A (en) | 1991-04-08 | 1991-04-08 | Interruption control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309134A true JPH04309134A (en) | 1992-10-30 |
Family
ID=13519224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7347191A Pending JPH04309134A (en) | 1991-04-08 | 1991-04-08 | Interruption control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309134A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004066150A1 (en) * | 2003-01-24 | 2004-08-05 | Fujitsu Limited | Interrupt control method and interrupt control device |
-
1991
- 1991-04-08 JP JP7347191A patent/JPH04309134A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004066150A1 (en) * | 2003-01-24 | 2004-08-05 | Fujitsu Limited | Interrupt control method and interrupt control device |
| CN100336022C (en) * | 2003-01-24 | 2007-09-05 | 富士通株式会社 | Interrupt control method and interrupt control device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |