JPH04307867A - Picture processor and method therefor - Google Patents
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Abstract
Description
【0001】0001
【産業上の利用分野】この発明は画像処理装置およびそ
の方法に関するもので、特に低解像度画像データを基に
そのデータを補間して高解像度データを出力することが
できる画像処理装置およびその方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus and method thereof, and more particularly to an image processing apparatus and method capable of interpolating low-resolution image data and outputting high-resolution data. .
【0002】0002
【従来の技術】ファクシミリ装置では、複数の解像度、
たとえば16×15.4,8×7.7,8×3.85(
単位は本/mm。以下同じ)などに適合するものとして
、受信側には最高の解像度(16×15.4)で受ける
ことのできる記録ディバイスが備えられる。このような
装置の使い方としては、通信時間の短縮のため、または
、信号データの削減のため、8×3.85などの低解像
度モードで使用することがある。しかしながら、このよ
うな低解像度モードの信号受信に際しては、記録ディバ
イスが最高の解像度による記録機能で動作するため、デ
ータの抜け領域が生じる。このような不都合を解消する
ため、一般的には補間処理が行なわれる。この補間処理
の例を次に説明する。[Prior Art] A facsimile machine has multiple resolutions,
For example, 16 x 15.4, 8 x 7.7, 8 x 3.85 (
The unit is book/mm. The same applies hereinafter), etc., and the receiving side is equipped with a recording device that can receive data at the highest resolution (16 x 15.4). One way to use such a device is to use it in a low resolution mode such as 8×3.85 in order to shorten communication time or reduce signal data. However, when receiving a signal in such a low resolution mode, the recording device operates with a recording function at the highest resolution, resulting in areas where data is missing. In order to eliminate such inconveniences, interpolation processing is generally performed. An example of this interpolation processing will be explained next.
【0003】図13は特開昭61−242467号公報
に記載されたデータ補間処理例を示す図である。FIG. 13 is a diagram showing an example of data interpolation processing described in Japanese Unexamined Patent Publication No. 61-242467.
【0004】図13を参照して、所定の低解像度の画素
データ領域がマトリックス状に複数の領域に分割され、
各々の分割された領域ごとにデータの補間が行なわれる
。その結果、低解像度で受信された画像データを基に滑
らかな高解像度の画像データが得られる。Referring to FIG. 13, a predetermined low resolution pixel data area is divided into a plurality of areas in a matrix,
Data interpolation is performed for each divided area. As a result, smooth high-resolution image data can be obtained based on the image data received at low resolution.
【0005】[0005]
【発明が解決しようとする課題】従来の低解像度から高
解像度への画像データの補間は上記のように行なわれて
いた。この場合次のような問題点が発生する。Conventionally, interpolation of image data from low resolution to high resolution has been performed as described above. In this case, the following problems occur.
【0006】図12を参照して、レポート用紙や表のよ
うに罫線のある画像(a)をファクシミリで送信した場
合、(b)に示すように段付きの画像となる場合がある
。このとき、従来の技術で述べたようなマトリックスを
用いてデータの補間を行なうと(c)のように非常に限
られた部分でのみスムージングが行なわれる。その結果
、特に斜線の画像を受信した場合にスムーズな画像が得
られないという問題点があった。Referring to FIG. 12, when an image (a) with ruled lines such as a report sheet or a table is transmitted by facsimile, the image may become stepped as shown in (b). At this time, if data is interpolated using a matrix as described in the prior art, smoothing is performed only in a very limited portion as shown in (c). As a result, there is a problem in that a smooth image cannot be obtained, especially when an image with diagonal lines is received.
【0007】この発明は上記のような問題点を解消する
ためになされたもので、副走査方向のライン全体に渡っ
て滑らかなデータの補間ができる画像処理装置およびそ
の方法を提供することを目的とする。The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide an image processing device and method that can smoothly interpolate data over the entire line in the sub-scanning direction. shall be.
【0008】[0008]
【課題を解決するための手段】この発明の請求項1に係
る、低解像度画像データを高解像度画像データに変換し
て記憶する画像処理装置は、受信した画像データを副走
査方向に少なくとも2ライン分記憶する記憶手段を含み
、記憶手段には1ライン分ずつnライン目のデータとn
+1ライン目のデータが順に書込まれ、記憶手段に書込
まれたnライン目とn+1ライン目のデータを参照する
参照手段と、参照した両データに基づいてその間のライ
ンのデータを補間するデータ補間手段とを含み、補間さ
れたデータを基に高解像度データを出力する。Means for Solving the Problems According to claim 1 of the present invention, an image processing device for converting low resolution image data into high resolution image data and storing the converted image data converts received image data into at least two lines in the sub-scanning direction. The storage means stores data for each line of nth line and nth line of data for each line.
Data for the +1st line is sequentially written, a reference means for referencing the data for the nth line and the data for the n+1st line written in the storage means, and data for interpolating the data for the line between them based on both referenced data. and an interpolation means, and outputs high-resolution data based on the interpolated data.
【0009】この発明の請求項2に係る低解像度画像デ
ータを高解像度画像データに変換する解像度変換方法は
、低解像度画像データの隣接する2ラインのデータにつ
いて各ラインにおけるライン方向同一位置の画像データ
同士を比較し、2ラインの画像データが一致しない範囲
を検出し、2ラインの画像データが一致する場合には、
両ラインのデータと同一のデータを2ラインのデータの
間のデータとして決定し、2ラインの画像データが一致
しない範囲については、少なくとも検出された範囲の両
側に隣接するデータに基づいて2ラインの間のデータを
決定し、決定されたそれぞれのデータを2ラインの間の
データとして出力する。A resolution conversion method for converting low-resolution image data into high-resolution image data according to claim 2 of the present invention provides image data at the same position in the line direction in each line for two adjacent lines of low-resolution image data. Compare them, detect the range where the two lines of image data do not match, and if the two lines of image data match,
The data that is the same as the data on both lines is determined as the data between the two lines of data, and for areas where the two lines of image data do not match, the data on the two lines is determined based on at least the data adjacent to both sides of the detected range. The data between the lines is determined, and each determined data is output as data between the two lines.
【0010】0010
【作用】この発明によれば、受信した副走査方向の第n
ライン目のデータと第n+1ライン目のデータとを参照
してその間の補間データが作成され、画素データの補間
が行なわれる。この様子を図11に示す。[Operation] According to the present invention, the received nth
Interpolation data between the data on the line and the data on the (n+1)th line is created with reference to the data on the (n+1)th line, and pixel data is interpolated. This situation is shown in FIG.
【0011】[0011]
【実施例】以下、添付の図面を参照して本発明の実施例
を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
【0012】図1はこの発明が適用されるレーザファク
シミリ装置の概略断面図である。図1を参照してレーザ
ファクシミリ装置は、送信のための原稿読取部1と受信
のための記録部38とを含む。FIG. 1 is a schematic cross-sectional view of a laser facsimile apparatus to which the present invention is applied. Referring to FIG. 1, the laser facsimile apparatus includes a document reading section 1 for sending and a recording section 38 for receiving.
【0013】原稿読取部1では、プラテン2上の原稿を
光源3で照射しつつスキャナ4を移動して走査する。原
稿の反射光は、ミラーで反射され、レンズ5を介してリ
ニアCCDセンサ(たとえば8画素/mm)6に入射す
る。リニアCCDセンサ6の出力信号は、後で説明する
ようにデジタル化され、次に2値化される。なお、読取
りは原稿移動型で行なうと構成を簡素にできる。In the document reading section 1, the document on the platen 2 is irradiated with a light source 3 and a scanner 4 is moved to scan the document. The reflected light from the original is reflected by a mirror and enters a linear CCD sensor (for example, 8 pixels/mm) 6 via a lens 5. The output signal of the linear CCD sensor 6 is digitized as explained later, and then binarized. Note that the configuration can be simplified if the reading is performed using a moving document type.
【0014】記録部38では、レーザ光学系12で受信
信号に対応してレーザダイオードの発光を制御して感光
体13に入射する。そして周知の電子写真プロセスによ
り現像、転写、定着を行ない、普通紙に受信信号を印字
する。In the recording section 38 , the laser optical system 12 controls the light emission of the laser diode in response to the received signal, and the light is incident on the photoreceptor 13 . Then, development, transfer, and fixing are performed using a well-known electrophotographic process, and the received signal is printed on plain paper.
【0015】以上の読取りと印字は従来のレーザプリン
タと同様なので詳細な説明は省略する。The reading and printing operations described above are similar to those of conventional laser printers, so a detailed explanation will be omitted.
【0016】次にファクシミリの動作の概略を図2を用
いて説明する。まず、発呼側の動作について説明する。
読取部1のリニアCCDセンサ6を含む光電変換部31
によって原稿が電気信号に変換される。次に処理部32
によって所定の2値化処理(ディザ処理等)が行なわれ
、2値時系列信号に変換される。変換されたデータはバ
ッファメモリ40に一時蓄えられる。次にバッファメモ
リ40より読出したデータは、圧縮部33によってMH
、MR等の方式で符号化される。次に、符号化された信
号は、符号メモリ34に蓄積される。伝送制御部35に
よって、被呼側との接続が行なわれ、所定の手順で符号
メモリ34の信号が回線接続部36を通じて回線へ送り
出される。Next, an outline of the operation of the facsimile will be explained with reference to FIG. First, the operation of the calling side will be explained. Photoelectric conversion section 31 including linear CCD sensor 6 of reading section 1
The original is converted into an electrical signal. Next, the processing section 32
A predetermined binarization process (dither process, etc.) is performed on the signal, and the signal is converted into a binary time series signal. The converted data is temporarily stored in the buffer memory 40. Next, the data read from the buffer memory 40 is processed into the MH by the compression unit 33.
, MR, etc. The encoded signal is then stored in code memory 34. The transmission control section 35 establishes a connection with the called side, and sends out the signal in the code memory 34 to the line through the line connection section 36 according to a predetermined procedure.
【0017】次に被呼側の動作について説明する。回線
接続部36を通して伝送制御部35が発呼側からの接続
要求を受けると、回線を接続し、信号を受け、メモリ3
4に蓄積する。伸長部37は、符号メモリ34の信号を
符号化し、バッファメモリ40は、この信号を一時記憶
する。次にスムージング部41で以下に説明するように
画像が滑らかになるように画像データの補間が行われ、
記録部38を介して受信信号が記録される。Next, the operation of the called side will be explained. When the transmission control unit 35 receives a connection request from the calling side through the line connection unit 36, it connects the line, receives the signal, and
Accumulate to 4. The decompression unit 37 encodes the signal in the code memory 34, and the buffer memory 40 temporarily stores this signal. Next, the smoothing unit 41 performs interpolation of the image data so that the image becomes smooth as described below.
The received signal is recorded via the recording section 38.
【0018】なお、制御部39は、操作表示部51の指
示に対応して以上の信号処理を制御する。Note that the control section 39 controls the above signal processing in response to instructions from the operation display section 51.
【0019】図3はファクシミリ装置を制御するCPU
71まわりの制御ブロック図である。CPU71は、作
業用RAM72とタイマー用の時計IC73と、ROM
74、PIU75に接続される。また、CPU71は、
操作表示部51のキーマトリックス52〜58や、LC
D表示部59に接続され、また各制御部(図2参照)に
接続される。FIG. 3 shows a CPU that controls a facsimile machine.
It is a control block diagram around 71. The CPU 71 includes a working RAM 72, a timer clock IC 73, and a ROM.
74, connected to PIU75. In addition, the CPU 71
The key matrices 52 to 58 of the operation display section 51 and the LC
It is connected to the D display section 59 and to each control section (see FIG. 2).
【0020】図4はファクシミリを制御するCPU71
のメインフローを示すフローチャートである。ステップ
S1で、CPU71のリセット後の初期設定が行なわれ
る。ステップS2で、CPU71の入出力の処理が一通
り行なわれる。ステップS3では、制御の状態を示すコ
ントロールモードをチェックして分岐する。コントロー
ルモード値が0ならステップS4へ、1ならステップS
5へ2ならステップS6へ進む。ステップS4の待機モ
ードでは、キーの操作や受信による着信信号を待つ。装
置が受信の処理を行っているときはステップS5の受信
モードを通る。たとえば送信モード時やワンタッチダイ
ヤルの登録等の受信モード以外の処理を行っている場合
はステップS6のその他の処理を通る。各処理の終了後
、プログラムはステップS2へ戻る。FIG. 4 shows the CPU 71 that controls the facsimile.
2 is a flowchart showing the main flow of FIG. In step S1, initial settings after resetting the CPU 71 are performed. In step S2, input/output processing of the CPU 71 is performed. In step S3, the control mode indicating the control state is checked and the process branches. If the control mode value is 0, go to step S4; if it is 1, go to step S
If it is 2 to 5, proceed to step S6. In the standby mode of step S4, the device waits for an incoming signal by key operation or reception. When the device is performing reception processing, it passes through the reception mode of step S5. For example, in the transmission mode or when processing other than the reception mode, such as registration of one-touch dialing, the other processing of step S6 is performed. After each process ends, the program returns to step S2.
【0021】図5は、図4のステップS4で示した待機
モードの処理の内容を示すフローチャートである。ステ
ップS101で着信信号の入力をチェックする。着信信
号が入力されるとき、ステップS102へ進み、コント
ロールモードを1に設定してプログラムはリターンする
。着信信号が入力されていないとき、プログラムはステ
ップS103へ進み、その他の処理を行なってリターン
する。FIG. 5 is a flowchart showing the contents of the standby mode processing shown in step S4 of FIG. In step S101, input of an incoming signal is checked. When an incoming call signal is input, the process advances to step S102, the control mode is set to 1, and the program returns. If no incoming call signal is input, the program proceeds to step S103, performs other processing, and returns.
【0022】次に図6を参照してこの発明に係るスムー
ジング部の詳細について説明する。Next, details of the smoothing section according to the present invention will be explained with reference to FIG.
【0023】図6を参照してこの発明に係るスムージン
グ部41は、バッファメモリ40からの画像信号を副走
査方向に1ライン分ずつ記憶する2ライン分のFIFO
100に接続され、2ライン分のデータを同時に読出す
加算器102と、加算器102および2ラインFIFO
100からのデータを受けてそれら2ラインの間のデー
タを補間するための信号を出力する判定回路101と、
2ラインFIFO100からの画像信号をラッチするラ
ッチ回路105と、ラッチ回路105と判定回路101
からのセレクト信号を受けて所望の画像データをセレク
トするセレクタ106と、セレクタ106からの信号を
受けて画像データをラッチし、記録部38へ画像データ
を送り出すラッチ回路107とを含む。スムージング部
41はさらに2ラインFIFO100および判定回路1
01に接続されたアップダウンカウンタ104と、ラッ
チ回路105に接続されたラッチクロックコントロール
110とを含む。Referring to FIG. 6, the smoothing unit 41 according to the present invention has a two-line FIFO that stores image signals from the buffer memory 40 one line at a time in the sub-scanning direction.
an adder 102 that is connected to 100 and reads out two lines of data at the same time; an adder 102 and a two-line FIFO;
a determination circuit 101 that receives data from 100 and outputs a signal for interpolating data between those two lines;
A latch circuit 105 that latches the image signal from the 2-line FIFO 100, and the latch circuit 105 and the determination circuit 101.
It includes a selector 106 that selects desired image data in response to a select signal from the selector 106, and a latch circuit 107 that receives the signal from the selector 106, latches the image data, and sends out the image data to the recording unit 38. The smoothing section 41 further includes a 2-line FIFO 100 and a determination circuit 1.
01 and a latch clock control 110 connected to a latch circuit 105.
【0024】次にスムージング部41の動作について図
7を参照して説明する。Next, the operation of the smoothing section 41 will be explained with reference to FIG.
【0025】まずファクシミリ装置の記録部38におい
てプリントが開始されたかどうかが判断される(ステッ
プS11、以下ステップを略す)。次に2ラインFIF
O100に2ライン分の画像データが書込まれる(S1
3)。次に1ライン目のデータが2ラインFIFO10
0から読出され(S15)、1ライン目、2ライン目を
参照して補間データが作成される(S17)。次に2ラ
インFIFO100からさらに2ライン目のデータが読
出され(S19)、全ラインの画像データの読出が終了
したかどうかが判断される(S21)。S21で全ライ
ンの読出が終了していないときは、次ラインの画像デー
タがバッファメモリ40から2ラインFIFO100に
書込まれ(S23)、プログラムはS15の先のライン
の読出しに進む。以上の動作が全ラインの画像データの
読出しが終了するまで続けられる(S21)。First, it is determined whether or not printing has started in the recording section 38 of the facsimile machine (step S11, hereinafter steps will be omitted). Next, 2 line FIF
Two lines of image data are written to O100 (S1
3). Next, the first line data is stored in a 2-line FIFO10
The data is read from 0 (S15), and interpolation data is created with reference to the first and second lines (S17). Next, the second line of data is further read out from the two-line FIFO 100 (S19), and it is determined whether reading of all lines of image data has been completed (S21). If reading of all lines has not been completed in S21, the image data of the next line is written from the buffer memory 40 to the 2-line FIFO 100 (S23), and the program proceeds to reading of the next line in S15. The above operations are continued until reading of image data for all lines is completed (S21).
【0026】次に図6および図8を参照して、図7のス
テップS17で示した補間データ作成のサブルーチンの
詳細について説明する。このルーチンにおいてはまず加
算器の102の下位出力が0か否かが判断される(S3
1)。ここで加算器102はlライン目のデータと次の
l+1ライン目のデータとを加算する。すなわちS31
で加算器の下位出力が0であるとは、lライン目とl+
1ライン目のデータが一致していることを示す。Next, details of the interpolation data creation subroutine shown in step S17 in FIG. 7 will be explained with reference to FIGS. 6 and 8. In this routine, it is first determined whether the lower output of the adder 102 is 0 (S3
1). Here, the adder 102 adds the data of the lth line and the data of the next (l+1)th line. That is, S31
If the lower output of the adder is 0, it means that the lth line and l+
Indicates that the data on the first line match.
【0027】S31でlライン目とl+1ライン目のデ
ータが一致しているときはその補間データはlラインの
データと同じでよいためS33以下の処理を行なう。ま
ず、2ラインFIFO100のlライン目のデータが判
定回路101内のレジスタにストアされる(S33)。
これは、後述するS49〜S53の処理において、lラ
イン目の画像処理データから補間データを作成するため
に、lライン目の画像データに変化があったか否かの判
断に使用される。次に判定回路101からセレクタ10
3およびアップダウンカウンタ104へ出力されるセレ
クト信号1が0に設定され、判定回路101からセレク
タ106へ出力されるセレクト信号2が0に設定される
(S37)。If the data of the l-th line and the data of the l+1-th line match in S31, the interpolation data may be the same as the data of the l line, so the processing from S33 onwards is performed. First, the l-th line data of the 2-line FIFO 100 is stored in a register in the determination circuit 101 (S33). This is used to determine whether or not there has been a change in the image data of the 1st line in order to create interpolated data from the image processing data of the 1st line in the processes of S49 to S53, which will be described later. Next, from the determination circuit 101 to the selector 10
3 and the select signal 1 outputted to the up/down counter 104 are set to 0, and the select signal 2 outputted from the determination circuit 101 to the selector 106 is set to 0 (S37).
【0028】ここで、セレクト信号1は、セレクタ10
3によりFIFO100への読出しクロックを通常の周
波数のクロック(以下単にCKという)とその2倍の周
波数のクロック(以下2CKという)とに選択するため
と、アップダウンカウンタ104のアップダウンの切換
えのために使われる。セレクト信号1が1のときは、読
出しクロック2CKに設定するとともに、カウンタ10
4のカウントアップが行なわれ、0のときは、CKに設
定するとともに、カウント値が0でなければ、カウント
ダウンが行なわれる。Here, the select signal 1 is the selector 10
3 to select the read clock to the FIFO 100 between a clock with a normal frequency (hereinafter simply referred to as CK) and a clock with twice the frequency (hereinafter referred to as 2CK), and to switch up and down of the up-down counter 104. used for. When the select signal 1 is 1, the read clock 2CK is set and the counter 10
A count up of 4 is performed, and when it is 0, it is set to CK, and if the count value is not 0, a count down is performed.
【0029】セレクト信号2は、ラッチ回路105から
のデータを反転して出力するか、反転せず出力するかを
選択するための信号で、セレクト信号2が1のとき、反
転信号が出力される。アップダウンカウンタ104がカ
ウントダウン中か否かが判断される(S39)。ここで
カウントダウン中であれば、ラッチクロックコントロー
ル回路110からラッチ回路105へのラッチクロック
の出力が停止され、現在のデータが保持される(S41
)。S39でカウントダウン中でなければ、ラッチ回路
105へのラッチクロックの停止が解除され、新たなデ
ータの書込みが可能となる(S43)。Select signal 2 is a signal for selecting whether to invert and output the data from latch circuit 105 or to output it without inverting. When select signal 2 is 1, an inverted signal is output. . It is determined whether the up/down counter 104 is counting down (S39). If the countdown is in progress, the output of the latch clock from the latch clock control circuit 110 to the latch circuit 105 is stopped, and the current data is held (S41
). If the countdown is not in progress in S39, the stoppage of the latch clock to the latch circuit 105 is released, and new data can be written (S43).
【0030】なお、カウントダウン中は、アップダウン
カウンタ104から出力される読出し許可信号(リード
イネーブル信号)REバー(REの上に棒線を引いたも
の)は非アクティブとなり、FIFO100からの画像
データの出力は禁止される。Note that during the countdown, the read enable signal (read enable signal) RE bar (bar line drawn above RE) output from the up/down counter 104 becomes inactive, and the image data from the FIFO 100 is Output is prohibited.
【0031】S31で加算器の下位出力が0でないとき
は、lライン目とl+1ライン目のデータが一致してい
ないため、まずこの間の補間データの前半の値が出力さ
れる。まずセレクト信号1が1に設定され(S47)、
FIFO読出クロックを2CKに設定するとともに、ア
ップダウンカウンタ104のカウントアップも行なう。
続いて、2ラインFIFO100のlライン目の現在の
出力値が判定回路101内のレジスタにストアされた値
(D)と同じか否かが判断される(S49)。つまり、
lラインとl+1ラインとの画像データが異なったとこ
ろで、lラインの画像データに変化があったかどうかを
判断している。If the lower output of the adder is not 0 in S31, the data on the lth line and the data on the l+1th line do not match, so first the value of the first half of the interpolated data between them is output. First, select signal 1 is set to 1 (S47),
The FIFO read clock is set to 2CK, and the up/down counter 104 is also counted up. Subsequently, it is determined whether the current output value of the l-th line of the two-line FIFO 100 is the same as the value (D) stored in the register in the determination circuit 101 (S49). In other words,
When the image data of the l line and the l+1 line differ, it is determined whether or not there has been a change in the image data of the l line.
【0032】S49でYESと判断されたときは、判定
回路101からセレクタ106へ出力されるセレクト信
号2は0に設定され、ラッチ回路105からの信号はそ
のまま出力される。一方、NOと判断されたときはセレ
クト信号2は1に設定され、ラッチ回路105からの信
号の反転信号が出力される。以上のステップが終了する
と1ラインが終了したか否かがS45で判断され、終了
されていない場合にはプログラムはS31へ進む。If YES is determined in S49, the select signal 2 output from the determination circuit 101 to the selector 106 is set to 0, and the signal from the latch circuit 105 is output as is. On the other hand, when the determination is NO, the select signal 2 is set to 1, and an inverted signal of the signal from the latch circuit 105 is output. When the above steps are completed, it is determined in S45 whether one line has been completed, and if it has not been completed, the program proceeds to S31.
【0033】なお、セレクト信号1が1に設定されてカ
ウントアップが開始されその後セレクト信号1が0に設
定されてカウントダウンが行なわれるときは、読出し許
可信号REバーが“H”になり、データの読出しが不可
能になるようにアップダウンカウンタ104内の回路が
構成されている。Note that when the select signal 1 is set to 1 to start counting up, and then the select signal 1 is set to 0 to start counting down, the read permission signal RE becomes "H" and the data is The circuit within up/down counter 104 is configured so that reading is impossible.
【0034】次に図9および図10を参照してスムージ
ング部41のより具体的な動作を説明する。図9は各信
号のタイミングチャートであり、図10は2ラインFI
FO100、加算器102、プリンタ出力の各々におけ
るデータを各ドットごとに示したものである。図10に
示した0、1の数値および副走査方向のデータ出力ナン
バーn−2〜n〜n+7は相互に対応している。Next, a more specific operation of the smoothing section 41 will be explained with reference to FIGS. 9 and 10. Figure 9 is a timing chart of each signal, and Figure 10 is a 2-line FI
Data in the FO 100, adder 102, and printer output are shown for each dot. The numerical values 0 and 1 shown in FIG. 10 and the data output numbers n-2 to n to n+7 in the sub-scanning direction correspond to each other.
【0035】ここでは8×7.7の解像度で送られてき
た画像を16×15.4(本/mm)の解像度のプリン
タで出力する場合について説明する。Here, a case will be explained in which an image sent with a resolution of 8×7.7 is outputted by a printer with a resolution of 16×15.4 (lines/mm).
【0036】なお、読出しのイネーブル信号REバーと
クロックCK、2CKは判定回路101から出力される
セレクト信号1により、それぞれアップダウンカウンタ
104およびセレクタ103を通じて制御されている。Note that the read enable signal RE bar and the clocks CK and 2CK are controlled by the select signal 1 outputted from the determination circuit 101 through an up/down counter 104 and a selector 103, respectively.
【0037】2ラインFIFO100から読出された2
ライン分のデータa−1、a−2は、加算器102に入
力され、上位ビット(b−2)、下位ビット(b−1)
として判定回路101に入力される。2ライン分のデー
タa−1、a−2も同時に入力される。また解像度のモ
ードを示す信号も入力される。これらのデータにより判
定回路101は2ラインFIFO100の読出しクロッ
クCK、読出しイネーブル信号REバーおよびセレクタ
106を制御する。読出したlライン分のデータはラッ
チ回路105に入力され、判定回路101の出力と同期
させた後、反転させたデータとともにセレクタ回路10
6に入力される。そしてセレクタ回路106により反転
データを出力するかそのままのデータを出力するかをセ
レクト信号2によって選択し、プリンタのクロック(C
Kの2倍の周期クロック)で主走査方向を16本/mm
にし、記録部38へデータが入力される。2 read from the 2-line FIFO 100
Line data a-1 and a-2 are input to the adder 102, and the upper bit (b-2) and lower bit (b-1)
The signal is input to the determination circuit 101 as follows. Two lines of data a-1 and a-2 are also input at the same time. A signal indicating the resolution mode is also input. Based on these data, the determination circuit 101 controls the read clock CK of the 2-line FIFO 100, the read enable signal RE, and the selector 106. The read data for l lines is input to the latch circuit 105, synchronized with the output of the determination circuit 101, and then sent to the selector circuit 10 together with the inverted data.
6 is input. Then, the selector circuit 106 selects whether to output the inverted data or the unchanged data using the select signal 2, and the printer clock (C
16 lines/mm in the main scanning direction using a clock with a period twice that of K
Then, data is input to the recording section 38.
【0038】2ラインFIFO100へ図10のa−1
、a−2で示すデータが入力されると加算器102から
の出力はb−1、b−2に示すような値になる。そして
この値が判定回路101により制御されて記録部38か
らはc−1〜c−3で示すようなプリンタ出力が得られ
る。To the 2-line FIFO 100 a-1 in FIG.
, a-2, the output from the adder 102 becomes the values shown as b-1 and b-2. Then, this value is controlled by the determination circuit 101, and printer outputs as shown by c-1 to c-3 are obtained from the recording section 38.
【0039】次に図9のタイミングチャートを参照して
詳細に説明する。まずlライン目のデータを出力すると
きは、2ラインFIFO100の読出しクロックはCK
で、読出しイネーブル信号REバーは常にアクティブに
され、セレクタ回路106は0に選択され、単純に主走
査方向のデータ出力が2倍になる。次にlライン目の画
像データから補間ラインデータが作成される。すなわち
同じラインは2度読出すことになる。第lライン、第l
+1ラインともに“0”であるときは、そのまま“0”
を出力する。このとき、“0”の値を判定回路101内
のレジスタに記憶する。Next, a detailed explanation will be given with reference to the timing chart of FIG. First, when outputting the l-th line data, the read clock of the 2-line FIFO 100 is CK.
Then, the read enable signal RE is always activated, the selector circuit 106 is selected to 0, and the data output in the main scanning direction is simply doubled. Next, interpolated line data is created from the l-th line image data. In other words, the same line will be read twice. 1st line, 1st line
When both +1 lines are “0”, it remains “0”
Output. At this time, a value of "0" is stored in a register within the determination circuit 101.
【0040】次に第lラインが“1”で第l+1ライン
が“0”になると、加算器102の下位ビットは“1”
になる。これと他の入力信号により判定回路101で判
断して、セレクト信号1を“1”にして読出しクロック
を2CKとする。ともにアップダウンカウンタ104の
カウント値を2CKでカウントアップする。そして第l
ラインが“1”で第l+1ラインが“0”の間その状態
が維持される。このとき上記レジスタ内の値“0”と第
lラインの値“1”が比較され、異なる値であるので、
セレクト信号2は“1”で反転信号を選択する。仮に第
lラインが“0”で第l+1ラインが“1”の場合には
セレクト信号2は“0”となる。その後データn+4で
第lライン、第l+1ラインともに“1”となる。この
ときセレクト信号1は“0”に戻し、再びクロック信号
CKが選択され、アップダウンカウンタ104はダウン
カウントになる。このダウンカウントの間、読出しイネ
ーブル信号REバーは、“1”となり、2ラインFIF
O100からデータの読出しを禁止するとともに、ラッ
チ回路105へのクロックを停止して、ラッチ回路への
新たな書込みを禁止する。このときセレクト信号2は“
0”で出力データは“1”となる。すなわち、2倍の速
度でデータが読出され、この間データは反転し、第lラ
イン、第l+1ラインとも1になればその2倍の速度で
読出した期間、データを読み出さないという処理をして
補間ラインのデータが得られる。このようにして補間を
行なった例を図12(d)に示す。従来例(c)に比べ
て滑らかなデータ補間が行なわれている。Next, when the lth line becomes "1" and the l+1th line becomes "0", the lower bit of the adder 102 becomes "1".
become. Based on this and other input signals, the determination circuit 101 makes a decision, sets the select signal 1 to "1", and sets the read clock to 2CK. In both cases, the count value of the up/down counter 104 is incremented by 2CK. and the lth
This state is maintained while the line is "1" and the (l+1)th line is "0". At this time, the value "0" in the above register and the value "1" on the 1st line are compared, and since they are different values,
Select signal 2 is "1" and selects the inverted signal. If the lth line is "0" and the l+1th line is "1", the select signal 2 becomes "0". Thereafter, with data n+4, both the 1st line and the 1+1st line become "1". At this time, the select signal 1 is returned to "0", the clock signal CK is selected again, and the up/down counter 104 starts counting down. During this down count, the read enable signal RE becomes "1" and the 2-line FIF
Reading of data from O100 is prohibited, the clock to the latch circuit 105 is stopped, and new writing to the latch circuit is prohibited. At this time, select signal 2 is “
0", the output data becomes "1". In other words, the data is read out at twice the speed. During this time, the data is inverted, and if both the 1st line and the 1+1th line become 1, it is read out at twice the speed. Interpolated line data is obtained by not reading data for a certain period. An example of interpolation performed in this way is shown in Fig. 12(d).Compared to the conventional example (c), data interpolation is smoother. It is being done.
【0041】以上、8×7.7本/mmから16×15
.4本/mmにデータ補間する場合について述べたが、
8×3.85本/mmから16×15.4本/mmにす
る場合も同様に行なえる。[0041] Above, from 8 x 7.7 lines/mm to 16 x 15
.. I mentioned the case where data is interpolated to 4 lines/mm,
The same method can be used to change the size from 8×3.85 lines/mm to 16×15.4 lines/mm.
【0042】なお、上記実施例においては第lラインと
第l+1ラインの2ラインを参照してその間のデータ補
間を行なったが、3ラインを参照してデータ補完を行な
えば曲線的な画像についても好ましい補間データが得ら
れる。Note that in the above embodiment, data interpolation was performed by referring to two lines, the 1st line and the 1+1th line, but if data interpolation was performed by referring to 3 lines, curved images could also be interpolated. Favorable interpolated data is obtained.
【0043】[0043]
【発明の効果】以上のようにこの発明によれば、受信し
た低解像度画像データを高解像度画像データに変換して
記憶する画像処理装置および画像処理方法において前ラ
インと後ラインの画素データを参照してその間のライン
の画素データの補間が行なわれる。補間されるべき1ラ
イン分のデータがその前後のデータを参照して作成され
る。As described above, according to the present invention, pixel data of a previous line and a subsequent line can be referenced in an image processing device and an image processing method that convert received low-resolution image data into high-resolution image data and store it. Then, the pixel data of the lines between them are interpolated. One line of data to be interpolated is created by referring to the data before and after it.
【0044】その結果、副走査方向のライン全体に渡っ
て滑らかな補間のできる画像処理装置および画像処理方
法が提供できるという効果がある。As a result, it is possible to provide an image processing apparatus and an image processing method that can perform smooth interpolation over the entire line in the sub-scanning direction.
【図1】この発明が適用されるレーザファクシミリ装置
の概略断面図である。FIG. 1 is a schematic cross-sectional view of a laser facsimile device to which the present invention is applied.
【図2】ファクシミリの動作の概略を説明するブロック
図である。FIG. 2 is a block diagram illustrating an outline of the operation of a facsimile.
【図3】CPUまわりの制御ブロック図である。FIG. 3 is a control block diagram around the CPU.
【図4】ファクシミリを制御するCPUの、メインフロ
ーを示すフローチャートである。FIG. 4 is a flowchart showing the main flow of a CPU that controls a facsimile.
【図5】待機モードを示すフローチャートである。FIG. 5 is a flowchart showing standby mode.
【図6】この発明に係るスムージング部の詳細を示す図
である。FIG. 6 is a diagram showing details of a smoothing section according to the present invention.
【図7】この発明に係るスムージング部の動作を示すフ
ローチャートである。FIG. 7 is a flowchart showing the operation of the smoothing section according to the present invention.
【図8】この発明に係る補間データの作成内容を示すフ
ローチャートである。FIG. 8 is a flowchart showing the content of creating interpolation data according to the present invention.
【図9】スムージング部の動作内容を示すタイムチャー
トである。FIG. 9 is a time chart showing the operation contents of the smoothing section.
【図10】スムージング部の要部におけるデータの内容
を示す図である。FIG. 10 is a diagram showing the contents of data in the main part of the smoothing section.
【図11】この発明の作用を説明する図である。FIG. 11 is a diagram illustrating the operation of the present invention.
【図12】従来例およびこの発明の効果を示す図である
。FIG. 12 is a diagram showing a conventional example and the effects of the present invention.
【図13】従来の技術を説明するための図である。FIG. 13 is a diagram for explaining a conventional technique.
38は記録部、40はバッファメモリ、41はスムージ
ング部、100は2ラインFIFO、101は判定回路
、102は加算器、103はセレクタ、104はアップ
ダウンカウンタ、105、107はラッチ回路、106
はセレクタ、110はラッチクロックコントロール回路
である。38 is a recording section, 40 is a buffer memory, 41 is a smoothing section, 100 is a 2-line FIFO, 101 is a determination circuit, 102 is an adder, 103 is a selector, 104 is an up/down counter, 105 and 107 are latch circuits, 106
110 is a selector, and 110 is a latch clock control circuit.
Claims (2)
ータに変換して記録する画像処理装置であって、前記画
像データを副走査方向に少なくとも2ライン分記憶する
記憶手段を含み、前記記憶手段には、1ライン分ずつn
ライン目のデータとn+1ライン目のデータが順に書込
まれ、前記記憶手段にnライン目とn+1ライン目のデ
ータが記憶されているとき、記憶された両データを参照
する参照手段と、前記参照されたnライン目およびn+
1ライン目のデータに基づいてその間のデータを補間す
る補間手段とを含み、前記補間データを基に前記高解像
度データを出力することを特徴とする画像処理装置。1. An image processing apparatus for converting and recording low resolution image data into high resolution image data, the apparatus comprising: storage means for storing at least two lines of the image data in the sub-scanning direction; is one line at a time n
a reference means for referencing both stored data when the data on the line 1 and the data on the nth line and n+
An image processing device comprising: interpolation means for interpolating data between the first line data based on the first line data, and outputting the high resolution data based on the interpolation data.
ータに変換する解像度変換方法であって、前記低解像度
画像データの隣接する2ラインのデータについて、各ラ
インにおけるライン方向同一位置の画像データ同士を比
較し、前記2ラインの画像データが一致しない範囲を検
出し、前記2ラインのデータが一致する場合には、両ラ
インのデータと同一のデータを前記2ラインのデータの
間のデータとして決定し、前記2ラインの画像データが
一致しない範囲については、少なくとも前記検出された
範囲の両側に隣接するデータに基づいて、前記2ライン
の間のデータを決定し、前記決定されたそれぞれのデー
タを前記2ラインの間のデータとして出力することを特
徴とする、解像度変換方法。2. A resolution conversion method for converting low-resolution image data into high-resolution image data, the method comprising: converting two adjacent lines of the low-resolution image data into image data at the same position in the line direction in each line; A comparison is made to detect a range where the two lines of image data do not match, and if the two lines of data match, the same data as the data of both lines is determined as data between the two lines of data. , for a range where the two lines of image data do not match, data between the two lines is determined based on at least data adjacent on both sides of the detected range, and each of the determined data is A resolution conversion method characterized by outputting data between two lines.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3072917A JPH04307867A (en) | 1991-04-05 | 1991-04-05 | Picture processor and method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3072917A JPH04307867A (en) | 1991-04-05 | 1991-04-05 | Picture processor and method therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04307867A true JPH04307867A (en) | 1992-10-30 |
Family
ID=13503186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3072917A Withdrawn JPH04307867A (en) | 1991-04-05 | 1991-04-05 | Picture processor and method therefor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04307867A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0825694A (en) * | 1994-07-21 | 1996-01-30 | Nec Corp | Resolving power doubling circuit of printer image data |
-
1991
- 1991-04-05 JP JP3072917A patent/JPH04307867A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0825694A (en) * | 1994-07-21 | 1996-01-30 | Nec Corp | Resolving power doubling circuit of printer image data |
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Legal Events
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---|---|---|---|
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