JPH04307500A - Memory ic test device - Google Patents
Memory ic test deviceInfo
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明はメモリICの試験装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory IC testing device.
【0002】0002
【従来の技術】従来のメモリICの試験装置は、例えば
被試験ROMIC(以下DUTと略す)のファンクショ
ンテストをする場合に図3に示すようにDUT4の読出
出力信号SRをコンパレータ5にてデジタル信号DRへ
変換した後、期待値メモリ2(以下パタンメモリと称す
る)からの期待値データDT(以下テストパタンとする
)と比較して、一致ならDUT4を良品、不一致ならD
UT4を不良品と判定する方法となっている。2. Description of the Related Art In a conventional memory IC testing apparatus, for example, when performing a function test of a ROMIC under test (hereinafter abbreviated as DUT), a read output signal SR of a DUT 4 is converted into a digital signal by a comparator 5 as shown in FIG. After converting to DR, it is compared with the expected value data DT (hereinafter referred to as test pattern) from expected value memory 2 (hereinafter referred to as pattern memory).
This method determines that UT4 is a defective product.
【0003】またこの試験装置では、パタンメモリ2は
DUT4の良品のデータであるROM情報をテストパタ
ンDTとして記憶しており、ファンクションテストでは
このテストパタンDTをアドレス毎にDUT4の出力と
比較する。[0003] Furthermore, in this test device, the pattern memory 2 stores ROM information, which is data of non-defective products of the DUT 4, as a test pattern DT, and in the function test, this test pattern DT is compared with the output of the DUT 4 for each address.
【0004】0004
【発明が解決しようとする課題】この従来のメモリIC
の試験装置では、予めテストパタンとしてパタンメモリ
にDUTのROM情報と同一のデータを記憶させておく
必要がある為、最近の大容量化するROM品の測定では
、(a)大容量のパタンメモリが必要となりシステムが
高額化する、(b)パタンメモリへのテストパタン入力
時間が長大化する、(c)テストパタン供給の為のメデ
ィアも大容量化し高額化となる、というような問題点が
あった。[Problems to be Solved by the Invention] This conventional memory IC
In testing equipment, it is necessary to store the same data as the DUT's ROM information in the pattern memory as a test pattern in advance, so when measuring ROM products whose capacity has recently increased, (a) large capacity pattern memory is required. (b) It takes a long time to input the test pattern into the pattern memory, and (c) The media for supplying the test pattern also has a large capacity and becomes expensive. there were.
【0005】[0005]
【課題を解決するための手段】本発明のメモリIC試験
装置は、アドレス信号を入力して良品の被試験メモリI
Cの前記アドレス信号に対応するアドレスのパリティパ
タンおよび加算パタンを出力するパタンメモリと、前記
被試験メモリICからの読出データ信号に対応するデジ
タル信号を入力してパリティ演算信号を出力するパリテ
ィ演算回路およびサムデータを出力する加算回路を有す
る演算回路と、前記パリティパタンおよび前記パリティ
演算信号を入力して第1の排他的論理和信号を出力する
論理ゲートと前記サムパタンおよび前記サムデータを入
力して第2の排他的論理和信号を出力する論理ゲートと
前記第1および第2の排他的論理和信号を入力する論理
和ゲートを有する判定回路とを含んで構成されている。[Means for Solving the Problems] The memory IC testing device of the present invention inputs an address signal to test a non-defective memory under test.
a pattern memory that outputs a parity pattern and an addition pattern of an address corresponding to the address signal of C; and a parity calculation circuit that inputs a digital signal corresponding to a read data signal from the memory IC under test and outputs a parity calculation signal. and an arithmetic circuit having an adder circuit that outputs sum data, a logic gate that inputs the parity pattern and the parity operation signal and outputs a first exclusive OR signal, and inputs the sum pattern and the sum data. The judgment circuit includes a logic gate that outputs a second exclusive OR signal, and a determination circuit that has an OR gate that inputs the first and second exclusive OR signals.
【0006】[0006]
【実施例】次に本発明について図面を参照して説明する
。図1は本発明の一実施例のブロック図である。メモリ
IC試験装置は、アドレス発生回路1からのアドレス信
号DAを入力して良品のDUT4の対応するアドレスの
パリティパタンDTPと加算パタンDTSを出力するパ
タンメモリ2と、DUT4からの読出データ信号SRの
デジタル信号DRを入力してパリティ演算信号DPを出
力するパリティ回路6およびサムデータDSを出力する
加算回路7を有する演算回路9と、パリティパタンDT
Pおよびパリティ出力DPの排他的OR信号XORPを
出力する論理ゲート8PとサムパタンTDSおよびサム
データDSの排他的OR信号XORSを出力する論理ゲ
ート8Sとそれらの信号XORP,XORSの和信号O
Rを出力するORゲートを有する判定回路8とを含んで
いる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention. The memory IC testing apparatus includes a pattern memory 2 which inputs an address signal DA from an address generation circuit 1 and outputs a parity pattern DTP and an addition pattern DTS of the corresponding address of a non-defective DUT 4, and a pattern memory 2 which receives an address signal DA from an address generation circuit 1 and outputs a parity pattern DTP and an addition pattern DTS of the corresponding address of a non-defective DUT 4. An arithmetic circuit 9 having a parity circuit 6 that inputs a digital signal DR and outputs a parity arithmetic signal DP, and an adder circuit 7 that outputs sum data DS, and a parity pattern DT.
Logic gate 8P outputs an exclusive OR signal XORP of P and parity output DP, logic gate 8S outputs an exclusive OR signal XORS of sum pattern TDS and sum data DS, and a sum signal O of these signals XORP and XORS.
and a determination circuit 8 having an OR gate that outputs R.
【0007】アドレス発生回路1からのアドレス信号D
Aはパタンメモリ2へ入力され、パタンメモリ2は順次
、アドレスに対応したテストパタンを判定回路8へ出力
する。また、アドレス信号DAはドライバ3を通してD
UT4へ入力され、DUT4からは読出信号SRが出力
される。これをコンパレータ5でデジタル信号DRへ変
換する。Address signal D from address generation circuit 1
A is input to the pattern memory 2, and the pattern memory 2 sequentially outputs test patterns corresponding to the addresses to the determination circuit 8. Also, the address signal DA is passed through the driver 3
The read signal SR is input to the UT4, and the read signal SR is output from the DUT4. This is converted into a digital signal DR by a comparator 5.
【0008】この読出デジタル信号DRはパリティ演算
回路6にてアドレス(ワード)毎のパリティ信号DPに
変換され、判定回路8の論理ゲート8Pでパタンメモリ
2からのテストパタンDTと比較され、不良情報として
XORPを出力する。This read digital signal DR is converted into a parity signal DP for each address (word) in a parity calculation circuit 6, and is compared with a test pattern DT from the pattern memory 2 in a logic gate 8P of a determination circuit 8 to obtain defect information. Outputs XORP as
【0009】また、コンパレータ5の出力は加算回路7
にて一定のアドレス区間単位に読出デジタル信号DRを
ビット単位に加算しサムデータDSを得る。このサムデ
ータDSを判定回路8の論理回路8の論理ゲート8Sで
パタンメモリ2からのテストパタンDTと比較し、不良
情報として信号XORSを得る。サムデータDSは一定
のアドレス区間単位毎に、算出・比較を行うものである
。Furthermore, the output of the comparator 5 is sent to the adder circuit 7.
The read digital signal DR is added bit by bit in units of a fixed address section to obtain sum data DS. This sum data DS is compared with the test pattern DT from the pattern memory 2 by the logic gate 8S of the logic circuit 8 of the determination circuit 8, and a signal XORS is obtained as defect information. The sum data DS is calculated and compared for each fixed address section.
【0010】これらの不良情報のXORP,XORSの
いずれかが不良となってもDUT4を不良とみなしOR
ゲートORは不良情報ORFを出力する。また、パタン
メモリ2はテストパタンとしてパリティデータDPと、
アドレス区間毎のサムデータDSを予め記憶する。[0010] Even if either XORP or XORS of these defective information becomes defective, DUT4 is considered defective and OR
The gate OR outputs defect information ORF. The pattern memory 2 also stores parity data DP as a test pattern,
Sum data DS for each address section is stored in advance.
【0011】図2は図1のブロックの動作を説明するた
めの図である。DUT出力データSRの4ワード単位の
サムチェックと、ワード単位のパリティチェックを行う
例である。この場合にテストパタンはパリティパタンD
TPが従来パタンの1/8、サムデータDTSが従来パ
タンを1/4の容量で、合計すると従来のパタンメモリ
2aの有するパタンに対して3/8の容量で測定可能と
なる。FIG. 2 is a diagram for explaining the operation of the blocks in FIG. 1. This is an example of performing a sum check in units of 4 words and a parity check in units of words of the DUT output data SR. In this case, the test pattern is parity pattern D
The capacity of the TP is 1/8 of the conventional pattern, and the sum data DTS is 1/4 of the capacity of the conventional pattern.In total, it is possible to measure the capacity of the pattern of the conventional pattern memory 2a by 3/8.
【0012】0012
【発明の効果】以上説明したように本発明は被試験DO
MICからの出力データのワード単位のパリティチェッ
ク及び複数ワード毎のサムチェックを行いDUTの良/
不良を判断するので、テストパタンはパリティデータと
サムデータの2種類となり従来の方法のテストパタンに
比べ大幅に縮小化されたものとなる。よって、(a)パ
タンメモリは小容量で構成可能となりシステムの価格は
安価なものとなる、(b)パタンメモリへのテストパタ
ン入力時間が短縮される、(c)テストパタンの供給メ
ディアが小容量ですみ、簡易なものとなるという効果を
有する。[Effects of the Invention] As explained above, the present invention
Performs a word-by-word parity check of the output data from the MIC and a sum check for each multiple word to check whether the DUT is good or not.
Since defects are determined, there are two types of test patterns: parity data and sum data, which are significantly smaller than the test patterns of conventional methods. Therefore, (a) the pattern memory can be configured with a small capacity, making the system inexpensive; (b) the time required to input test patterns to the pattern memory is shortened; and (c) the test pattern supply medium is small. It has the effect of requiring only a small capacity and being simple.
【図1】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図2】図1のブロックの動作を説明するための図であ
る。FIG. 2 is a diagram for explaining the operation of the blocks in FIG. 1;
【図3】従来のメモリIC試験装置の一例のブロック図
である。FIG. 3 is a block diagram of an example of a conventional memory IC testing device.
1 アドレス発生回路 2 パタンメモリ 3 ドライバ 4 DUT 5 コンパレータ 6 パリティ演算回路 7 加算回路 8 判定回路 8P,8S 排他的論理和回路 9 演算回路 10 論理演算・判定回路 1 Address generation circuit 2 Pattern memory 3 Driver 4 DUT 5 Comparator 6 Parity calculation circuit 7 Adder circuit 8 Judgment circuit 8P, 8S Exclusive OR circuit 9 Arithmetic circuit 10 Logical operation/judgment circuit
Claims (1)
メモリICの前記アドレス信号に対応するアドレスのパ
リティパタンおよび加算パタンを出力するパタンメモリ
と、前記被試験メモリICからの読出データ信号に対応
するデジタル信号を入力してパリティ演算信号を出力す
るパリティ演算回路およびサムデータを出力する加算回
路を有する演算回路と、前記パリティパタンおよび前記
パリティ演算信号を入力して第1の排他的論理和信号を
出力する論理ゲートと前記サムパタンおよび前記サムデ
ータを入力して第2の排他的論理和信号を出力する論理
ゲートと前記第1および第2の排他的論理和信号を入力
する論理和ゲートを有する判定回路とを含むことを特徴
とするメモリIC試験装置。1. A pattern memory that receives an address signal and outputs a parity pattern and an addition pattern of an address corresponding to the address signal of a non-defective memory IC under test, and corresponds to a read data signal from the memory IC under test. an arithmetic circuit having a parity arithmetic circuit that inputs a digital signal to output a parity arithmetic signal and an adder circuit that outputs sum data; , a logic gate that inputs the sum pattern and the sum data and outputs a second exclusive OR signal, and an OR gate that inputs the first and second exclusive OR signals. A memory IC testing device comprising: a determination circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3071348A JPH04307500A (en) | 1991-04-04 | 1991-04-04 | Memory ic test device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3071348A JPH04307500A (en) | 1991-04-04 | 1991-04-04 | Memory ic test device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04307500A true JPH04307500A (en) | 1992-10-29 |
Family
ID=13457905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3071348A Pending JPH04307500A (en) | 1991-04-04 | 1991-04-04 | Memory ic test device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04307500A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006092953A1 (en) * | 2005-02-28 | 2006-09-08 | Advantest Corporation | Testing device, and testing method |
-
1991
- 1991-04-04 JP JP3071348A patent/JPH04307500A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006092953A1 (en) * | 2005-02-28 | 2006-09-08 | Advantest Corporation | Testing device, and testing method |
JP2006242569A (en) * | 2005-02-28 | 2006-09-14 | Advantest Corp | Testing device and testing method |
US7636877B2 (en) | 2005-02-28 | 2009-12-22 | Advantest Corporation | Test apparatus having a pattern memory and test method for testing a device under test |
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