JPH0430616B2

JPH0430616B2 -

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Publication number: JPH0430616B2
Application number: JP59074314A
Authority: JP
Priority date: 1984-04-13
Filing date: 1984-04-13
Publication date: 1992-05-22
Also published as: JPS60218134A

Description

【発明の詳細な説明】 (a) 発明の技術分野本発明は画像処理装置等においてパイプライン
方式により高速に演算を行うパイプライン演算モ
ジユールに係り、特に入力データバスと出力デー
タバスのインタフエースが非同期であつても、高
速にパイプライン演算を行つて処理することが可
能なデータ転送を行うパイプライン演算モジユー
ルに関する。[Detailed Description of the Invention] (a) Technical Field of the Invention The present invention relates to a pipeline calculation module that performs calculations at high speed using a pipeline method in an image processing device, etc. The present invention relates to a pipeline computation module that performs data transfer that can perform pipeline computation at high speed and process data even if it is asynchronous.

(b) 従来技術と問題点従来、パイプライン処理を行う演算モジユール
の入力データバスと出力データバスのインタフエ
ースは同期式のものが普通である。この場合、演
算速度は同期クロツクに制約されることとなり、
演算速度のサイクルタイムが遅い時、即ち演算内
容により入力データを取り込んでから出力データ
が送出される迄の時間が長い時、同期クロツクの
速度は遅くないと演算モジユールは動作出来な
い。又前記と逆に演算速度のサイクルタイムが速
い時でも同期クロツクに速度が押さえられる。し
かし、同期クロツクの速度を演算速度のサイクル
タイムに合わせて可変することは装置が複雑とな
り高価となる。従つて入力データが処理されて出
力される迄のタイミングのずれは固定されること
となり、パイプラインの演算器の段数が固定され
て柔軟性を失い、例えば画像処理装置等における
ウインド演算等においてウインドの大きさの変化
に対応出来ない等の欠点がある。(b) Prior Art and Problems Conventionally, the interface between the input data bus and the output data bus of an arithmetic module that performs pipeline processing is usually of a synchronous type. In this case, the calculation speed is limited by the synchronous clock,
When the cycle time of the calculation speed is slow, that is, when the time from taking in input data to sending out output data is long depending on the content of the calculation, the calculation module cannot operate unless the speed of the synchronous clock is slow. Also, contrary to the above, even when the cycle time of the calculation speed is fast, the speed is suppressed by the synchronous clock. However, varying the speed of the synchronous clock in accordance with the cycle time of the calculation speed makes the device complex and expensive. Therefore, the timing difference between when input data is processed and output is fixed, and the number of stages of arithmetic units in the pipeline is fixed and flexibility is lost. It has drawbacks such as not being able to respond to changes in size.

(c) 発明の目的本発明の目的は上記欠点に鑑み、一般的なバス
インタフエース、即ち非同期なインタフエースで
パイプライン処理を行うことを可能とするデータ
転送方式を用いたパイプライン演算モジユールを
提供することにある。(c) Object of the Invention In view of the above drawbacks, the object of the present invention is to provide a pipeline calculation module using a data transfer method that enables pipeline processing to be performed using a general bus interface, that is, an asynchronous interface. It is about providing.

(d) 発明の構成本発明の構成は非同期のデータバス間に介在し
て、一方のデータバスからデータと該データの送
出を通知する信号とを受信し、ハンドシエイク方
式で受信した該データをパイプライン方式により
演算し、該演算した結果を他方のデータバスに、
該演算結果の送出を通知する信号に同期して、ハ
ンドシエイク方式で送出するパイプライン演算モ
ジユールであつて、該データの送出を通知する信
号から作成したクロツクに同期して、該受信した
データに対するパイプライン演算を行い、該演算
結果の送出を通知する信号に同期して、該演算結
果の送出を行うと共に、前記受信データの受信が
停止した後は、該演算結果の送出を通知する信号
から作成したクロツクに同期してパイプライン演
算を継続し、該演算結果の送出を通知する信号に
同期して、該継続した演算結果の送出を行う処理
をするようにしたものである。(d) Configuration of the Invention The configuration of the present invention is to interpose between asynchronous data buses, receive data and a signal notifying the transmission of the data from one data bus, and pipe the received data using a handshake method. Calculate using the line method and send the calculated result to the other data bus.
A pipeline calculation module that sends data in a handshake manner in synchronization with a signal notifying the sending of the data, and a pipeline processing module for sending the received data in synchronization with a clock generated from the signal notifying the sending of the data. Line calculation is performed, and the calculation result is sent out in synchronization with the signal that notifies the transmission of the calculation result, and after the reception of the received data has stopped, it is created from the signal that notifies the transmission of the calculation result. The pipeline operation is continued in synchronization with the clock, and the continued operation results are transmitted in synchronization with a signal notifying the transmission of the operation results.

(e) 発明の実施例本発明は非同期で転送されて来る入力データを
ハンドシエイク方式で逐次取込み、そのデータと
同期のとれたパイプライン演算モジユール内部の
クロツクを発生させ、このクロツクを用いてパイ
プライン演算を行うと共に、該演算結果は入力デ
ータバスと同期を取りながら出力データバスにハ
ンドシエイク方式で送出するようにしたものであ
る。従つて出力側よりデータの受け取りを拒否さ
れた場合、入力データの取込みを待つように制御
することが可能で、非同期のインタフエースで使
用することが出来る。(e) Embodiments of the Invention The present invention sequentially captures input data that is transferred asynchronously using a handshake method, generates a clock inside a pipeline calculation module that is synchronized with the data, and uses this clock to control the pipeline operation. While performing calculations, the results of the calculations are sent to the output data bus in synchronization with the input data bus using a handshake method. Therefore, if the output side refuses to receive data, it can be controlled to wait for input data to be taken in, and can be used with an asynchronous interface.

第１図は本発明の一実施例を説明するブロツク
図で、第２図は第１図の動作を説明するタイムチ
ヤートである。例えば画像メモリ１から入力バス
Ａを経て第２図Ａのリードデータに示す如く、デ
ータ１、データ２、データ３が、リードレデイに
示す如きリードレデイ信号と共に転送されて来
る。パイプライン演算モジユール２は前記リード
レデイ信号でリードデータを受領すると共にリー
ドアクセプトに示す如くリードアクセプト信号で
リードデータを受領したことを回答する。パイプ
ライン演算モジユール２はこのように所謂ハンド
シエイク方式でリードデータを逐次受領し、次の
リードデータを受領する間に演算を行い、その結
果を出力バスＢに送出する。この場合例えば画像
メモリ３が出力バスＢに接続されているとすれ
ば、第２図Ｂのライトレデイに示す如きライトレ
デイ信号と共にライトデータが、データ１、デー
タ２、データ３の如く画像メモリ３に送出され、
画像メモリ３からはライトアクセプトで示す如く
ライトアクセプト信号で受領が報告される。この
ように入力バスＡと出力バスＢとで各々独立にハ
ンドシエイクを行うため、パイプライン処理を行
う時には、入力バスＡと出力バスＢとの同期をと
る必要がある。 FIG. 1 is a block diagram illustrating one embodiment of the present invention, and FIG. 2 is a time chart illustrating the operation of FIG. 1. For example, data 1, data 2, and data 3 as shown in read data in FIG. 2A are transferred from the image memory 1 via input bus A together with a read ready signal as shown in read ready. The pipeline calculation module 2 receives the read data using the read ready signal, and also responds that it has received the read data using the read accept signal as shown in the read accept signal. The pipeline calculation module 2 thus sequentially receives read data in a so-called handshake manner, performs calculations while receiving the next read data, and sends the results to the output bus B. In this case, for example, if the image memory 3 is connected to the output bus B, the write ready signal as shown in FIG. sent to
The image memory 3 reports reception as a write accept signal as shown in write accept. In this way, input bus A and output bus B perform handshaking independently, so when performing pipeline processing, it is necessary to synchronize input bus A and output bus B.

第３図は前記パイプライン演算を実行する場合
のデータ転送のタイミングを示す。同図Ａに示す
如くリードデータａはパイプライン演算モジユー
ル２に入つて同図Ｃのｃに示す如く演算され、同
図Ｂに示す如く演算結果のライトデータｂが出力
バスＢに送出される。そしてリードデータａとラ
イトデータｂとの転送時間にｔ及びt′で示す遅延
時間がある。これはパイプライン演算モジユール
２の演算時間に依存し、処理すべき内容により変
動する。即ちパイプラインの演算器の段数によ
り、その段数が多い程遅延も大きくなる。又時間
ｔの範囲はリードデータの取込みのみで、ライト
データの送出が無い時間帯である。そして時間
ｔ”の範囲はリードデータの取込みとライトデー
タの送出が同時に行われている時間帯である。更
に時間t′の範囲はライトデータの送出のみで、リ
ードデータの取込みが無い時間帯である。 FIG. 3 shows the timing of data transfer when executing the pipeline operation. As shown in FIG. 1A, read data a enters the pipeline calculation module 2 and is calculated as shown in c in FIG. There are delay times t and t' in the transfer time between read data a and write data b. This depends on the calculation time of the pipeline calculation module 2 and varies depending on the content to be processed. That is, depending on the number of stages of arithmetic units in the pipeline, the larger the number of stages, the greater the delay. Further, the range of time t is a time period in which only read data is taken in and no write data is sent out. The range of time t'' is a time period in which reading data is being taken in and write data is being sent out at the same time.Furthermore, the range of time t' is a time period in which only write data is being sent out and no read data is being taken in. be.

第４図は第１図のパイプライン演算モジユール
２のブロツク図で、非同期で転送されるデータに
対して動作することが出来るインタフエースを示
す。又第５図は第４図の動作を説明するタイムチ
ヤートで、第３図ｔで示す時間帯のタイムチヤー
トである。 FIG. 4 is a block diagram of the pipeline calculation module 2 of FIG. 1, showing an interface capable of operating on data transferred asynchronously. Further, FIG. 5 is a time chart for explaining the operation of FIG. 4, and is a time chart for the time period shown in FIG. 3 t.

図において入力インタフエース回路４のリード
アクセプト制御回路７にはリードオン信号と、リ
ードレデイ信号が夫々入力し、クロツク発生回路
８にはリードレデイ信号が入る。そして第５図に
示す如くリードレデイ信号の立ち下がりに同期し
てリードデータが送られて来て入力バツフア９に
入る。入力インタフエース回路４はこのリードデ
ータを受領するとリードアクセプト制御回路７か
らリードアクセプト信号を送出する。この場合、
出力インタフエース回路６から送出されるライト
データが無いため、入力インタフエース回路４は
リードデータの受領のみに専念することが出来
る。入力インタフエース回路４はリードデータを
受領するとリードアクセプト制御回路７からオペ
レートオン信号を演算回路５に送出した後、リー
ドアクセプト信号の立ち下がりに同期して前記受
領したリードデータをラツチデータとして送出
し、続いてリードレデイ信号の立ち上がりに同期
したクロツクをクロツク発生回路８で発生して送
出する。 In the figure, a read-on signal and a read-ready signal are respectively input to a read-accept control circuit 7 of an input interface circuit 4, and a read-ready signal is input to a clock generation circuit 8. Then, as shown in FIG. 5, read data is sent to the input buffer 9 in synchronization with the fall of the read ready signal. When the input interface circuit 4 receives this read data, it sends out a read accept signal from the read accept control circuit 7. in this case,
Since there is no write data sent from the output interface circuit 6, the input interface circuit 4 can concentrate only on receiving read data. When the input interface circuit 4 receives the read data, it sends an operate-on signal from the read accept control circuit 7 to the arithmetic circuit 5, and then sends out the received read data as latch data in synchronization with the fall of the read accept signal. Subsequently, the clock generation circuit 8 generates and sends out a clock synchronized with the rising edge of the read ready signal.

第６図は演算回路５のパイプライン演算を行う
時のタイムチヤートである。入力インタフエース
回路４から前記の如くオペレートオン信号とラツ
チデータとクロツクが順次送られて来る。演算回
路５はこのクロツクに同期してラツチデータに対
し演算を行う。ラツチデータに対し演算器１段目
の演算結果は１クロツクの遅れで出力され、２段
目の演算結果は２クロツクの遅れで出力される。 FIG. 6 is a time chart when the arithmetic circuit 5 performs pipeline calculation. The input interface circuit 4 sequentially sends the operation on signal, latch data, and clock as described above. The arithmetic circuit 5 performs arithmetic operations on the latch data in synchronization with this clock. With respect to latch data, the calculation result of the first stage of the arithmetic unit is output with a delay of one clock, and the calculation result of the second stage is output with a delay of two clocks.

第６図の例では２段目の演算結果がアウトプツ
トオン信号と共に演算データとして出力インタフ
エース回路６に送出される。 In the example shown in FIG. 6, the calculation result of the second stage is sent to the output interface circuit 6 as calculation data together with the output-on signal.

第７図は第３図t″で示す時間帯のリード／ライ
トが同時に行われている場合のタイムチヤートで
ある。この場合リードレデイ信号、リードオン信
号、リードアクセプト信号、リードデータ、クロ
ツクのタイミグは第５図と同様である。しかし演
算回路５からリードウエイト信号が与えられ、後
記する理由で演算回路５からのリードウエイト信
号がオフとなつた場合、入力イタフエース回路４
のリードアクセプト制御回路７はリードアクセプ
ト信号の送出を停止してリードデータの取込みを
停止する。演算回路５は第６図で説明した如く動
作して演算データを出力インタフエース回路６の
出力バツフア１２と１３に送るが、同時にライト
信号を送出して出力イタフエース回路６のバツフ
ア制御回路１０に送出し、バツフア制御回路１０
は出力バツフア１２と１３に前記演算データを交
互に書込ませる。これはリード系とライト系の制
御信号は外部に対して非同期で動作するが、パイ
プラインのデータ転送を実行する上で、ライト系
の信号をリード系に帰還して内部で同期をとつて
いる。そのため出力バツフアを２段としてリード
データの先読みを可能とするためである。出力イ
ンタフエース回路６のライトレデイ制御回路１１
は出力バツフア１２又は１３に演算データが格納
されるとライトオン信号を送出し、続いて前記演
算データをクロツクに同期してライトデータとし
てライトレデイ信号と共に出力バスＢに送出す
る。ライトデータを受領するデバイスからライト
アクセプト信号が入ると、次のライトデータとラ
イトレデイ信号を送出する。このように順次クロ
ツクに同期してライトデータを送出するが、前記
デバイスからのライトアクセプト信号が入らず、
ライトデータの受領を拒まれた場合、演算回路５
は出力インタフエース回路６の出力バツフア１２
及び１３の状態を見て、リードウエイト信号を入
力インタフエース回路４のリードアクセプト制御
回路７に送出し、リードデータの取込みを中止し
て入力バスＡと出力バスＢとの同期を維持する。 Figure 7 is a time chart when read/write is performed simultaneously during the time period t'' in Figure 3. In this case, the timing of the read ready signal, read on signal, read accept signal, read data, and clock is 5. However, if a read wait signal is given from the arithmetic circuit 5 and the read wait signal from the arithmetic circuit 5 turns off for the reason described later, the input interface circuit 4
The read acceptance control circuit 7 stops sending out the read accept signal and stops taking in read data. The arithmetic circuit 5 operates as explained in FIG. 6 and sends arithmetic data to the output buffers 12 and 13 of the output interface circuit 6, but at the same time sends out a write signal and sends it to the buffer control circuit 10 of the output interface circuit 6. and buffer control circuit 10
causes the output buffers 12 and 13 to write the calculated data alternately. This is because the read system and write system control signals operate asynchronously with respect to the outside, but when executing pipeline data transfer, the write system signals are returned to the read system and synchronized internally. . Therefore, the output buffer is provided in two stages to enable pre-reading of read data. Write ready control circuit 11 of output interface circuit 6
When the calculation data is stored in the output buffer 12 or 13, it sends out a write-on signal, and then sends out the calculation data as write data to the output bus B together with a write ready signal in synchronization with the clock. When a write accept signal is received from a device that receives write data, the next write data and write ready signal are sent out. In this way, write data is sent out sequentially in synchronization with the clock, but no write accept signal is received from the device,
If reception of write data is refused, the arithmetic circuit 5
is the output buffer 12 of the output interface circuit 6
and 13, a read wait signal is sent to the read acceptance control circuit 7 of the input interface circuit 4, stopping the acquisition of read data and maintaining synchronization between the input bus A and the output bus B.

第８図は第３図t′で示す時間帯のタイムチヤー
トである。この場合入力インタフエース回路４は
リードデータが無いため、リードレデイ信号が得
られずクロツクを発生することが出来なくなる。
従つてリードオン信号がオフとなると出力インタ
フエース回路６のライトレデイ制御回路１１から
ライトレデイ信号をクロツク発生回路８に受けて
クロツクを発生する。その他のタイミング信号は
第７図と同様である。 FIG. 8 is a time chart for the time period indicated by t' in FIG. 3. In this case, since the input interface circuit 4 has no read data, it cannot obtain a read ready signal and cannot generate a clock.
Therefore, when the read-on signal is turned off, the clock generation circuit 8 receives the write-ready signal from the write-ready control circuit 11 of the output interface circuit 6 to generate a clock. Other timing signals are the same as in FIG.

(f) 発明の効果以上説明した如く、本発明は非同期の入力バス
と出力バス間でパイプライン演算を簡単なハンド
シエイクモードで実現出来るため、ハードウエア
による回路構成が容易となる。(f) Effects of the Invention As explained above, the present invention can realize pipeline operations between an asynchronous input bus and an output bus in a simple handshake mode, so that the circuit configuration using hardware becomes easy.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を説明するブロツク
図、第２図は第１図の動作を説明するタイムチヤ
ート、第３図はパイプライン演算を実行する場合
のデータ転送のタイミングを示す図、第４図は第
１図のパイプライン演算モジユールのブロツク
図、第５図は第４図の動作を説明するタイムチヤ
ート、第６図は演算回路がパイプライン演算を行
う時のタイムチヤート、第７図は第３図t″で示す
時間内のリード／ライトが同時に行われている場
合のタイムチヤート、第８図は第３図t′で示す時
間内のタイムチヤートである。１，３は画像メモリ、２はパイプライン演算モ
ジユール、４は入力インタフエース回路、５は演
算回路、６は出力インタフエース回路、７はリー
ドアクセプト制御回路、８はクロツク発生回路、
９は入力バツフア、１０はバツフア制御回路、１
１はライトレデイ制御回路、１２，１３は出力バ
ツフアである。 FIG. 1 is a block diagram explaining one embodiment of the present invention, FIG. 2 is a time chart explaining the operation of FIG. 1, and FIG. 3 is a diagram showing the timing of data transfer when executing pipeline operations. , FIG. 4 is a block diagram of the pipeline calculation module in FIG. 1, FIG. 5 is a time chart explaining the operation of FIG. 4, FIG. 6 is a time chart when the calculation circuit performs pipeline calculation, Figure 7 is a time chart when read/write is performed simultaneously within the time period t'' in Figure 3, and Figure 8 is a time chart during the time period t' in Figure 3. 1 and 3 are Image memory, 2 is a pipeline calculation module, 4 is an input interface circuit, 5 is a calculation circuit, 6 is an output interface circuit, 7 is a read acceptance control circuit, 8 is a clock generation circuit,
9 is an input buffer, 10 is a buffer control circuit, 1
1 is a write ready control circuit, and 12 and 13 are output buffers.

Claims

【特許請求の範囲】１非同期のデータバス間に介在して、一方のデ
ータバスからデータと該データの送出を通知する
信号とを受信し、ハンドシエイク方式で受信した
該データをパイプライン方式により演算し、該演
算した結果を他方のデータバスに、該演算結果の
送出を通知する信号に同期して、ハンドシエイク
方式で送出するパイプライン演算モジユールであ
つて、該データの送出を通知する信号から作成したク
ロツクに同期して、該受信したデータに対するパ
イプライン演算を行い、該演算結果の送出を通知
する信号に同期して、該演算結果の送出を行うと
共に、前記受信データの受信が停止した後は、該
演算結果の送出を通知する信号から作成したクロ
ツクに同期してパイプライン演算を継続し、該演
算結果の送出を通知する信号に同期して、該継続
した演算結果の送出を行う処理をすることを特徴
とするパイプライン演算モジユール。[Scope of Claims] 1 Interposed between asynchronous data buses, receives data and a signal notifying transmission of the data from one data bus, and calculates the data received in the handshake method using the pipeline method. A pipeline calculation module that sends the calculated result to the other data bus using a handshake method in synchronization with a signal that notifies the sending of the calculated result, and is created from the signal that notifies the sending of the data. Pipeline calculation is performed on the received data in synchronization with the received clock, and the calculation result is sent out in synchronization with a signal notifying the transmission of the calculation result, and after the reception of the received data has stopped. is a process of continuing pipeline calculation in synchronization with a clock generated from a signal notifying the transmission of the calculation result, and transmitting the continued calculation result in synchronization with the signal notifying the transmission of the calculation result. A pipeline calculation module that performs the following.