JPH04305922A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04305922A JPH04305922A JP7006991A JP7006991A JPH04305922A JP H04305922 A JPH04305922 A JP H04305922A JP 7006991 A JP7006991 A JP 7006991A JP 7006991 A JP7006991 A JP 7006991A JP H04305922 A JPH04305922 A JP H04305922A
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- film
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、1つのコンタクトホール内で
配線層と半導体基板との双方に導電層を接続するいわゆ
るシェアードコンタクト構造のコンタクト部を有する半
導体装置およびその製造方法に関する。
の製造方法に関し、特に、1つのコンタクトホール内で
配線層と半導体基板との双方に導電層を接続するいわゆ
るシェアードコンタクト構造のコンタクト部を有する半
導体装置およびその製造方法に関する。
【0002】
【従来の技術】従来、半導体装置のコンタクト構造の1
つとして、1つのコンタクトホール内で配線層および半
導体基板の双方に導電層を接続するシェアードコンタク
ト構造が知られている。
つとして、1つのコンタクトホール内で配線層および半
導体基板の双方に導電層を接続するシェアードコンタク
ト構造が知られている。
【0003】図10は、従来のシェアードコンタクト構
造のコンタクト部を有する半導体装置を示した断面図で
ある。図10を参照して、従来の半導体装置は、P型シ
リコン基板1と、P型シリコン基板1上に所定の間隔を
隔てて形成されたn+ 拡散層6と、n+ 拡散層6の
端部に形成されたn− 拡散層6aと、n+ 拡散層6
から所定の間隔を隔てて形成された素子分離のための分
離用酸化膜2と、隣接するn+ 拡散層6間にゲート酸
化膜3aを介して形成されたポリシリコン膜からなるゲ
ート電極4aと、n+ 拡散層6と分離用酸化膜2間に
酸化膜3bを介して形成されたポリシリコン膜からなる
配線層4bと、ゲート電極4aおよび配線層4bの側壁
部分に形成されたサイドウォール膜15aと、P型シリ
コン基板1,ゲート電極4aおよび配線層4b上に形成
され、n+ 拡散層6の一部および配線層4bの一部が
露出するようなコンタクトホール8を有する層間絶縁膜
14と、コンタクトホール8内にn+ 拡散層6および
配線層4bの双方に電気的に接続するように形成された
ポリシリコン膜9とを備えている。n− 拡散層6aに
よりLDD(Lightly Doped Dra
in)構造が構成されている。隣接する2つのn+ 拡
散層6と、対向する2つのn− 拡散層6aと、ゲート
酸化膜3aと、ゲート電極4aとによりN型MOSトラ
ンジスタが構成されている。また、ポリシリコン膜9は
上記のようにn+ 拡散層6と配線層4bとの双方に接
続されており、シェアードコンタクト構造となっている
。
造のコンタクト部を有する半導体装置を示した断面図で
ある。図10を参照して、従来の半導体装置は、P型シ
リコン基板1と、P型シリコン基板1上に所定の間隔を
隔てて形成されたn+ 拡散層6と、n+ 拡散層6の
端部に形成されたn− 拡散層6aと、n+ 拡散層6
から所定の間隔を隔てて形成された素子分離のための分
離用酸化膜2と、隣接するn+ 拡散層6間にゲート酸
化膜3aを介して形成されたポリシリコン膜からなるゲ
ート電極4aと、n+ 拡散層6と分離用酸化膜2間に
酸化膜3bを介して形成されたポリシリコン膜からなる
配線層4bと、ゲート電極4aおよび配線層4bの側壁
部分に形成されたサイドウォール膜15aと、P型シリ
コン基板1,ゲート電極4aおよび配線層4b上に形成
され、n+ 拡散層6の一部および配線層4bの一部が
露出するようなコンタクトホール8を有する層間絶縁膜
14と、コンタクトホール8内にn+ 拡散層6および
配線層4bの双方に電気的に接続するように形成された
ポリシリコン膜9とを備えている。n− 拡散層6aに
よりLDD(Lightly Doped Dra
in)構造が構成されている。隣接する2つのn+ 拡
散層6と、対向する2つのn− 拡散層6aと、ゲート
酸化膜3aと、ゲート電極4aとによりN型MOSトラ
ンジスタが構成されている。また、ポリシリコン膜9は
上記のようにn+ 拡散層6と配線層4bとの双方に接
続されており、シェアードコンタクト構造となっている
。
【0004】図11〜図15は、図10に示した従来の
半導体装置の製造プロセスを説明するための断面図であ
る。
半導体装置の製造プロセスを説明するための断面図であ
る。
【0005】図11〜図15を参照して、次に従来の半
導体装置の製造プロセスについて説明する。
導体装置の製造プロセスについて説明する。
【0006】まず、図11に示すように、P型シリコン
基板1上に素子分離のための分離用酸化膜2を形成する
。全面に酸化膜3を形成した後ポリシリコン膜を形成す
る。このポリシリコン膜をパターニングすることにより
、ゲート電極4aと、配線層4bとを形成する。
基板1上に素子分離のための分離用酸化膜2を形成する
。全面に酸化膜3を形成した後ポリシリコン膜を形成す
る。このポリシリコン膜をパターニングすることにより
、ゲート電極4aと、配線層4bとを形成する。
【0007】次に図12に示すように、ゲート電極4a
および配線層4bをマスクとしてリン(P)10をイオ
ン注入する。
および配線層4bをマスクとしてリン(P)10をイオ
ン注入する。
【0008】次に図13に示すように、CVD法により
、酸化膜15を形成する。
、酸化膜15を形成する。
【0009】次に図14に示すように、異方性エッチン
グを用いて、酸化膜15(図13参照)の全面をエッチ
バックし、サイドウォール膜15aを形成する。イオン
注入法を用いて、砒素(As)12をP型シリコン基板
1にイオン注入する。
グを用いて、酸化膜15(図13参照)の全面をエッチ
バックし、サイドウォール膜15aを形成する。イオン
注入法を用いて、砒素(As)12をP型シリコン基板
1にイオン注入する。
【0010】次に、図15に示すように、全面に層間絶
縁膜14を形成した後所定位置にコンタクトホール8を
開口する。このコンタクトホール8は、微細加工が必要
なため、通常は異方性エッチングにより形成される。し
たがって、配線層4bの側壁部分にもサイドウォール膜
15aが残存する。
縁膜14を形成した後所定位置にコンタクトホール8を
開口する。このコンタクトホール8は、微細加工が必要
なため、通常は異方性エッチングにより形成される。し
たがって、配線層4bの側壁部分にもサイドウォール膜
15aが残存する。
【0011】最後に、図10に示したように、コンタク
トホール8内に、配線層4bとn+ 拡散層6との双方
に電気的に接続したポリシリコン膜9を形成する。この
ようにして、従来のシェアードコンタクト構造のコンタ
クト部を有する半導体装置は形成されていた。
トホール8内に、配線層4bとn+ 拡散層6との双方
に電気的に接続したポリシリコン膜9を形成する。この
ようにして、従来のシェアードコンタクト構造のコンタ
クト部を有する半導体装置は形成されていた。
【0012】
【発明が解決しようとする課題】前述のように、従来の
シェアードコンタクト構造のコンタクト部を有する半導
体装置では、層間絶縁膜14にコンタクトホール8を形
成する際、微細加工の必要などから異方性エッチングを
用いる必要があった。そのため、配線層4bの側壁部分
にもサイドウォール膜15aが残存する形状となってい
た。
シェアードコンタクト構造のコンタクト部を有する半導
体装置では、層間絶縁膜14にコンタクトホール8を形
成する際、微細加工の必要などから異方性エッチングを
用いる必要があった。そのため、配線層4bの側壁部分
にもサイドウォール膜15aが残存する形状となってい
た。
【0013】しかしながら、このようにサイドウォール
膜15aが残存した形状では、n+ 拡散層6とポリシ
リコン膜9とのコンタクト面積およびポリシリコン膜9
と配線層4bとのコンタクト面積が減少してしまうとい
う不都合があった。特に、半導体装置の集積化に伴なっ
て素子が微細化されてくるとこの傾向は著しくなる。こ
のようにコンタクト面積が減少すると、コンタクト部分
での接続抵抗が上昇するとともに、サイドウォール膜1
5aの膜厚の変動等により接続抵抗のばらつきも大きく
なるという問題点があった。この発明は、上記のような
課題を解決するためになされたもので、半導体装置の集
積化に伴って素子が微細化された場合にも、コンタクト
抵抗(接続抵抗)およびコンタクト抵抗(接続抵抗)の
ばらつきを低減することが可能な半導体装置およびその
製造方法を提供することを目的とする。
膜15aが残存した形状では、n+ 拡散層6とポリシ
リコン膜9とのコンタクト面積およびポリシリコン膜9
と配線層4bとのコンタクト面積が減少してしまうとい
う不都合があった。特に、半導体装置の集積化に伴なっ
て素子が微細化されてくるとこの傾向は著しくなる。こ
のようにコンタクト面積が減少すると、コンタクト部分
での接続抵抗が上昇するとともに、サイドウォール膜1
5aの膜厚の変動等により接続抵抗のばらつきも大きく
なるという問題点があった。この発明は、上記のような
課題を解決するためになされたもので、半導体装置の集
積化に伴って素子が微細化された場合にも、コンタクト
抵抗(接続抵抗)およびコンタクト抵抗(接続抵抗)の
ばらつきを低減することが可能な半導体装置およびその
製造方法を提供することを目的とする。
【0014】
【課題を解決するための手段】請求項1における半導体
装置は、半導体基板と、半導体基板の主表面上に形成さ
れ低濃度領域と高濃度領域とを有する不純物領域と、半
導体基板上に不純物領域の低濃度領域に隣接して形成さ
れた第1の導電層と、半導体基板上に形成され不純物領
域および第1の導電層の一部が露出するような開口部を
有する絶縁層と、開口部内の露出された不純物領域およ
び第1の導電層に電気的に接続するように半導体基板上
に形成された第2の導電層とを備えている。
装置は、半導体基板と、半導体基板の主表面上に形成さ
れ低濃度領域と高濃度領域とを有する不純物領域と、半
導体基板上に不純物領域の低濃度領域に隣接して形成さ
れた第1の導電層と、半導体基板上に形成され不純物領
域および第1の導電層の一部が露出するような開口部を
有する絶縁層と、開口部内の露出された不純物領域およ
び第1の導電層に電気的に接続するように半導体基板上
に形成された第2の導電層とを備えている。
【0015】請求項2における半導体装置の製造方法は
、半導体基板上に第1の絶縁膜を介して第1の導電層を
形成した後所定形状にパターニングする工程と、第1の
導電層をマスクとして、半導体基板に不純物をイオン注
入することにより、低濃度の不純物領域を形成する工程
と、全面に第2の絶縁膜を形成した後異方性エッチング
することにより第1の導電層の側壁部分に側壁絶縁膜を
形成する工程と、側壁絶縁膜をマスクとして半導体基板
に不純物をイオン注入することにより高濃度の不純物領
域を形成する工程と、全面に第3の絶縁膜を形成した後
エッチングすることにより不純物領域の一部、第1の導
電層の一部および側壁絶縁膜が露出するような開口部を
形成する工程と、開口部内の側壁絶縁膜および側壁絶縁
膜下の第1の絶縁膜を除去する工程と、露出された不純
物領域および第1導電層に電気的に接続するように第2
の導電層を形成する工程とを備えている。
、半導体基板上に第1の絶縁膜を介して第1の導電層を
形成した後所定形状にパターニングする工程と、第1の
導電層をマスクとして、半導体基板に不純物をイオン注
入することにより、低濃度の不純物領域を形成する工程
と、全面に第2の絶縁膜を形成した後異方性エッチング
することにより第1の導電層の側壁部分に側壁絶縁膜を
形成する工程と、側壁絶縁膜をマスクとして半導体基板
に不純物をイオン注入することにより高濃度の不純物領
域を形成する工程と、全面に第3の絶縁膜を形成した後
エッチングすることにより不純物領域の一部、第1の導
電層の一部および側壁絶縁膜が露出するような開口部を
形成する工程と、開口部内の側壁絶縁膜および側壁絶縁
膜下の第1の絶縁膜を除去する工程と、露出された不純
物領域および第1導電層に電気的に接続するように第2
の導電層を形成する工程とを備えている。
【0016】
【作用】請求項1に記載の半導体装置では、半導体基板
上に形成された不純物領域の低濃度領域に隣接して第1
の導電層が形成され、その不純物領域および第1の導電
層の一部が露出するような開口部を有する絶縁層が形成
され、その露出された不純物領域および第1の導電層に
電気的に接続するように第2の導電層が形成されるので
、従来のように第1の導電層の側壁部分のサイドウォー
ル膜によるコンタクト面積の減少がなく、不純物領域お
よび第1の導電層の側壁部分での実効的なコンタクト面
積が増加される。
上に形成された不純物領域の低濃度領域に隣接して第1
の導電層が形成され、その不純物領域および第1の導電
層の一部が露出するような開口部を有する絶縁層が形成
され、その露出された不純物領域および第1の導電層に
電気的に接続するように第2の導電層が形成されるので
、従来のように第1の導電層の側壁部分のサイドウォー
ル膜によるコンタクト面積の減少がなく、不純物領域お
よび第1の導電層の側壁部分での実効的なコンタクト面
積が増加される。
【0017】請求項2に係る半導体装置の製造方法では
、第3の絶縁膜に開口部を形成した後、その開口部内の
第1の導電層の側壁部分に形成された側壁絶縁膜および
その側壁絶縁膜下の第1の絶縁膜が除去されるので、不
純物領域および第1の導電層の側壁部分での実効的なコ
ンタクト面積が増加される。また、隣接するゲート電極
上に形成される層間絶縁膜やさらにその上に形成される
上層配線のステップカバレッジを損なうこともない。
、第3の絶縁膜に開口部を形成した後、その開口部内の
第1の導電層の側壁部分に形成された側壁絶縁膜および
その側壁絶縁膜下の第1の絶縁膜が除去されるので、不
純物領域および第1の導電層の側壁部分での実効的なコ
ンタクト面積が増加される。また、隣接するゲート電極
上に形成される層間絶縁膜やさらにその上に形成される
上層配線のステップカバレッジを損なうこともない。
【0018】
【発明の実施例】以下、本発明の一実施例を図面に基づ
いて説明する。
いて説明する。
【0019】図1は、本発明の一実施例によるシェアー
ドコンタクト構造のコンタクト部を有する半導体装置を
示した断面図である。
ドコンタクト構造のコンタクト部を有する半導体装置を
示した断面図である。
【0020】図1を参照して、本実施例の半導体装置は
、P型シリコン基板1と、P型シリコン基板1上の所定
領域に素子分離のために形成された分離用酸化膜2と、
P型シリコン基板1上の所定領域に所定の間隔を隔てて
形成されたn+ 拡散層6と、n+ 拡散層6の端部に
形成されたn− 拡散層6aと、隣接するn+ 拡散層
6間にゲート酸化膜3aを介して形成されたゲート電極
4aと、n+ 拡散層6と分離用酸化膜2間の領域およ
び分離用酸化膜2上に酸化膜3bを介して形成された配
線層4bと、ゲート電極4aの両側壁部分に形成された
サイドウォール膜5aと、P型シリコン基板1上,ゲー
ト電極4a上および配線層4b上に形成され、所定領域
にコンタクトホール8を有する層間酸化膜(層間絶縁膜
)7と、層間酸化膜7のコンタクトホール8内に、n+
拡散層6,n− 拡散層6aおよび配線層4bに電気
的に接続するように形成されたポリシリコン膜9とを備
えている。本実施例でも図10に示した従来の半導体装
置と同様、ポリシリコン膜9が、コンタクトホール8内
でn+ 拡散層6,n−拡散層6aおよび配線層4bの
双方に接続されたいわゆるシェアードコンタクト構造と
なっている。また、隣接する2つのn+ 拡散層6と、
対向する2つのn− 拡散層6aと、ゲート酸化膜3a
と、ゲート電極4aとによりN型MOSトランジスタが
構成される。 なお、n− 拡散層6aにより、LDD構造が構成され
る。
、P型シリコン基板1と、P型シリコン基板1上の所定
領域に素子分離のために形成された分離用酸化膜2と、
P型シリコン基板1上の所定領域に所定の間隔を隔てて
形成されたn+ 拡散層6と、n+ 拡散層6の端部に
形成されたn− 拡散層6aと、隣接するn+ 拡散層
6間にゲート酸化膜3aを介して形成されたゲート電極
4aと、n+ 拡散層6と分離用酸化膜2間の領域およ
び分離用酸化膜2上に酸化膜3bを介して形成された配
線層4bと、ゲート電極4aの両側壁部分に形成された
サイドウォール膜5aと、P型シリコン基板1上,ゲー
ト電極4a上および配線層4b上に形成され、所定領域
にコンタクトホール8を有する層間酸化膜(層間絶縁膜
)7と、層間酸化膜7のコンタクトホール8内に、n+
拡散層6,n− 拡散層6aおよび配線層4bに電気
的に接続するように形成されたポリシリコン膜9とを備
えている。本実施例でも図10に示した従来の半導体装
置と同様、ポリシリコン膜9が、コンタクトホール8内
でn+ 拡散層6,n−拡散層6aおよび配線層4bの
双方に接続されたいわゆるシェアードコンタクト構造と
なっている。また、隣接する2つのn+ 拡散層6と、
対向する2つのn− 拡散層6aと、ゲート酸化膜3a
と、ゲート電極4aとによりN型MOSトランジスタが
構成される。 なお、n− 拡散層6aにより、LDD構造が構成され
る。
【0021】このように、本実施例では、従来と異なり
、配線層4bの側壁部分にサイドウォール膜が形成され
ていない。この結果、ポリシリコン膜9とn+ 拡散層
6とのコンタクト面積およびポリシリコン膜9と配線層
4bとのコンタクト面積が従来に比べて実効的に増加す
る。これにより、従来問題となっていた半導体装置の集
積化に伴なって素子が微細化された場合のコンタクト抵
抗およびコンタクト抵抗のばらつきを有効に低減するこ
とができる。
、配線層4bの側壁部分にサイドウォール膜が形成され
ていない。この結果、ポリシリコン膜9とn+ 拡散層
6とのコンタクト面積およびポリシリコン膜9と配線層
4bとのコンタクト面積が従来に比べて実効的に増加す
る。これにより、従来問題となっていた半導体装置の集
積化に伴なって素子が微細化された場合のコンタクト抵
抗およびコンタクト抵抗のばらつきを有効に低減するこ
とができる。
【0022】図2〜図7は、図1に示した半導体装置の
製造プロセスを説明するための断面図である。次に、図
2〜図7を参照して、製造プロセスについて説明する。
製造プロセスを説明するための断面図である。次に、図
2〜図7を参照して、製造プロセスについて説明する。
【0023】まず、図2に示すように、P型シリコン基
板1上に素子分離のための分離用酸化膜2を形成する。 全面に酸化膜3を形成した後酸化膜3上にポリシリコン
膜を形成する。このポリシリコン膜をパターニングする
ことにより、ゲート電極4aと配線層4bを形成する。
板1上に素子分離のための分離用酸化膜2を形成する。 全面に酸化膜3を形成した後酸化膜3上にポリシリコン
膜を形成する。このポリシリコン膜をパターニングする
ことにより、ゲート電極4aと配線層4bを形成する。
【0024】次に、図3に示すように、ゲート電極4a
および配線層4bをマスクとして、P型シリコン基板1
にリン(P)10をイオン注入する。これにより、n−
拡散層6aを形成する。
および配線層4bをマスクとして、P型シリコン基板1
にリン(P)10をイオン注入する。これにより、n−
拡散層6aを形成する。
【0025】次に、図4に示すように、CVD法を用い
て全面に窒化膜5を形成する。
て全面に窒化膜5を形成する。
【0026】次に、図5に示すように、窒化膜5を異方
性エッチングすることにより、ゲート電極4aの両側壁
部分および配線層4bの側壁部分にサイドウォール膜5
aを形成する。ゲート電極4a,配線層4bおよびサイ
ドウォール膜5aをマスクとしてP型シリコン基板1に
砒素(As)12をイオン注入する。これによって、図
6に示すような、n+ 拡散層6が形成される。この後
、層間酸化膜7を全面に形成した後、所定位置にコンタ
クトホール8を開口する。すなわち、コンタクトホール
8は、層間酸化膜7を貫通し、その一部がn+ 拡散層
6に達し、残りの部分が配線層4bに達している。コン
タクトホール8内にはサイドウォール膜5aが残存する
。
性エッチングすることにより、ゲート電極4aの両側壁
部分および配線層4bの側壁部分にサイドウォール膜5
aを形成する。ゲート電極4a,配線層4bおよびサイ
ドウォール膜5aをマスクとしてP型シリコン基板1に
砒素(As)12をイオン注入する。これによって、図
6に示すような、n+ 拡散層6が形成される。この後
、層間酸化膜7を全面に形成した後、所定位置にコンタ
クトホール8を開口する。すなわち、コンタクトホール
8は、層間酸化膜7を貫通し、その一部がn+ 拡散層
6に達し、残りの部分が配線層4bに達している。コン
タクトホール8内にはサイドウォール膜5aが残存する
。
【0027】図7に示すように、コンタクトホール8内
のサイドウォール膜5a(図6参照)およびその下の酸
化膜3bを除去する。すなわち、窒化膜からなるサイド
ウォール膜5aは、たとえば170℃程度の熱燐酸で選
択的に除去する。その後、異方性エッチングを用いて酸
化膜3bを除去する。この、酸化膜3bを除去する際、
層間酸化膜7は削られてその厚みが減少するので、その
減少分を考慮して予め厚く形成しておくのが好ましい。
のサイドウォール膜5a(図6参照)およびその下の酸
化膜3bを除去する。すなわち、窒化膜からなるサイド
ウォール膜5aは、たとえば170℃程度の熱燐酸で選
択的に除去する。その後、異方性エッチングを用いて酸
化膜3bを除去する。この、酸化膜3bを除去する際、
層間酸化膜7は削られてその厚みが減少するので、その
減少分を考慮して予め厚く形成しておくのが好ましい。
【0028】最後に、図1に示したように、コンタクト
ホール8内に、n+ 拡散層6,n− 拡散層6aおよ
びポリシリコン膜からなる配線層4bの双方に接続する
ようにポリシリコン膜9を形成する。このようにして、
本実施例の半導体装置が形成される。
ホール8内に、n+ 拡散層6,n− 拡散層6aおよ
びポリシリコン膜からなる配線層4bの双方に接続する
ようにポリシリコン膜9を形成する。このようにして、
本実施例の半導体装置が形成される。
【0029】上記のように、本実施例の半導体装置の製
造方法では、コンタクトホール8を開口した後、コンタ
クトホール8内のサイドウォール膜5aおよびその下層
部の酸化膜3bを除去することにより、n− 拡散層6
a表面および配線層4bの側壁部分での実効的なコンタ
クト面積が増大する。また、コンタクトホール8内のサ
イドウォール膜5aのみ除去されるので、ゲート電極4
a上に形成される層間絶縁膜やさらにその上に形成され
る上層配線のステップカバレッジを損なうこともない。
造方法では、コンタクトホール8を開口した後、コンタ
クトホール8内のサイドウォール膜5aおよびその下層
部の酸化膜3bを除去することにより、n− 拡散層6
a表面および配線層4bの側壁部分での実効的なコンタ
クト面積が増大する。また、コンタクトホール8内のサ
イドウォール膜5aのみ除去されるので、ゲート電極4
a上に形成される層間絶縁膜やさらにその上に形成され
る上層配線のステップカバレッジを損なうこともない。
【0030】なお、本実施例では、サイドウォール膜5
aとして窒化膜を用いたが、本発明はこれに限らず酸化
膜であってもよい。サイドウォール膜として酸化膜を用
いる場合、酸化膜3bおよび層間酸化膜7を窒化膜に変
更する方が酸化膜からなるサイドウォール膜を制御よく
除去可能である。また、本実施例では、N型MOS領域
に適用した例を示したが、本発明はこれに限らず、P型
MOS領域に適用しても同様の効果を得ることができる
。さらに、図5において示した製造プロセスで、砒素(
As)を導入した後に、全面にわたってサイドウォール
膜5aを除去しても同様の効果を得ることができる。
aとして窒化膜を用いたが、本発明はこれに限らず酸化
膜であってもよい。サイドウォール膜として酸化膜を用
いる場合、酸化膜3bおよび層間酸化膜7を窒化膜に変
更する方が酸化膜からなるサイドウォール膜を制御よく
除去可能である。また、本実施例では、N型MOS領域
に適用した例を示したが、本発明はこれに限らず、P型
MOS領域に適用しても同様の効果を得ることができる
。さらに、図5において示した製造プロセスで、砒素(
As)を導入した後に、全面にわたってサイドウォール
膜5aを除去しても同様の効果を得ることができる。
【0031】また、サイドウォール膜として、酸化膜と
ポリシリコン膜とを組合わせた多層膜からなるサイドウ
ォール膜を用いてもよい。図8および図9はこのような
本発明の他の実施例のサイドウォール膜の形成方法を説
明するための断面図である。図8および図9を参照して
、このようにゲート電極4aおよび配線層4bの側壁部
分にも予め酸化膜15を形成した後、ポリシリコン膜1
6を形成する。これにより、酸化膜15とポリシリコン
膜16とからなるサイドウォール膜が形成できる。この
ように多層膜からなるサイドウォール膜では、より安定
的にサイドウォール膜を形成し、また除去することが可
能である。
ポリシリコン膜とを組合わせた多層膜からなるサイドウ
ォール膜を用いてもよい。図8および図9はこのような
本発明の他の実施例のサイドウォール膜の形成方法を説
明するための断面図である。図8および図9を参照して
、このようにゲート電極4aおよび配線層4bの側壁部
分にも予め酸化膜15を形成した後、ポリシリコン膜1
6を形成する。これにより、酸化膜15とポリシリコン
膜16とからなるサイドウォール膜が形成できる。この
ように多層膜からなるサイドウォール膜では、より安定
的にサイドウォール膜を形成し、また除去することが可
能である。
【0032】
【発明の効果】請求項1に記載の半導体装置によれば、
半導体基板上に形成された不純物領域の低濃度領域に隣
接して第1の導電層を形成し、不純物領域および第1の
導電層の一部が露出するような開口部を有する絶縁層を
形成し、その開口部内の露出された不純物領域および第
1の導電層に電気的に接続するように第2の導電層を形
成することにより、従来と異なり第1の導電層の側壁部
分のサイドウォール膜がなく不純物領域および第1の導
電層の側壁部分での実効的なコンタクト面積が増加され
る。これにより、半導体装置の集積化に伴なって素子が
微細化された場合にもコンタクト抵抗およびコンタクト
抵抗のばらつきを有効に低減することができる。
半導体基板上に形成された不純物領域の低濃度領域に隣
接して第1の導電層を形成し、不純物領域および第1の
導電層の一部が露出するような開口部を有する絶縁層を
形成し、その開口部内の露出された不純物領域および第
1の導電層に電気的に接続するように第2の導電層を形
成することにより、従来と異なり第1の導電層の側壁部
分のサイドウォール膜がなく不純物領域および第1の導
電層の側壁部分での実効的なコンタクト面積が増加され
る。これにより、半導体装置の集積化に伴なって素子が
微細化された場合にもコンタクト抵抗およびコンタクト
抵抗のばらつきを有効に低減することができる。
【0033】請求項2に記載の半導体装置の製造方法で
は、不純物領域の一部、第1の導電層の一部および側壁
絶縁膜が露出するような開口部を第3の絶縁膜に形成し
た後、その開口部内の側壁絶縁膜および側壁絶縁膜下の
第1の絶縁膜を除去することにより、従来のように第1
の導電層の側壁部分の側壁絶縁膜によってコンタクト面
積が減少するという不都合がなく不純物領域および第1
の導電層の側壁部分での実効的なコンタクト面積が増加
される。この結果、半導体装置の集積化に伴なって素子
が微細化された場合にも、コンタクト抵抗およびコンタ
クト抵抗のばらつきを低減することができる。また、開
口部内の側壁絶縁膜のみを除去することにより、隣接す
るゲート電極上に形成される層間絶縁膜やさらにその上
に形成される上層配線のステップカバレッジを損なうこ
ともないという効果を奏する。
は、不純物領域の一部、第1の導電層の一部および側壁
絶縁膜が露出するような開口部を第3の絶縁膜に形成し
た後、その開口部内の側壁絶縁膜および側壁絶縁膜下の
第1の絶縁膜を除去することにより、従来のように第1
の導電層の側壁部分の側壁絶縁膜によってコンタクト面
積が減少するという不都合がなく不純物領域および第1
の導電層の側壁部分での実効的なコンタクト面積が増加
される。この結果、半導体装置の集積化に伴なって素子
が微細化された場合にも、コンタクト抵抗およびコンタ
クト抵抗のばらつきを低減することができる。また、開
口部内の側壁絶縁膜のみを除去することにより、隣接す
るゲート電極上に形成される層間絶縁膜やさらにその上
に形成される上層配線のステップカバレッジを損なうこ
ともないという効果を奏する。
【図1】本発明の一実施例によるシェアードコンタクト
構造のコンタクト部を有する半導体装置を示した断面図
である。
構造のコンタクト部を有する半導体装置を示した断面図
である。
【図2】図1に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図3】図1に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図4】図1に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図5】図1に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図6】図1に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図7】図1に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図8】本発明の他の実施例のサイドウォール膜の形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図9】本発明の他の実施例のサイドウォール膜の形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図10】従来のシェアードコンタクト構造のコンタク
ト部を有する半導体装置を示した断面図である。
ト部を有する半導体装置を示した断面図である。
【図11】図1に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
【図12】図1に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
【図13】図1に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
【図14】図1に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
【図15】図1に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
1 P型シリコン基板
2 分離用酸化膜
3 酸化膜
3a ゲート酸化膜
3b 酸化膜
4a ゲート電極
4b 配線層
5 窒化膜
5a サイドウォール膜
6 n+ 拡散層
6a n− 拡散層
7 層間絶縁膜(層間酸化膜)
8 コンタクトホール
9 ポリシリコン膜
Claims (2)
- 【請求項1】 半導体基板と、前記半導体基板の主表
面上に形成され、低濃度領域と高濃度領域とを有する不
純物領域と、前記半導体基板上に、前記不純物領域の低
濃度領域に隣接して形成された第1の導電層と、前記半
導体基板上に形成され、前記不純物領域および第1の導
電層の一部が露出するような開口部を有する絶縁層と、
前記開口部内の露出された不純物領域および第1の導電
層に電気的に接続するように前記半導体基板上に形成さ
れた第2の導電層とを備えた、半導体装置。 - 【請求項2】 半導体基板上に第1の絶縁膜を介して
第1の導電層を形成した後、所定形状にパターニングす
る工程と、前記第1の導電層をマスクとして、前記半導
体基板に不純物をイオン注入することにより、低濃度の
不純物領域を形成する工程と、全面に第2の絶縁膜を形
成した後、異方性エッチングすることにより、前記第1
の導電層の側壁部分に側壁絶縁膜を形成する工程と、前
記側壁絶縁膜をマスクとして、前記半導体基板に不純物
をイオン注入することにより、高濃度の不純物領域を形
成する工程と、全面に第3の絶縁膜を形成した後、エッ
チングすることにより、前記不純物領域の一部、第1の
導電層の一部および側壁絶縁膜が露出するような開口部
を形成する工程と、前記開口部内の側壁絶縁膜および前
記側壁絶縁膜下の第1の絶縁膜を除去する工程と、前記
露出された不純物領域および第1の導電層上に電気的に
接続するように第2の導電層を形成する工程とを備えた
、半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7006991A JPH04305922A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7006991A JPH04305922A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04305922A true JPH04305922A (ja) | 1992-10-28 |
Family
ID=13420884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7006991A Withdrawn JPH04305922A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04305922A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
US6967409B2 (en) | 1995-07-27 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1991
- 1991-04-02 JP JP7006991A patent/JPH04305922A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6967409B2 (en) | 1995-07-27 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
US7126174B2 (en) | 1995-07-27 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |