JPH04305922A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04305922A JPH04305922A JP7006991A JP7006991A JPH04305922A JP H04305922 A JPH04305922 A JP H04305922A JP 7006991 A JP7006991 A JP 7006991A JP 7006991 A JP7006991 A JP 7006991A JP H04305922 A JPH04305922 A JP H04305922A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、１つのコンタクトホール内で
配線層と半導体基板との双方に導電層を接続するいわゆ
るシェアードコンタクト構造のコンタクト部を有する半
導体装置およびその製造方法に関する。
の製造方法に関し、特に、１つのコンタクトホール内で
配線層と半導体基板との双方に導電層を接続するいわゆ
るシェアードコンタクト構造のコンタクト部を有する半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置のコンタクト構造の１
つとして、１つのコンタクトホール内で配線層および半
導体基板の双方に導電層を接続するシェアードコンタク
ト構造が知られている。
つとして、１つのコンタクトホール内で配線層および半
導体基板の双方に導電層を接続するシェアードコンタク
ト構造が知られている。
【０００３】図１０は、従来のシェアードコンタクト構
造のコンタクト部を有する半導体装置を示した断面図で
ある。図１０を参照して、従来の半導体装置は、Ｐ型シ
リコン基板１と、Ｐ型シリコン基板１上に所定の間隔を
隔てて形成されたｎ＋ 拡散層６と、ｎ＋ 拡散層６の
端部に形成されたｎ− 拡散層６ａと、ｎ＋ 拡散層６
から所定の間隔を隔てて形成された素子分離のための分
離用酸化膜２と、隣接するｎ＋ 拡散層６間にゲート酸
化膜３ａを介して形成されたポリシリコン膜からなるゲ
ート電極４ａと、ｎ＋ 拡散層６と分離用酸化膜２間に
酸化膜３ｂを介して形成されたポリシリコン膜からなる
配線層４ｂと、ゲート電極４ａおよび配線層４ｂの側壁
部分に形成されたサイドウォール膜１５ａと、Ｐ型シリ
コン基板１，ゲート電極４ａおよび配線層４ｂ上に形成
され、ｎ＋ 拡散層６の一部および配線層４ｂの一部が
露出するようなコンタクトホール８を有する層間絶縁膜
１４と、コンタクトホール８内にｎ＋ 拡散層６および
配線層４ｂの双方に電気的に接続するように形成された
ポリシリコン膜９とを備えている。ｎ− 拡散層６ａに
よりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造が構成されている。隣接する２つのｎ＋ 拡
散層６と、対向する２つのｎ− 拡散層６ａと、ゲート
酸化膜３ａと、ゲート電極４ａとによりＮ型ＭＯＳトラ
ンジスタが構成されている。また、ポリシリコン膜９は
上記のようにｎ＋ 拡散層６と配線層４ｂとの双方に接
続されており、シェアードコンタクト構造となっている
。
造のコンタクト部を有する半導体装置を示した断面図で
ある。図１０を参照して、従来の半導体装置は、Ｐ型シ
リコン基板１と、Ｐ型シリコン基板１上に所定の間隔を
隔てて形成されたｎ＋ 拡散層６と、ｎ＋ 拡散層６の
端部に形成されたｎ− 拡散層６ａと、ｎ＋ 拡散層６
から所定の間隔を隔てて形成された素子分離のための分
離用酸化膜２と、隣接するｎ＋ 拡散層６間にゲート酸
化膜３ａを介して形成されたポリシリコン膜からなるゲ
ート電極４ａと、ｎ＋ 拡散層６と分離用酸化膜２間に
酸化膜３ｂを介して形成されたポリシリコン膜からなる
配線層４ｂと、ゲート電極４ａおよび配線層４ｂの側壁
部分に形成されたサイドウォール膜１５ａと、Ｐ型シリ
コン基板１，ゲート電極４ａおよび配線層４ｂ上に形成
され、ｎ＋ 拡散層６の一部および配線層４ｂの一部が
露出するようなコンタクトホール８を有する層間絶縁膜
１４と、コンタクトホール８内にｎ＋ 拡散層６および
配線層４ｂの双方に電気的に接続するように形成された
ポリシリコン膜９とを備えている。ｎ− 拡散層６ａに
よりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造が構成されている。隣接する２つのｎ＋ 拡
散層６と、対向する２つのｎ− 拡散層６ａと、ゲート
酸化膜３ａと、ゲート電極４ａとによりＮ型ＭＯＳトラ
ンジスタが構成されている。また、ポリシリコン膜９は
上記のようにｎ＋ 拡散層６と配線層４ｂとの双方に接
続されており、シェアードコンタクト構造となっている
。
【０００４】図１１〜図１５は、図１０に示した従来の
半導体装置の製造プロセスを説明するための断面図であ
る。
半導体装置の製造プロセスを説明するための断面図であ
る。
【０００５】図１１〜図１５を参照して、次に従来の半
導体装置の製造プロセスについて説明する。
導体装置の製造プロセスについて説明する。
【０００６】まず、図１１に示すように、Ｐ型シリコン
基板１上に素子分離のための分離用酸化膜２を形成する
。全面に酸化膜３を形成した後ポリシリコン膜を形成す
る。このポリシリコン膜をパターニングすることにより
、ゲート電極４ａと、配線層４ｂとを形成する。
基板１上に素子分離のための分離用酸化膜２を形成する
。全面に酸化膜３を形成した後ポリシリコン膜を形成す
る。このポリシリコン膜をパターニングすることにより
、ゲート電極４ａと、配線層４ｂとを形成する。
【０００７】次に図１２に示すように、ゲート電極４ａ
および配線層４ｂをマスクとしてリン（Ｐ）１０をイオ
ン注入する。
および配線層４ｂをマスクとしてリン（Ｐ）１０をイオ
ン注入する。
【０００８】次に図１３に示すように、ＣＶＤ法により
、酸化膜１５を形成する。
、酸化膜１５を形成する。
【０００９】次に図１４に示すように、異方性エッチン
グを用いて、酸化膜１５（図１３参照）の全面をエッチ
バックし、サイドウォール膜１５ａを形成する。イオン
注入法を用いて、砒素（Ａｓ）１２をＰ型シリコン基板
１にイオン注入する。
グを用いて、酸化膜１５（図１３参照）の全面をエッチ
バックし、サイドウォール膜１５ａを形成する。イオン
注入法を用いて、砒素（Ａｓ）１２をＰ型シリコン基板
１にイオン注入する。
【００１０】次に、図１５に示すように、全面に層間絶
縁膜１４を形成した後所定位置にコンタクトホール８を
開口する。このコンタクトホール８は、微細加工が必要
なため、通常は異方性エッチングにより形成される。し
たがって、配線層４ｂの側壁部分にもサイドウォール膜
１５ａが残存する。
縁膜１４を形成した後所定位置にコンタクトホール８を
開口する。このコンタクトホール８は、微細加工が必要
なため、通常は異方性エッチングにより形成される。し
たがって、配線層４ｂの側壁部分にもサイドウォール膜
１５ａが残存する。
【００１１】最後に、図１０に示したように、コンタク
トホール８内に、配線層４ｂとｎ＋ 拡散層６との双方
に電気的に接続したポリシリコン膜９を形成する。この
ようにして、従来のシェアードコンタクト構造のコンタ
クト部を有する半導体装置は形成されていた。
トホール８内に、配線層４ｂとｎ＋ 拡散層６との双方
に電気的に接続したポリシリコン膜９を形成する。この
ようにして、従来のシェアードコンタクト構造のコンタ
クト部を有する半導体装置は形成されていた。
【００１２】
【発明が解決しようとする課題】前述のように、従来の
シェアードコンタクト構造のコンタクト部を有する半導
体装置では、層間絶縁膜１４にコンタクトホール８を形
成する際、微細加工の必要などから異方性エッチングを
用いる必要があった。そのため、配線層４ｂの側壁部分
にもサイドウォール膜１５ａが残存する形状となってい
た。
シェアードコンタクト構造のコンタクト部を有する半導
体装置では、層間絶縁膜１４にコンタクトホール８を形
成する際、微細加工の必要などから異方性エッチングを
用いる必要があった。そのため、配線層４ｂの側壁部分
にもサイドウォール膜１５ａが残存する形状となってい
た。
【００１３】しかしながら、このようにサイドウォール
膜１５ａが残存した形状では、ｎ＋ 拡散層６とポリシ
リコン膜９とのコンタクト面積およびポリシリコン膜９
と配線層４ｂとのコンタクト面積が減少してしまうとい
う不都合があった。特に、半導体装置の集積化に伴なっ
て素子が微細化されてくるとこの傾向は著しくなる。こ
のようにコンタクト面積が減少すると、コンタクト部分
での接続抵抗が上昇するとともに、サイドウォール膜１
５ａの膜厚の変動等により接続抵抗のばらつきも大きく
なるという問題点があった。この発明は、上記のような
課題を解決するためになされたもので、半導体装置の集
積化に伴って素子が微細化された場合にも、コンタクト
抵抗（接続抵抗）およびコンタクト抵抗（接続抵抗）の
ばらつきを低減することが可能な半導体装置およびその
製造方法を提供することを目的とする。
膜１５ａが残存した形状では、ｎ＋ 拡散層６とポリシ
リコン膜９とのコンタクト面積およびポリシリコン膜９
と配線層４ｂとのコンタクト面積が減少してしまうとい
う不都合があった。特に、半導体装置の集積化に伴なっ
て素子が微細化されてくるとこの傾向は著しくなる。こ
のようにコンタクト面積が減少すると、コンタクト部分
での接続抵抗が上昇するとともに、サイドウォール膜１
５ａの膜厚の変動等により接続抵抗のばらつきも大きく
なるという問題点があった。この発明は、上記のような
課題を解決するためになされたもので、半導体装置の集
積化に伴って素子が微細化された場合にも、コンタクト
抵抗（接続抵抗）およびコンタクト抵抗（接続抵抗）の
ばらつきを低減することが可能な半導体装置およびその
製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１における半導体
装置は、半導体基板と、半導体基板の主表面上に形成さ
れ低濃度領域と高濃度領域とを有する不純物領域と、半
導体基板上に不純物領域の低濃度領域に隣接して形成さ
れた第１の導電層と、半導体基板上に形成され不純物領
域および第１の導電層の一部が露出するような開口部を
有する絶縁層と、開口部内の露出された不純物領域およ
び第１の導電層に電気的に接続するように半導体基板上
に形成された第２の導電層とを備えている。
装置は、半導体基板と、半導体基板の主表面上に形成さ
れ低濃度領域と高濃度領域とを有する不純物領域と、半
導体基板上に不純物領域の低濃度領域に隣接して形成さ
れた第１の導電層と、半導体基板上に形成され不純物領
域および第１の導電層の一部が露出するような開口部を
有する絶縁層と、開口部内の露出された不純物領域およ
び第１の導電層に電気的に接続するように半導体基板上
に形成された第２の導電層とを備えている。
【００１５】請求項２における半導体装置の製造方法は
、半導体基板上に第１の絶縁膜を介して第１の導電層を
形成した後所定形状にパターニングする工程と、第１の
導電層をマスクとして、半導体基板に不純物をイオン注
入することにより、低濃度の不純物領域を形成する工程
と、全面に第２の絶縁膜を形成した後異方性エッチング
することにより第１の導電層の側壁部分に側壁絶縁膜を
形成する工程と、側壁絶縁膜をマスクとして半導体基板
に不純物をイオン注入することにより高濃度の不純物領
域を形成する工程と、全面に第３の絶縁膜を形成した後
エッチングすることにより不純物領域の一部、第１の導
電層の一部および側壁絶縁膜が露出するような開口部を
形成する工程と、開口部内の側壁絶縁膜および側壁絶縁
膜下の第１の絶縁膜を除去する工程と、露出された不純
物領域および第１導電層に電気的に接続するように第２
の導電層を形成する工程とを備えている。
、半導体基板上に第１の絶縁膜を介して第１の導電層を
形成した後所定形状にパターニングする工程と、第１の
導電層をマスクとして、半導体基板に不純物をイオン注
入することにより、低濃度の不純物領域を形成する工程
と、全面に第２の絶縁膜を形成した後異方性エッチング
することにより第１の導電層の側壁部分に側壁絶縁膜を
形成する工程と、側壁絶縁膜をマスクとして半導体基板
に不純物をイオン注入することにより高濃度の不純物領
域を形成する工程と、全面に第３の絶縁膜を形成した後
エッチングすることにより不純物領域の一部、第１の導
電層の一部および側壁絶縁膜が露出するような開口部を
形成する工程と、開口部内の側壁絶縁膜および側壁絶縁
膜下の第１の絶縁膜を除去する工程と、露出された不純
物領域および第１導電層に電気的に接続するように第２
の導電層を形成する工程とを備えている。
【００１６】
【作用】請求項１に記載の半導体装置では、半導体基板
上に形成された不純物領域の低濃度領域に隣接して第１
の導電層が形成され、その不純物領域および第１の導電
層の一部が露出するような開口部を有する絶縁層が形成
され、その露出された不純物領域および第１の導電層に
電気的に接続するように第２の導電層が形成されるので
、従来のように第１の導電層の側壁部分のサイドウォー
ル膜によるコンタクト面積の減少がなく、不純物領域お
よび第１の導電層の側壁部分での実効的なコンタクト面
積が増加される。
上に形成された不純物領域の低濃度領域に隣接して第１
の導電層が形成され、その不純物領域および第１の導電
層の一部が露出するような開口部を有する絶縁層が形成
され、その露出された不純物領域および第１の導電層に
電気的に接続するように第２の導電層が形成されるので
、従来のように第１の導電層の側壁部分のサイドウォー
ル膜によるコンタクト面積の減少がなく、不純物領域お
よび第１の導電層の側壁部分での実効的なコンタクト面
積が増加される。
【００１７】請求項２に係る半導体装置の製造方法では
、第３の絶縁膜に開口部を形成した後、その開口部内の
第１の導電層の側壁部分に形成された側壁絶縁膜および
その側壁絶縁膜下の第１の絶縁膜が除去されるので、不
純物領域および第１の導電層の側壁部分での実効的なコ
ンタクト面積が増加される。また、隣接するゲート電極
上に形成される層間絶縁膜やさらにその上に形成される
上層配線のステップカバレッジを損なうこともない。
、第３の絶縁膜に開口部を形成した後、その開口部内の
第１の導電層の側壁部分に形成された側壁絶縁膜および
その側壁絶縁膜下の第１の絶縁膜が除去されるので、不
純物領域および第１の導電層の側壁部分での実効的なコ
ンタクト面積が増加される。また、隣接するゲート電極
上に形成される層間絶縁膜やさらにその上に形成される
上層配線のステップカバレッジを損なうこともない。
【００１８】
【発明の実施例】以下、本発明の一実施例を図面に基づ
いて説明する。
いて説明する。
【００１９】図１は、本発明の一実施例によるシェアー
ドコンタクト構造のコンタクト部を有する半導体装置を
示した断面図である。
ドコンタクト構造のコンタクト部を有する半導体装置を
示した断面図である。
【００２０】図１を参照して、本実施例の半導体装置は
、Ｐ型シリコン基板１と、Ｐ型シリコン基板１上の所定
領域に素子分離のために形成された分離用酸化膜２と、
Ｐ型シリコン基板１上の所定領域に所定の間隔を隔てて
形成されたｎ＋ 拡散層６と、ｎ＋ 拡散層６の端部に
形成されたｎ− 拡散層６ａと、隣接するｎ＋ 拡散層
６間にゲート酸化膜３ａを介して形成されたゲート電極
４ａと、ｎ＋ 拡散層６と分離用酸化膜２間の領域およ
び分離用酸化膜２上に酸化膜３ｂを介して形成された配
線層４ｂと、ゲート電極４ａの両側壁部分に形成された
サイドウォール膜５ａと、Ｐ型シリコン基板１上，ゲー
ト電極４ａ上および配線層４ｂ上に形成され、所定領域
にコンタクトホール８を有する層間酸化膜（層間絶縁膜
）７と、層間酸化膜７のコンタクトホール８内に、ｎ＋
拡散層６，ｎ− 拡散層６ａおよび配線層４ｂに電気
的に接続するように形成されたポリシリコン膜９とを備
えている。本実施例でも図１０に示した従来の半導体装
置と同様、ポリシリコン膜９が、コンタクトホール８内
でｎ＋ 拡散層６，ｎ−拡散層６ａおよび配線層４ｂの
双方に接続されたいわゆるシェアードコンタクト構造と
なっている。また、隣接する２つのｎ＋ 拡散層６と、
対向する２つのｎ− 拡散層６ａと、ゲート酸化膜３ａ
と、ゲート電極４ａとによりＮ型ＭＯＳトランジスタが
構成される。 なお、ｎ− 拡散層６ａにより、ＬＤＤ構造が構成され
る。
、Ｐ型シリコン基板１と、Ｐ型シリコン基板１上の所定
領域に素子分離のために形成された分離用酸化膜２と、
Ｐ型シリコン基板１上の所定領域に所定の間隔を隔てて
形成されたｎ＋ 拡散層６と、ｎ＋ 拡散層６の端部に
形成されたｎ− 拡散層６ａと、隣接するｎ＋ 拡散層
６間にゲート酸化膜３ａを介して形成されたゲート電極
４ａと、ｎ＋ 拡散層６と分離用酸化膜２間の領域およ
び分離用酸化膜２上に酸化膜３ｂを介して形成された配
線層４ｂと、ゲート電極４ａの両側壁部分に形成された
サイドウォール膜５ａと、Ｐ型シリコン基板１上，ゲー
ト電極４ａ上および配線層４ｂ上に形成され、所定領域
にコンタクトホール８を有する層間酸化膜（層間絶縁膜
）７と、層間酸化膜７のコンタクトホール８内に、ｎ＋
拡散層６，ｎ− 拡散層６ａおよび配線層４ｂに電気
的に接続するように形成されたポリシリコン膜９とを備
えている。本実施例でも図１０に示した従来の半導体装
置と同様、ポリシリコン膜９が、コンタクトホール８内
でｎ＋ 拡散層６，ｎ−拡散層６ａおよび配線層４ｂの
双方に接続されたいわゆるシェアードコンタクト構造と
なっている。また、隣接する２つのｎ＋ 拡散層６と、
対向する２つのｎ− 拡散層６ａと、ゲート酸化膜３ａ
と、ゲート電極４ａとによりＮ型ＭＯＳトランジスタが
構成される。 なお、ｎ− 拡散層６ａにより、ＬＤＤ構造が構成され
る。
【００２１】このように、本実施例では、従来と異なり
、配線層４ｂの側壁部分にサイドウォール膜が形成され
ていない。この結果、ポリシリコン膜９とｎ＋ 拡散層
６とのコンタクト面積およびポリシリコン膜９と配線層
４ｂとのコンタクト面積が従来に比べて実効的に増加す
る。これにより、従来問題となっていた半導体装置の集
積化に伴なって素子が微細化された場合のコンタクト抵
抗およびコンタクト抵抗のばらつきを有効に低減するこ
とができる。
、配線層４ｂの側壁部分にサイドウォール膜が形成され
ていない。この結果、ポリシリコン膜９とｎ＋ 拡散層
６とのコンタクト面積およびポリシリコン膜９と配線層
４ｂとのコンタクト面積が従来に比べて実効的に増加す
る。これにより、従来問題となっていた半導体装置の集
積化に伴なって素子が微細化された場合のコンタクト抵
抗およびコンタクト抵抗のばらつきを有効に低減するこ
とができる。
【００２２】図２〜図７は、図１に示した半導体装置の
製造プロセスを説明するための断面図である。次に、図
２〜図７を参照して、製造プロセスについて説明する。
製造プロセスを説明するための断面図である。次に、図
２〜図７を参照して、製造プロセスについて説明する。
【００２３】まず、図２に示すように、Ｐ型シリコン基
板１上に素子分離のための分離用酸化膜２を形成する。 全面に酸化膜３を形成した後酸化膜３上にポリシリコン
膜を形成する。このポリシリコン膜をパターニングする
ことにより、ゲート電極４ａと配線層４ｂを形成する。
板１上に素子分離のための分離用酸化膜２を形成する。 全面に酸化膜３を形成した後酸化膜３上にポリシリコン
膜を形成する。このポリシリコン膜をパターニングする
ことにより、ゲート電極４ａと配線層４ｂを形成する。
【００２４】次に、図３に示すように、ゲート電極４ａ
および配線層４ｂをマスクとして、Ｐ型シリコン基板１
にリン（Ｐ）１０をイオン注入する。これにより、ｎ−
拡散層６ａを形成する。
および配線層４ｂをマスクとして、Ｐ型シリコン基板１
にリン（Ｐ）１０をイオン注入する。これにより、ｎ−
拡散層６ａを形成する。
【００２５】次に、図４に示すように、ＣＶＤ法を用い
て全面に窒化膜５を形成する。
て全面に窒化膜５を形成する。
【００２６】次に、図５に示すように、窒化膜５を異方
性エッチングすることにより、ゲート電極４ａの両側壁
部分および配線層４ｂの側壁部分にサイドウォール膜５
ａを形成する。ゲート電極４ａ，配線層４ｂおよびサイ
ドウォール膜５ａをマスクとしてＰ型シリコン基板１に
砒素（Ａｓ）１２をイオン注入する。これによって、図
６に示すような、ｎ＋ 拡散層６が形成される。この後
、層間酸化膜７を全面に形成した後、所定位置にコンタ
クトホール８を開口する。すなわち、コンタクトホール
８は、層間酸化膜７を貫通し、その一部がｎ＋ 拡散層
６に達し、残りの部分が配線層４ｂに達している。コン
タクトホール８内にはサイドウォール膜５ａが残存する
。
性エッチングすることにより、ゲート電極４ａの両側壁
部分および配線層４ｂの側壁部分にサイドウォール膜５
ａを形成する。ゲート電極４ａ，配線層４ｂおよびサイ
ドウォール膜５ａをマスクとしてＰ型シリコン基板１に
砒素（Ａｓ）１２をイオン注入する。これによって、図
６に示すような、ｎ＋ 拡散層６が形成される。この後
、層間酸化膜７を全面に形成した後、所定位置にコンタ
クトホール８を開口する。すなわち、コンタクトホール
８は、層間酸化膜７を貫通し、その一部がｎ＋ 拡散層
６に達し、残りの部分が配線層４ｂに達している。コン
タクトホール８内にはサイドウォール膜５ａが残存する
。
【００２７】図７に示すように、コンタクトホール８内
のサイドウォール膜５ａ（図６参照）およびその下の酸
化膜３ｂを除去する。すなわち、窒化膜からなるサイド
ウォール膜５ａは、たとえば１７０℃程度の熱燐酸で選
択的に除去する。その後、異方性エッチングを用いて酸
化膜３ｂを除去する。この、酸化膜３ｂを除去する際、
層間酸化膜７は削られてその厚みが減少するので、その
減少分を考慮して予め厚く形成しておくのが好ましい。
のサイドウォール膜５ａ（図６参照）およびその下の酸
化膜３ｂを除去する。すなわち、窒化膜からなるサイド
ウォール膜５ａは、たとえば１７０℃程度の熱燐酸で選
択的に除去する。その後、異方性エッチングを用いて酸
化膜３ｂを除去する。この、酸化膜３ｂを除去する際、
層間酸化膜７は削られてその厚みが減少するので、その
減少分を考慮して予め厚く形成しておくのが好ましい。
【００２８】最後に、図１に示したように、コンタクト
ホール８内に、ｎ＋ 拡散層６，ｎ− 拡散層６ａおよ
びポリシリコン膜からなる配線層４ｂの双方に接続する
ようにポリシリコン膜９を形成する。このようにして、
本実施例の半導体装置が形成される。
ホール８内に、ｎ＋ 拡散層６，ｎ− 拡散層６ａおよ
びポリシリコン膜からなる配線層４ｂの双方に接続する
ようにポリシリコン膜９を形成する。このようにして、
本実施例の半導体装置が形成される。
【００２９】上記のように、本実施例の半導体装置の製
造方法では、コンタクトホール８を開口した後、コンタ
クトホール８内のサイドウォール膜５ａおよびその下層
部の酸化膜３ｂを除去することにより、ｎ− 拡散層６
ａ表面および配線層４ｂの側壁部分での実効的なコンタ
クト面積が増大する。また、コンタクトホール８内のサ
イドウォール膜５ａのみ除去されるので、ゲート電極４
ａ上に形成される層間絶縁膜やさらにその上に形成され
る上層配線のステップカバレッジを損なうこともない。
造方法では、コンタクトホール８を開口した後、コンタ
クトホール８内のサイドウォール膜５ａおよびその下層
部の酸化膜３ｂを除去することにより、ｎ− 拡散層６
ａ表面および配線層４ｂの側壁部分での実効的なコンタ
クト面積が増大する。また、コンタクトホール８内のサ
イドウォール膜５ａのみ除去されるので、ゲート電極４
ａ上に形成される層間絶縁膜やさらにその上に形成され
る上層配線のステップカバレッジを損なうこともない。
【００３０】なお、本実施例では、サイドウォール膜５
ａとして窒化膜を用いたが、本発明はこれに限らず酸化
膜であってもよい。サイドウォール膜として酸化膜を用
いる場合、酸化膜３ｂおよび層間酸化膜７を窒化膜に変
更する方が酸化膜からなるサイドウォール膜を制御よく
除去可能である。また、本実施例では、Ｎ型ＭＯＳ領域
に適用した例を示したが、本発明はこれに限らず、Ｐ型
ＭＯＳ領域に適用しても同様の効果を得ることができる
。さらに、図５において示した製造プロセスで、砒素（
Ａｓ）を導入した後に、全面にわたってサイドウォール
膜５ａを除去しても同様の効果を得ることができる。
ａとして窒化膜を用いたが、本発明はこれに限らず酸化
膜であってもよい。サイドウォール膜として酸化膜を用
いる場合、酸化膜３ｂおよび層間酸化膜７を窒化膜に変
更する方が酸化膜からなるサイドウォール膜を制御よく
除去可能である。また、本実施例では、Ｎ型ＭＯＳ領域
に適用した例を示したが、本発明はこれに限らず、Ｐ型
ＭＯＳ領域に適用しても同様の効果を得ることができる
。さらに、図５において示した製造プロセスで、砒素（
Ａｓ）を導入した後に、全面にわたってサイドウォール
膜５ａを除去しても同様の効果を得ることができる。
【００３１】また、サイドウォール膜として、酸化膜と
ポリシリコン膜とを組合わせた多層膜からなるサイドウ
ォール膜を用いてもよい。図８および図９はこのような
本発明の他の実施例のサイドウォール膜の形成方法を説
明するための断面図である。図８および図９を参照して
、このようにゲート電極４ａおよび配線層４ｂの側壁部
分にも予め酸化膜１５を形成した後、ポリシリコン膜１
６を形成する。これにより、酸化膜１５とポリシリコン
膜１６とからなるサイドウォール膜が形成できる。この
ように多層膜からなるサイドウォール膜では、より安定
的にサイドウォール膜を形成し、また除去することが可
能である。
ポリシリコン膜とを組合わせた多層膜からなるサイドウ
ォール膜を用いてもよい。図８および図９はこのような
本発明の他の実施例のサイドウォール膜の形成方法を説
明するための断面図である。図８および図９を参照して
、このようにゲート電極４ａおよび配線層４ｂの側壁部
分にも予め酸化膜１５を形成した後、ポリシリコン膜１
６を形成する。これにより、酸化膜１５とポリシリコン
膜１６とからなるサイドウォール膜が形成できる。この
ように多層膜からなるサイドウォール膜では、より安定
的にサイドウォール膜を形成し、また除去することが可
能である。
【００３２】
【発明の効果】請求項１に記載の半導体装置によれば、
半導体基板上に形成された不純物領域の低濃度領域に隣
接して第１の導電層を形成し、不純物領域および第１の
導電層の一部が露出するような開口部を有する絶縁層を
形成し、その開口部内の露出された不純物領域および第
１の導電層に電気的に接続するように第２の導電層を形
成することにより、従来と異なり第１の導電層の側壁部
分のサイドウォール膜がなく不純物領域および第１の導
電層の側壁部分での実効的なコンタクト面積が増加され
る。これにより、半導体装置の集積化に伴なって素子が
微細化された場合にもコンタクト抵抗およびコンタクト
抵抗のばらつきを有効に低減することができる。
半導体基板上に形成された不純物領域の低濃度領域に隣
接して第１の導電層を形成し、不純物領域および第１の
導電層の一部が露出するような開口部を有する絶縁層を
形成し、その開口部内の露出された不純物領域および第
１の導電層に電気的に接続するように第２の導電層を形
成することにより、従来と異なり第１の導電層の側壁部
分のサイドウォール膜がなく不純物領域および第１の導
電層の側壁部分での実効的なコンタクト面積が増加され
る。これにより、半導体装置の集積化に伴なって素子が
微細化された場合にもコンタクト抵抗およびコンタクト
抵抗のばらつきを有効に低減することができる。
【００３３】請求項２に記載の半導体装置の製造方法で
は、不純物領域の一部、第１の導電層の一部および側壁
絶縁膜が露出するような開口部を第３の絶縁膜に形成し
た後、その開口部内の側壁絶縁膜および側壁絶縁膜下の
第１の絶縁膜を除去することにより、従来のように第１
の導電層の側壁部分の側壁絶縁膜によってコンタクト面
積が減少するという不都合がなく不純物領域および第１
の導電層の側壁部分での実効的なコンタクト面積が増加
される。この結果、半導体装置の集積化に伴なって素子
が微細化された場合にも、コンタクト抵抗およびコンタ
クト抵抗のばらつきを低減することができる。また、開
口部内の側壁絶縁膜のみを除去することにより、隣接す
るゲート電極上に形成される層間絶縁膜やさらにその上
に形成される上層配線のステップカバレッジを損なうこ
ともないという効果を奏する。
は、不純物領域の一部、第１の導電層の一部および側壁
絶縁膜が露出するような開口部を第３の絶縁膜に形成し
た後、その開口部内の側壁絶縁膜および側壁絶縁膜下の
第１の絶縁膜を除去することにより、従来のように第１
の導電層の側壁部分の側壁絶縁膜によってコンタクト面
積が減少するという不都合がなく不純物領域および第１
の導電層の側壁部分での実効的なコンタクト面積が増加
される。この結果、半導体装置の集積化に伴なって素子
が微細化された場合にも、コンタクト抵抗およびコンタ
クト抵抗のばらつきを低減することができる。また、開
口部内の側壁絶縁膜のみを除去することにより、隣接す
るゲート電極上に形成される層間絶縁膜やさらにその上
に形成される上層配線のステップカバレッジを損なうこ
ともないという効果を奏する。
【図１】本発明の一実施例によるシェアードコンタクト
構造のコンタクト部を有する半導体装置を示した断面図
である。
構造のコンタクト部を有する半導体装置を示した断面図
である。
【図２】図１に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図３】図１に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図４】図１に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図５】図１に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図６】図１に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図７】図１に示した半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図８】本発明の他の実施例のサイドウォール膜の形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図９】本発明の他の実施例のサイドウォール膜の形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１０】従来のシェアードコンタクト構造のコンタク
ト部を有する半導体装置を示した断面図である。
ト部を有する半導体装置を示した断面図である。
【図１１】図１に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
【図１２】図１に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
【図１３】図１に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
【図１４】図１に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
【図１５】図１に示した従来の半導体装置の製造プロセ
スを説明するための断面図である。
スを説明するための断面図である。
１ Ｐ型シリコン基板
２ 分離用酸化膜
３ 酸化膜
３ａ ゲート酸化膜
３ｂ 酸化膜
４ａ ゲート電極
４ｂ 配線層
５ 窒化膜
５ａ サイドウォール膜
６ ｎ＋ 拡散層
６ａ ｎ− 拡散層
７ 層間絶縁膜（層間酸化膜）
８ コンタクトホール
９ ポリシリコン膜
Claims (2)
- 【請求項１】 半導体基板と、前記半導体基板の主表
面上に形成され、低濃度領域と高濃度領域とを有する不
純物領域と、前記半導体基板上に、前記不純物領域の低
濃度領域に隣接して形成された第１の導電層と、前記半
導体基板上に形成され、前記不純物領域および第１の導
電層の一部が露出するような開口部を有する絶縁層と、
前記開口部内の露出された不純物領域および第１の導電
層に電気的に接続するように前記半導体基板上に形成さ
れた第２の導電層とを備えた、半導体装置。 - 【請求項２】 半導体基板上に第１の絶縁膜を介して
第１の導電層を形成した後、所定形状にパターニングす
る工程と、前記第１の導電層をマスクとして、前記半導
体基板に不純物をイオン注入することにより、低濃度の
不純物領域を形成する工程と、全面に第２の絶縁膜を形
成した後、異方性エッチングすることにより、前記第１
の導電層の側壁部分に側壁絶縁膜を形成する工程と、前
記側壁絶縁膜をマスクとして、前記半導体基板に不純物
をイオン注入することにより、高濃度の不純物領域を形
成する工程と、全面に第３の絶縁膜を形成した後、エッ
チングすることにより、前記不純物領域の一部、第１の
導電層の一部および側壁絶縁膜が露出するような開口部
を形成する工程と、前記開口部内の側壁絶縁膜および前
記側壁絶縁膜下の第１の絶縁膜を除去する工程と、前記
露出された不純物領域および第１の導電層上に電気的に
接続するように第２の導電層を形成する工程とを備えた
、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006991A JPH04305922A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006991A JPH04305922A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305922A true JPH04305922A (ja) | 1992-10-28 |
Family
ID=13420884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7006991A Withdrawn JPH04305922A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305922A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
| US6967409B2 (en) | 1995-07-27 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1991
- 1991-04-02 JP JP7006991A patent/JPH04305922A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967409B2 (en) | 1995-07-27 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7126174B2 (en) | 1995-07-27 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |