JPH0430541A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000005530 etching Methods 0.000 abstract description 2
- 239000010409 thin film Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 10
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、とくに２層のリードフレー
ムに半導体素子を搭載した半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor device, and particularly to a semiconductor device in which a semiconductor element is mounted on a two-layer lead frame.
（従来技術）
半導体素子を搭載するリードフレームでは、近年、半導
体素子の高集積化、高速化にともなってインナーリード
とは別に電源プレーン、接地プレーンを設けた多層リー
ドフレームが提供されている。(Prior Art) With regard to lead frames on which semiconductor elements are mounted, in recent years, as semiconductor elements have become more highly integrated and faster, multilayer lead frames have been provided in which power planes and ground planes are provided separately from inner leads.
第５図は多層リードフレームを用いた半導体装置の従来
例を示す。この例のリードフレームは。FIG. 5 shows a conventional example of a semiconductor device using a multilayer lead frame. The lead frame in this example is.
半導体素子１を接合するステージ部を兼ねた接地プレー
ン２上に電源プレーン３を接合し、電源プレーン３上に
信号線用のインナーリード４を接合したものである。こ
のように、リードフレームを多層に設けると、従来イン
ナーリード中で分配していた電源用リードおよび接地用
リードを電源プレーンおよび接地プレーンで共用できる
から、インナーリードが信号線として効率的に使用でき
、有効に多ピン化を図ることができる。A power plane 3 is bonded onto a ground plane 2 which also serves as a stage portion for bonding a semiconductor element 1, and an inner lead 4 for a signal line is bonded onto the power plane 3. In this way, by providing a multilayer lead frame, the power supply lead and grounding lead, which were conventionally distributed in the inner lead, can be shared between the power supply plane and the grounding plane, so the inner lead can be used efficiently as a signal line. , it is possible to effectively increase the number of pins.
また、電源プレーンを別体にすることによって信号線に
対するノイズの影響を抑えることができ、また接地プレ
ーンを設けることによって高速化を図ることができて電
気的特性を向上させることができるという利点がある。In addition, by providing a separate power plane, the influence of noise on signal lines can be suppressed, and by providing a ground plane, speeds can be increased and electrical characteristics can be improved. be.
また、接地プレーンは放熱板としての効果を有する。Further, the ground plane has the effect of a heat sink.
第６図に示すリードフレームは上記の３層リードフレー
ムを簡素化して２層構造としたものである。この例では
ステージＳ上に枠状に形成した電源プレーン６を設け、
電源プレーン６の周囲に電源プレーン６と同一平面でイ
ンナーリード４を設けている。半導体素子１はワイヤボ
ンディングによってインナーリード４および電源プレー
ン６と接続する。この例でも、上記例と同様にインナー
リード中から電源用リード、接地用リードをなくすこと
ができること、インナーリードのボンディング位置を後
退させることによってインナーリードの配設面積が拡大
できこれによってインナーリードの本数を増大させるこ
とができるという利点がある。The lead frame shown in FIG. 6 is a simplified two-layer structure of the three-layer lead frame described above. In this example, a frame-shaped power plane 6 is provided on the stage S,
Inner leads 4 are provided around the power plane 6 on the same plane as the power plane 6. The semiconductor element 1 is connected to the inner lead 4 and the power plane 6 by wire bonding. In this example, as in the above example, the power supply lead and ground lead can be eliminated from the inner lead, and by moving the bonding position of the inner lead back, the installation area of the inner lead can be expanded. There is an advantage that the number can be increased.
（発明が解決しようとする課題）
多層リードフレームは上記のように半導体素子の高集積
化、高速化等の電気的特性の向上を図ることができるが
、従来のようにワイヤボンディングによって半導体素子
とインナーリードとを接続する方法の場合は、ワイヤボ
ンディングの最小ピッチに制約があること、ボンディン
グワイヤの長さに制約があること等によって形成できる
リード本数は２００ピン程度が限界となるという問題点
がある。(Problems to be Solved by the Invention) As mentioned above, multilayer lead frames can improve electrical characteristics such as higher integration and higher speed of semiconductor elements, but they cannot be connected to semiconductor elements by wire bonding as in the past. In the case of the method of connecting with the inner lead, there is a problem that the number of leads that can be formed is limited to about 200 pins due to restrictions on the minimum pitch of wire bonding, restrictions on the length of the bonding wire, etc. be.
そこで１本発明は上記問題点を解消すべくなされたもの
であり、その目的とするところは多層リードフレームを
用いてさらに多ピン化を図ることができるとともに、電
気的特性も改善することのできる半導体装置を提供しよ
うとするものである。Therefore, the present invention has been made to solve the above problems, and its purpose is to make it possible to increase the number of pins by using a multilayer lead frame, and to also improve the electrical characteristics. The purpose is to provide a semiconductor device.
（課題を解決するための手段） 本発明は上記目的を達成するため次の構成をそなえる。(Means for solving problems) The present invention has the following configuration to achieve the above object.
すなわち、電源ラインあるいは接地ラインに接続した電
源用あるいは接地用のプレーンを枠状に形成してステー
ジ上に電気的絶縁層を介して接合し、前記プレーンの外
周囲にプレーンと同一高さでインナーリードを配設した
２層のリードフレームに半導体素子を搭載して成る半導
体装置において、前記プレーンの外周縁から前記インナ
ーリードと同一高さで、インナーリードの中間にボンデ
ィング部を突出させて設け、半導体素子とインナーリー
ドおよび前記ボンディング部との間をＴＡＢ用テープを
用いて接続したことを特徴とする。That is, a power supply or grounding plane connected to a power supply line or a grounding line is formed in the shape of a frame and bonded to the stage via an electrically insulating layer, and an inner wall is placed around the outer periphery of the plane at the same height as the plane. In a semiconductor device in which a semiconductor element is mounted on a two-layer lead frame on which leads are arranged, a bonding portion is provided protruding from the outer periphery of the plane at the same height as the inner leads and in the middle of the inner leads, The present invention is characterized in that a TAB tape is used to connect the semiconductor element, the inner lead, and the bonding portion.
また、前記プレーンが電源プレーンであり前記ＴＡＢ用
テープがベースフィルムの片面に回路パターンが設けら
れ、他面に接地プレーンが設けられたことを特徴とし、
また、前記プレーンが接地プレーンであり前記Ｔ Ａ
Ｂ用テープがベースフィルムの片面に回路パターンが設
けられ、他面に電源プレーンが設けられたことを特徴と
する。Further, the plane is a power plane, and the TAB tape is characterized in that a circuit pattern is provided on one side of a base film and a ground plane is provided on the other side,
Further, the plane is a ground plane and the T A
The B tape is characterized in that a circuit pattern is provided on one side of the base film, and a power supply plane is provided on the other side.
（作用）
ステージに接合された半導体素子はＴＡＢ用テープによ
ってインナーリードおよび電源用あるいは接地用のプレ
ーンと接続される。電源用あるいは接地用のプレーンの
外周縁からインナーリードと同一高さでボンディング部
が延出され、インナーリードのボンデインク部とプレー
ンのボンディング部が同一直線」−に配置されたことに
より、インナーリードとプレーンとが一括ボンディンク
によって接続される。(Function) The semiconductor element bonded to the stage is connected to the inner lead and the power supply or ground plane using the TAB tape. The bonding part extends from the outer periphery of the power supply or grounding plane at the same height as the inner lead, and the bonding part of the inner lead and the bonding part of the plane are arranged in the same straight line. The plane is connected by bulk bonding.
（実施例）
以下、本発明の好適な実施例につき図面に基づいて詳細
に説明する。(Embodiments) Hereinafter, preferred embodiments of the present invention will be described in detail based on the drawings.
第１図は、本発明に係る半導体装置の第］実施例を示す
断面図である。FIG. 1 is a sectional view showing a second embodiment of a semiconductor device according to the present invention.
図で１０は接地プレーンを兼ねるステージで、１２およ
び１４はポリイミド等の電気的絶縁層１６を介してステ
ージ１０に接合した電源プレーンおよびインナーリード
である。In the figure, 10 is a stage that also serves as a ground plane, and 12 and 14 are a power plane and inner leads that are connected to the stage 10 via an electrically insulating layer 16 made of polyimide or the like.
１８は半導体素子１と電源プレーン１２．インナーリー
ド１４との間を接続するＴＡＢ用テープである。ＴＡＢ
用テープ１８はベースフィルム２０の上面に回路パター
ン２２を形成してなるもので、ベースフィルム２０から
インナー側に延びる回路パターン２２が半導体素子１の
上面に接続され、ベースフィルム２０からアウター側に
延びる回路パターンが電源プレーン１２あるいはインナ
ーリード１４に接続される。18 is a semiconductor element 1 and a power plane 12. This is a TAB tape that connects with the inner lead 14. TAB
The circuit pattern 22 is formed on the upper surface of a base film 20, and the circuit pattern 22 extends from the base film 20 toward the inner side, is connected to the upper surface of the semiconductor element 1, and extends from the base film 20 toward the outer side. A circuit pattern is connected to the power plane 12 or inner lead 14.
第２図は上記電源プレーン１２およびインナーリード１
４等の平面配置を示す説明図である。電源プレーン１２
は半導体素子１を囲んで枠状に形成され、電源プレーン
１２の外周縁に近接してインナーリード１４が配設され
る。Figure 2 shows the power plane 12 and inner lead 1.
FIG. Power plane 12
is formed into a frame shape surrounding the semiconductor element 1 , and an inner lead 14 is disposed close to the outer periphery of the power supply plane 12 .
図で斜線部Ａは上記ＴＡＢ用テープ１８かり一ドフレー
ム上で配置される範囲であり、斜線部Ａの内周側の半導
体素子１との重なり部分は半導体素子１との接続部分、
斜線部Ａの外周側のインナーリード１４との重なり部分
はインナーリード１４および電源プレーン１２との接続
部分を示す。In the figure, the shaded area A is the range where the TAB tape 18 is placed on the frame, and the overlapped area with the semiconductor element 1 on the inner peripheral side of the shaded area A is the connection area with the semiconductor element 1,
The overlapping portion with the inner lead 14 on the outer circumferential side of the hatched portion A indicates the connection portion between the inner lead 14 and the power supply plane 12 .
ＴＡＢ用テープは一括ボンデイングによって回路パター
ンを接続できることが特徴であるが、この−括ボンディ
ングを可能にするには個々のボンディング位置が同一直
線上にある必要がある。そこで、本実施例では、半導体
素子１の接続端子のうち電源プレーン１２との接続をと
る端子位置に合わせて電源プレーン１２の外周縁から電
源プレーン１２と同一高さで電源用ボンディング部１２
ａを突出させ、インナーリード１４とボンディングする
と同時に電源プレーン１２にボンディングできるように
している。電源用ボンディング部１２ａは図のように隣
接するインナーリード１４の中間位置に延出させるよう
にする。A TAB tape is characterized in that circuit patterns can be connected by batch bonding, but in order to make this batch bonding possible, the individual bonding positions must be on the same straight line. Therefore, in this embodiment, the power supply bonding portion 12 is positioned at the same height as the power plane 12 from the outer periphery of the power plane 12 in accordance with the position of the terminal that connects with the power plane 12 among the connection terminals of the semiconductor element 1.
a is made to protrude so that it can be bonded to the inner lead 14 and to the power supply plane 12 at the same time. The power supply bonding part 12a is made to extend to an intermediate position between adjacent inner leads 14 as shown in the figure.
このように、ＴＡＢ用テープ１８を用いて半導体素子１
とリードフレームとを接続した場合は、ＴＡＢ用テープ
１８に形成する回路パターン２２が導体薄膜をエツチン
グして形成できることがら容易に微細パターンが形成で
きること、またインナーリード１４がより多ピンに形成
できることから多ピン化を効果的に図ることが可能とな
る。In this way, using the TAB tape 18, the semiconductor element 1
When the lead frame is connected to the TAB tape 18, the circuit pattern 22 formed on the TAB tape 18 can be formed by etching a conductor thin film, so a fine pattern can be easily formed, and the inner lead 14 can be formed with a larger number of pins. It becomes possible to effectively increase the number of pins.
なお、上記実施例ではステージ１０上に電源プレーンを
設ける例で説明したが、電源プレーンのかわりに接地プ
レーンとしても同様である。Although the above embodiment has been described with reference to an example in which a power plane is provided on the stage 10, a ground plane may be used instead of the power plane.
第３回は半導体装置の第２実施例を示す断面図である。The third example is a cross-sectional view showing the second embodiment of the semiconductor device.
この実施例はステージ１０および電源プレーン１２．イ
ンナーリード１４等の構成は上記実施例と同様であるが
、半導体素子１とリードフレームとを接続するＴＡＢ用
テープとして、接地プレーンを有するＴＡＢ用テープを
使用した点が異なる。This embodiment includes a stage 10 and a power plane 12. The structure of the inner leads 14 and the like is the same as in the above embodiment, except that a TAB tape having a ground plane is used as the TAB tape for connecting the semiconductor element 1 and the lead frame.
すなわち、本実施例ではベースフィルム２０を挟んで回
路パターン２２と反対側の面に接地プレーン２４を設け
たＴＡＢ用テープを用いて半導体素子１をリードフレー
ムに接続する。なお、接地プレーン２４と電源プレーン
１２との間は電気的絶縁性を有する絶縁材を介して接合
する。That is, in this embodiment, the semiconductor element 1 is connected to the lead frame using a TAB tape having a ground plane 24 on the opposite side of the circuit pattern 22 with the base film 20 interposed therebetween. Note that the ground plane 24 and the power plane 12 are connected to each other via an insulating material having electrical insulation properties.
第４図は上記ＴＡＢ用テープを介して半導体素子１とイ
ンナーリード１４、電源プレーン１２を接続した様子を
示す平面図である。FIG. 4 is a plan view showing how the semiconductor element 1, inner leads 14, and power plane 12 are connected via the TAB tape.
ＴＡＢ用テープの上面には図のように所定パターンで回
路パターン２２が形成され、回路パターン２２の各導体
リードが半導体素子１およびインナーリード１４、電源
プレーン１２に接続される。A circuit pattern 22 is formed in a predetermined pattern on the upper surface of the TAB tape as shown in the figure, and each conductor lead of the circuit pattern 22 is connected to the semiconductor element 1, the inner lead 14, and the power plane 12.
この実施例の場合も電源用ボンディング１２ａは電源プ
レーン１２の外周縁から突出させて設ける。In this embodiment as well, the power supply bonding 12a is provided to protrude from the outer peripheral edge of the power supply plane 12.
図で２２ａは半導体素子１を電源プレーン１２に接続す
る導体リードのひとつを示している。In the figure, 22a indicates one of the conductor leads connecting the semiconductor element 1 to the power plane 12.
この実施例ではＴＡＢ用テープの下面に上述した接地プ
レーン２４を設けたことによって半導体素子１と接地ラ
インとを接続することがきわめて容易にできるという特
徴がある。すなわち、第４図で２８はＴＡＢ用テープに
形成した半導体素子１と接続するインナー側の接地用ラ
インであり、３０はインナーリード１４と接続するアウ
ター側の接地用ラインであるが、接地用ライン２８．３
０はともに第３図に示すようにベースフィルム２０の下
面に設けた接地プレーン２４とビア２６を介して電気的
に接続されている。This embodiment is characterized in that the above-mentioned ground plane 24 is provided on the lower surface of the TAB tape, making it extremely easy to connect the semiconductor element 1 and the ground line. That is, in FIG. 4, 28 is an inner grounding line that connects to the semiconductor element 1 formed on the TAB tape, and 30 is an outer grounding line that connects to the inner lead 14. 28.3
0 are electrically connected to a ground plane 24 provided on the lower surface of the base film 20 via vias 26, as shown in FIG.
アウター側の接地用ライン３０はＴＡＢ用テープをイン
ナーリード１４に接続した際にインナーリード１４中の
接地用リードに接続され、これによって接地プレーン２
４が接地電位となる。接地プレーン２４はベースフィル
ム２０の下面に全面にわたって設けられているから、半
導体素子１のどの接続部であっても接地電位に接続する
場合にはその接続部の位置に接地用ライン２８を形成す
ることによって簡単に接地プレーン２４と接続すること
ができる。このようにきわめて接近させて接地させた場
合は電位降下による影響が排除でき、電気的特性を向上
させるうえできわめて効果的である。最近の半導体素子
は接続端子数が増大するとともに接地電位と接続する接
地ライン数も増大している。上記実施例の場合は接地ラ
イン２８．３０はＴＡＢ用テープの周縁部近傍に設ける
だけであるので残スペースが信号線用に利用でき回路パ
ターン２２の設計が有利になるという利点もある。The ground line 30 on the outer side is connected to the ground lead in the inner lead 14 when the TAB tape is connected to the inner lead 14, and thereby the ground plane 2
4 becomes the ground potential. Since the ground plane 24 is provided over the entire surface of the lower surface of the base film 20, when any connection part of the semiconductor element 1 is to be connected to the ground potential, a ground line 28 is formed at the position of the connection part. This allows for easy connection to the ground plane 24. When the electrodes are grounded very close to each other in this way, the influence of potential drop can be eliminated, and this is extremely effective in improving electrical characteristics. In recent semiconductor devices, the number of connection terminals has increased, and the number of ground lines connected to the ground potential has also increased. In the above embodiment, since the ground lines 28, 30 are only provided near the periphery of the TAB tape, the remaining space can be used for signal lines, and there is an advantage that the design of the circuit pattern 22 is advantageous.
なお、上記例ではＴＡＢ用テープのベースフィルム２０
を挟んだ回路パターン２２と反対側の面を接地プレーン
としたが、接地プレーンのかわりに電源プレーンとする
こともできる。この場合は、電源プレーン１２を接地プ
レーンとして使用する。In addition, in the above example, the base film 20 of the TAB tape
Although the surface on the opposite side of the circuit pattern 22 is used as a ground plane, it can also be used as a power supply plane instead of the ground plane. In this case, power plane 12 is used as a ground plane.
以上、本発明について好適な実施例を挙げて種々説明し
たが、本発明はこの実施例に限定されるものではなく、
種々のタイプの半導体装置に同様に適用できるものであ
って、発明の精神を逸脱しない範囲内で多くの改変を施
し得るのはもちろんのことである。The present invention has been variously explained above using preferred embodiments, but the present invention is not limited to these embodiments.
It goes without saying that the invention can be similarly applied to various types of semiconductor devices, and that many modifications can be made without departing from the spirit of the invention.
（発明の効果）
上述したように、本発明に係る半導体装置は、ステージ
と別体に電源用あるいは接地用プレーンを設けた２層の
リードフレームに対してＴＡＢ用テープを用いて半導体
素子が一括ボンディングで接続され、多ピン化を図るこ
とができるとともに、優れた電気的特性が得られる等の
著効を奏する。(Effects of the Invention) As described above, in the semiconductor device according to the present invention, semiconductor elements are assembled together using a TAB tape on a two-layer lead frame in which a plane for power supply or grounding is provided separately from the stage. Connected by bonding, it is possible to increase the number of pins, and it has great effects such as providing excellent electrical characteristics.
第１図は本発明に係る半導体装置の第１実施例を示す断
面図、第２図は電源プレーンおよびインナーリード等の
配置を示す説明図、第３図は半導体装置の第２実施例を
示す断面図、第４図はＴＡＢ用テープを用いた接続状態
を示す説明図、第５図および第６図は半導体装置の従来
例を示す断面図である。
１・・・半導体チップ、 ２・・・接地プレーン、
６・・・電源プレーン、 １０・・・ステージ、
１２・・・電源プレーン、 １４・・・インナーリー
ド、 １６・・・電気的絶縁層、１８・・・ＴＡＢ用
テープ、 ２０・・・ベースフィルム、 ２２・・・
回路パターン、 ２４・・・接地プレーン、 ２６・
・・ビア、 ２８．３０・・・接地用ライン。FIG. 1 is a sectional view showing a first embodiment of a semiconductor device according to the present invention, FIG. 2 is an explanatory diagram showing the arrangement of a power plane, inner leads, etc., and FIG. 3 is a second embodiment of a semiconductor device. 4 is an explanatory diagram showing a connection state using a TAB tape, and FIGS. 5 and 6 are sectional views showing conventional examples of semiconductor devices. 1... Semiconductor chip, 2... Ground plane,
6...Power plane, 10...Stage,
12... Power supply plane, 14... Inner lead, 16... Electrical insulating layer, 18... TAB tape, 20... Base film, 22...
Circuit pattern, 24... Ground plane, 26.
...Via, 28.30...Grounding line.
Claims (1)
るいは接地用のプレーンを枠状に形成してステージ上に
電気的絶縁層を介して接合し、前記プレーンの外周囲に
プレーンと同一高さでインナーリードを配設した２層の
リードフレームに半導体素子を搭載して成る半導体装置
において、 前記プレーンの外周縁から前記インナーリ ードと同一高さで、インナーリードの中間にボンディン
グ部を突出させて設け、 半導体素子とインナーリードおよび前記ボ ンディング部との間をＴＡＢ用テープを用いて接続した
ことを特徴とする半導体装置。 ２、前記プレーンが電源プレーンであり前記ＴＡＢ用テ
ープがベースフィルムの片面に回路パターンが設けられ
、他面に接地プレーンが設けられたものである請求項１
記載の半導体装置。 ３、前記プレーンが接地プレーンであり前記ＴＡＢ用テ
ープがベースフィルムの片面に回路パターンが設けられ
、他面に電源プレーンが設けられたものである請求項１
記載の半導体装置。[Claims] 1. A power supply or grounding plane connected to a power supply line or a grounding line is formed into a frame shape and is bonded to the stage via an electrically insulating layer, and a plane is placed around the outer periphery of the plane. In a semiconductor device in which a semiconductor element is mounted on a two-layer lead frame in which inner leads are arranged at the same height as the inner leads, a bonding portion is provided between the inner leads at the same height as the inner leads from the outer periphery of the plane. What is claimed is: 1. A semiconductor device, characterized in that a TAB tape is provided to protrude and connect a semiconductor element, an inner lead, and the bonding part using a TAB tape. 2. Claim 1, wherein the plane is a power plane, and the TAB tape has a base film with a circuit pattern on one side and a ground plane on the other side.
The semiconductor device described. 3. Claim 1, wherein the plane is a ground plane, and the TAB tape has a base film with a circuit pattern on one side and a power plane on the other side.
The semiconductor device described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138111A JPH0430541A (en) | 1990-05-28 | 1990-05-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138111A JPH0430541A (en) | 1990-05-28 | 1990-05-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430541A true JPH0430541A (en) | 1992-02-03 |
Family
ID=15214213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138111A Pending JPH0430541A (en) | 1990-05-28 | 1990-05-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430541A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0598497A1 (en) * | 1992-11-19 | 1994-05-25 | Shinko Electric Industries Co. Ltd. | Metal-core-type multi-layer lead frame |
| US5606199A (en) * | 1994-10-06 | 1997-02-25 | Nec Corporation | Resin-molded type semiconductor device with tape carrier connection between chip electrodes and inner leads of lead frame |
-
1990
- 1990-05-28 JP JP2138111A patent/JPH0430541A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0598497A1 (en) * | 1992-11-19 | 1994-05-25 | Shinko Electric Industries Co. Ltd. | Metal-core-type multi-layer lead frame |
| US5389816A (en) * | 1992-11-19 | 1995-02-14 | Shinko Electric Industries Co., Ltd. | Multi-layer lead frame using a metal-core substrate |
| US5606199A (en) * | 1994-10-06 | 1997-02-25 | Nec Corporation | Resin-molded type semiconductor device with tape carrier connection between chip electrodes and inner leads of lead frame |
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