JPH04302896A - Dynamic semiconductor storage device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 238000007599 discharging Methods 0.000 abstract description 4
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Abstract
Description
【０００１】［発明の目的］[Object of the invention]
【０００２】0002
【産業上の利用分野】本発明はダイナミック型半導体記
憶装置に係り、特にワード線駆動回路部の改良に関する
。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic semiconductor memory device, and more particularly to an improvement in a word line drive circuit.
【０００３】0003
【従来の技術】近年、１トランジスタ／１キャパシタの
メモリセル構造を持つＤＲＡＭはメモリセル構造の改良
と微細加工技術の進歩により著しく高集積化が進んでい
る。その一方で、ワード線の配線抵抗及び寄生容量も増
加しており、ワード線を駆動するためのローデコーダの
設計はそのレイアウト設計ルールの縮少も加わって非常
に厳しい状態となりつつある。2. Description of the Related Art In recent years, DRAMs having a one transistor/one capacitor memory cell structure have become highly integrated due to improvements in the memory cell structure and advances in microfabrication technology. On the other hand, the wiring resistance and parasitic capacitance of word lines are increasing, and the design of row decoders for driving word lines is becoming extremely difficult due to the reduction in layout design rules.
【０００４】図６はワード線駆動回路の一般的な構成例
である。ワード線を駆動するローデコーダ、ワード線駆
動線ＷＤＲＶｍ 及びワード線群を選択しＷＤＲＶｍ
にＷＬ昇圧用電位を供給するセレクタ等からなる。同図
において例えばＷＬ１１がＨｉｇｈレベルになる場合は
、アドレス信号ＶＲｎ によりローデコーダ群１の中か
らＲ／Ｄ１１が選択される。この時、他のローデコーダ
群２，３においてもＲ／Ｄ２１，Ｒ／Ｄ３１等が選択さ
れるが、ＷＬ駆動線ＷＤＲＶ１〜３はＯＶなので、ＷＬ
は昇圧されない。次にセレクタ１がアドレス信号ＶＲｍ
により選択され、ワード線駆動線ＷＤＲＶ１にＷＬ用
昇圧電位を供給する。この時、Ｒ／Ｄ１１がすでに選択
されているためＷＬ１１のみをＨｉｇｈレベルに昇圧す
ることができる。図４はワード線駆動回路であるローデ
コーダの一般的な構成例である。ワード線駆動線ＷＤＲ
Ｖｍ は昇圧回路から得られる昇圧電位（ＷＤＲＶＡ）
を複数のワード線から選択されたワード線ＷＬに伝達す
るための配線である。ワード線駆動線ＷＤＲＶｍ とワ
ード線ＷＬの間には、アドレスのデコード信号ＶＲｎ
により制御されてワード線駆動線ＷＤＲＶｍ の電圧を
ワード線ＷＬに供給する駆動用ＭＯＳトランジスタＱ１
７が設けられ、このＭＯＳトランジスタＱ１７と隣接し
てワード線ＷＬを非選択状態で接地するための接地用Ｍ
ＯＳトランジスタＱ１８が設けられている。ＭＯＳトラ
ンジスタＱ１９はデコード信号ＶＲｎ を駆動用ＭＯＳ
トランジスタＱ１７のゲート・ノードＮ３ に伝達する
と共に、ノードＮ３ に昇圧電位を閉じ込める働きをす
る。デコード信号ＶＲｎ はインバータＩ３ により反
転されて接地用ＭＯＳトランジスタＱ１８のゲートに供
給されるようになっている。ＭＯＳトランジスタＱ１７
〜Ｑ１９はこの例では全てｎチャネルである。FIG. 6 shows an example of a general configuration of a word line drive circuit. A row decoder that drives a word line, a word line drive line WDRVm, and a word line group are selected and WDRVm
It consists of a selector, etc. that supplies the WL boosting potential to the WL boosting potential. In the figure, for example, when WL11 becomes High level, R/D11 is selected from row decoder group 1 by address signal VRn. At this time, R/D21, R/D31, etc. are selected in other row decoder groups 2 and 3, but since WL drive lines WDRV1 to WDRV3 are OV, WL
is not boosted. Next, selector 1 outputs address signal VRm
, and supplies a boosted potential for WL to the word line drive line WDRV1. At this time, since R/D11 has already been selected, only WL11 can be boosted to High level. FIG. 4 shows a general configuration example of a row decoder which is a word line drive circuit. Word line drive line WDR
Vm is the boosted potential (WDRVA) obtained from the booster circuit
This is a wiring for transmitting the word line WL to a selected word line WL from a plurality of word lines. An address decode signal VRn is connected between the word line drive line WDRVm and the word line WL.
A driving MOS transistor Q1 that is controlled by and supplies the voltage of the word line drive line WDRVm to the word line WL.
A grounding M 7 is provided adjacent to this MOS transistor Q17 for grounding the word line WL in a non-selected state.
An OS transistor Q18 is provided. MOS transistor Q19 is a MOS for driving decode signal VRn.
It functions to transmit the boosted potential to the gate node N3 of the transistor Q17 and to confine the boosted potential to the node N3. The decode signal VRn is inverted by an inverter I3 and supplied to the gate of a grounding MOS transistor Q18. MOS transistor Q17
~Q19 are all n channels in this example.
【０００５】このワード線駆動回路はアドレスのデコー
ド信号ＶＲｎ が“Ｈ”レベルで、かつワード線駆動線
ＷＤＲＶｍ が“Ｈ”レベルである場合にのみ、ワード
線ＷＬを“Ｈ”レベルとする。閉じ込め用ＭＯＳトラン
ジスタＱ１９のゲートにはＶｃｃが印加されているとす
る。この例では、デコード信号ＶＲｎ が“Ｈ”レベル
（＝Ｖｃｃ）になってノードＮ３ がＶｃｃ−Ｖｔｈ（
ＶｔｈはＭＯＳトランジスタＱ１９のしきい値電圧）に
なった後、ワード線駆動線ＷＤＲＶｍ が昇圧レベルに
なる。これにより、ノードＮ３ はトランジスタＱ１７
およびワード線駆動線ＷＤＲＶｍ とのカップリングに
より昇圧される。そして、十分深くオン駆動された駆動
用ＭＯＳトランジスタＱ１７を介してワード線ＷＬはワ
ード線駆動線ＷＤＲＶｍ の昇圧レベルまで駆動される
ことになる。This word line drive circuit sets the word line WL to the "H" level only when the address decode signal VRn is at the "H" level and the word line drive line WDRVm is at the "H" level. It is assumed that Vcc is applied to the gate of the confinement MOS transistor Q19. In this example, the decode signal VRn becomes "H" level (=Vcc) and the node N3 becomes Vcc-Vth (
After reaching Vth (the threshold voltage of MOS transistor Q19), the word line drive line WDRVm becomes a boosted level. As a result, node N3 is connected to transistor Q17.
and is boosted by coupling with the word line drive line WDRVm. Then, the word line WL is driven to the boosted level of the word line drive line WDRVm through the drive MOS transistor Q17 which is turned on sufficiently.
【０００６】ローデコーダの方式は色々あるが、ワード
線ＷＬとワード線駆動線ＷＤＲＶｍを接続するための駆
動用ＭＯＳトランジスタＱ１７およびワード線ＷＬを接
地するための接地用ＭＯＳトランジスタＱ１８は必須の
要素である。駆動用ＭＯＳトランジスタＱ１７はｐチャ
ネルであってもよいが、これら駆動用および接地用ＭＯ
ＳトランジスタＱ１７，Ｑ１８はワード線一本につき一
組ずつ必要となる。There are various row decoder systems, but the driving MOS transistor Q17 for connecting the word line WL and the word line drive line WDRVm and the grounding MOS transistor Q18 for grounding the word line WL are essential elements. be. The driving MOS transistor Q17 may be p-channel, but these driving and grounding MOS transistors
One set of S transistors Q17 and Q18 is required for each word line.
【０００７】図５は昇圧電位ＷＤＲＶＡを送るローデコ
ーダ群を選択するためのセレクタ回路である。この回路
は複数のローデコーダ１０，１１，１２…に１つの割合
で配置されており、アドレス信号により決定される信号
ＶＲｍ 等によって制御され、選択されたローデコーダ
群にのみ昇圧電位ＷＤＲＶＡをワード線駆動線ＷＤＲＶ
ｍ に送る。従って、ワード線の充電はＱ２０，Ｑ１７
を通して行われ、放電の大部分はＱ２１によって行われ
る。FIG. 5 shows a selector circuit for selecting a row decoder group to which the boosted potential WDRVA is sent. This circuit is arranged at a ratio of one to a plurality of row decoders 10, 11, 12, . Drive line WDRV
Send to m. Therefore, the charging of the word line is Q20, Q17.
most of the discharge is done by Q21.
【０００８】[0008]
【発明が解決しようとする課題】然し乍ら、上述した従
来のローデコーダ及びセレクタ回路等からなるワード線
充放電回路においては、メモリセルの高密度化に伴ない
、ワード線の断面積及び線間距離が縮小化され、さらに
はワード線長が増大するため、配線抵抗及び配線容量が
増大する。その一方で、レイアウト設計ルールは厳しく
なるためトランジスタのディメンジョンも制限され、電
流駆動能力を大きくすることが困難となる。このため、
ワード線が高速に充放電できないという問題点があった
。[Problems to be Solved by the Invention] However, in the word line charging/discharging circuit consisting of the above-mentioned conventional row decoder and selector circuit, etc., the cross-sectional area of the word lines and the line-to-line distance are increasing due to the increase in the density of memory cells. Since the word line length is reduced and the word line length is increased, wiring resistance and wiring capacitance increase. On the other hand, as layout design rules become stricter, transistor dimensions are also restricted, making it difficult to increase current drive capability. For this reason,
There was a problem in that the word line could not be charged and discharged at high speed.
【０００９】本発明の目的は、上述した問題点に鑑み、
ワード線を高速に充放電でき、サイクルタイムの短い高
密度ダイナミック型半導体記憶装置を提供するものであ
る。
［発明の構成］[0009] In view of the above-mentioned problems, the object of the present invention is to
The present invention provides a high-density dynamic semiconductor memory device that can charge and discharge word lines at high speed and has a short cycle time. [Structure of the invention]
【００１０】0010
【課題を解決するための手段】本発明は上述した目的を
達成するため、ワード線駆動回路により電位振幅が制御
される複数のワード線と複数のビット線とが交差配列さ
れ、上記ワード線と上記ビット線との交差位置にダイナ
ミック型メモリセルが配置されセルアレイ構成を有する
ダイナミック型半導体記憶装置において、負電圧を発生
する負電圧発生回路を有し、上記ワード線の電位振幅が
上記ワード線駆動回路によるワード線駆動電圧と上記負
電圧発生回路により発生される上記負電圧との間で行わ
れることを特徴とする。さらに、本発明におけるＤＲＡ
Ｍは、ワード線駆動回路においてワード線の電位が負電
圧になったことを検知して、それ以下の電位への低下を
防ぐ制御手段を備えることを特徴とする。[Means for Solving the Problems] In order to achieve the above-mentioned object, the present invention provides a method in which a plurality of word lines and a plurality of bit lines whose potential amplitudes are controlled by a word line drive circuit are arranged in an intersecting manner. A dynamic semiconductor memory device having a cell array configuration in which dynamic memory cells are arranged at intersecting positions with the bit line, wherein the dynamic semiconductor memory device includes a negative voltage generation circuit that generates a negative voltage, and the potential amplitude of the word line drives the word line. It is characterized in that it is performed between the word line drive voltage by the circuit and the negative voltage generated by the negative voltage generating circuit. Furthermore, DRA in the present invention
M is characterized in that it includes a control means for detecting that the potential of the word line becomes a negative voltage in the word line drive circuit and preventing the potential from decreasing to a level lower than that.
【００１１】[0011]
【作用】本発明においては、負電圧を発生する負電圧発
生回路を有し、ワード線の電位振幅がワード線駆動回路
によるワード線駆動電圧と負電圧発生回路により発生さ
れる負電圧との間で行われるので、セレクタ回路の電位
振幅を従来以上に大きくすることが可能となり、ワード
線ドライブトランジスタのゲート−ソース間及びドレイ
ン−ソース間の電圧が大きくできるため、ワード線の充
放電が高速になる。[Operation] The present invention has a negative voltage generation circuit that generates a negative voltage, and the potential amplitude of the word line is between the word line drive voltage by the word line drive circuit and the negative voltage generated by the negative voltage generation circuit. Since the potential amplitude of the selector circuit can be made larger than before, the gate-source and drain-source voltages of the word line drive transistor can be increased, so the word line can be charged and discharged at high speed. Become.
【００１２】0012
【実施例】以下、本発明のダイナミック型半導体記憶装
置に係わる実施例を図１乃至図３に基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the dynamic semiconductor memory device of the present invention will be described with reference to FIGS. 1 to 3.
【００１３】図１は第１実施例におけるローデコーダ及
びそのセレクト回路を示す回路図である。同図において
、ローデコーダはワードライン駆動用ｎＭＯＳトランジ
スタＱ１ 及び閉じ込めトランジスタＱ２ の２つのト
ランジスタから構成されている。動作原理は従来例と同
様であり、ローアドレス信号より生成されるローデコー
ダのスイッチング用信号ＶＲｎ はＶｓｓとＶｃｃの間
で振幅する。FIG. 1 is a circuit diagram showing a row decoder and its select circuit in a first embodiment. In the figure, the row decoder is composed of two transistors: a word line driving nMOS transistor Q1 and a confinement transistor Q2. The operating principle is the same as that of the conventional example, and the row decoder switching signal VRn generated from the row address signal swings between Vss and Vcc.
【００１４】セレクト回路はローアドレス信号より生成
されるＶＲｍ の反転信号ＶＲｍ ▲バー▼を生成する
ためのインバータＩ１ 、ＶＲｍ及びＶＲｍ ▲バー▼
を受けるスイッチングトランジスタＱ３ ，Ｑ４ 、セ
レクト回路を昇圧電位ＷＤＲＶＡとＶｓｓ以下の電位Ｖ
ｍｉｎ 間で動作させるためのトランジスタＱ５ 〜Ｑ
８ 及びＷＤＲＶｍ 駆動用のトランジスタＱ９ ，Ｑ
１０より構成される。ＶＲｍ とインバータＩ１ とは
ＶｃｃとＶｓｓ間で動作し、それ以外の部分はＷＤＲＶ
ＡとＶｍｉｎ 間で動作する。The select circuit includes an inverter I1, VRm, and VRm ▲bar▼ for generating an inverted signal VRm ▲bar▼ of VRm generated from the row address signal.
The switching transistors Q3 and Q4 that receive the boosted potential WDRVA and the select circuit
Transistor Q5 to Q to operate between min
8 and WDRVm driving transistors Q9 and Q
Consists of 10. VRm and inverter I1 operate between Vcc and Vss, and the other parts operate at WDRV.
Operates between A and Vmin.
【００１５】今、ＶＲｍ が低電位側、つまりＶｓｓの
場合を考えると、ＰＭＯＳトランジスタＱ３ はオンに
なり、Ｑ４ はオフする。その結果、ノードｎ１はトラ
ンジスタＱ３のしきい値程度まで低下し、トランジスタ
Ｑ８ の電流駆動能力は低下し、トランジスタＱ６ が
オンするため、ノードｎ２は昇圧電位ＷＤＲＶＡまで高
められ、トランジスタＱ５ はオフ、トランジスタＱ７
はオンする。
その結果、ノードｎ１、つまり駆動トランジスタＱ９
，Ｑ１０のゲート電圧はＶｍｉｎ まで低下し、急速に
ワード線駆動線ＷＤＲＶｍ の充電を行う。なぜなら、
この状態でトランジスタＱ７にかかるゲート電圧は｜Ｖ
ｍｉｎ ｜＋ＷＤＲＶＡとなるためである。またＶＲｎ
によりＷＬを駆動するＲ／Ｄ内のトランジスタＱ１
もドレイン電圧、ゲート電圧共にＷＬがＶｓｓの場合に
比較して大きくとれるため、ＷＬの充電も高速に行なう
ことができる。ＶＲｍ が高電位側、つまりＶｃｃの場
合は全く逆の動作でノードｎ１はＷＤＲＶＡまで上昇し
、ワード線をＶｍｉｎ まで低下させることができる。Now, considering the case where VRm is on the low potential side, that is, Vss, the PMOS transistor Q3 is turned on and the PMOS transistor Q4 is turned off. As a result, node n1 drops to about the threshold of transistor Q3, the current drive capability of transistor Q8 drops, and transistor Q6 turns on, so node n2 is raised to the boosted potential WDRVA, transistor Q5 turns off, and transistor Q7
turns on. As a result, node n1, that is, drive transistor Q9
, Q10 decreases to Vmin, and the word line drive line WDRVm is rapidly charged. because,
In this state, the gate voltage applied to transistor Q7 is |V
This is because min |+WDRVA. Also VRn
Transistor Q1 in R/D which drives WL by
Since both the drain voltage and the gate voltage can be made larger than when WL is Vss, charging of WL can also be performed at high speed. When VRm is on the high potential side, that is, Vcc, the operation is completely opposite, and the node n1 rises to WDRVA, and the word line can be lowered to Vmin.
【００１６】図２は第２実施例のセレクタ回路を示す回
路図である。同図において、ワード線を駆動するトラン
ジスタＱ１１，Ｑ１２及びこれらトランジスタＱ１１，
Ｑ１２を駆動する差動増幅器ＤＡ１ ，ＤＡ２ より構
成される。各々の差動増幅器ＤＡ１ ，ＤＡ２ の参照
電位入力側にはＶｃｃ／２が入力され、他方にはセレク
タ回路選択信号ＶＲｍ が入力される。また、参照電位
は駆動トランジスタＱ１１，Ｑ１２のスイッチング過渡
期における貫通電流を防止するため、差動増幅器ＤＡ１
及びＤＡ２ で異なる電位を入れることも可能である
。更に、１つの差動増幅器ＤＡ１ またはＤＡ２により
駆動トランジスタＱ１１，Ｑ１２の両方を制御する方式
としても良い。また、同実施例において差動増幅器ＤＡ
１ ，ＤＡ２ のとるべき高電位及び低電位側の電源電
圧は任意であり、状況に応じてＶｃｃ，ＷＤＲＶＡある
いはＶｓｓ，Ｖｍｉｎ などをとることができる。FIG. 2 is a circuit diagram showing a selector circuit of a second embodiment. In the same figure, transistors Q11 and Q12 that drive word lines, and these transistors Q11,
It is composed of differential amplifiers DA1 and DA2 that drive Q12. Vcc/2 is input to the reference potential input side of each of the differential amplifiers DA1 and DA2, and the selector circuit selection signal VRm is input to the other side. In addition, the reference potential is applied to the differential amplifier DA1 in order to prevent a through current during the switching transition period of the drive transistors Q11 and Q12.
It is also possible to apply different potentials to and DA2. Furthermore, a method may be adopted in which both drive transistors Q11 and Q12 are controlled by one differential amplifier DA1 or DA2. In addition, in the same embodiment, the differential amplifier DA
The high-potential and low-potential power supply voltages to be used by 1 and DA2 are arbitrary, and can be Vcc, WDRVA, Vss, Vmin, etc. depending on the situation.
【００１７】図３は第３実施例のセレクタ回路を示す回
路図である。同図において、ワード線駆動用トランジス
タＱ１３，Ｑ１４、これら駆動トランジスタＱ１３，Ｑ
１４を駆動する差動増幅器ＤＡ３ ，ＤＡ４ 、セレク
タ回路選択信号ＶＲｍ の反転信号ＶＲｍ ▲バー▼を
作るためのインバータＩ２ 、差動増幅器ＤＡ４ を制
御するＮＡＮＤ型論理回路ＮＡ１ 及びＮＡＮＤ型論理
回路ＮＡ１ の一方の入力にワード線の状態を伝達する
ためのトランジスタ（図示略す）から構成されている。
同実施例はレイアウト設計ルールの非常に厳しいメモリ
セルのトランジスタの信頼性を向上させるためのもので
あり、ワード線がＶｓｓ以下の深い電位（負電位）に保
たれることで起こるメモリセルトランスファゲートの経
時破壊が起こらないようにするためのものである。つま
り、本実施例では放電時ＷＬ駆動回路においてＷＬ電位
が負電圧、すなわちメモリセルトランジスタがオフした
ことを検知してＷＬ電位の低下を抑える。FIG. 3 is a circuit diagram showing a selector circuit of a third embodiment. In the figure, word line driving transistors Q13, Q14, these driving transistors Q13, Q
differential amplifiers DA3 and DA4 that drive the selector circuit selection signal VRm; It consists of a transistor (not shown) for transmitting the state of the word line to the input of the word line. This embodiment is intended to improve the reliability of transistors in memory cells, which have very strict layout design rules. This is to prevent damage to occur over time. That is, in this embodiment, during discharge, the WL drive circuit detects that the WL potential is a negative voltage, that is, that the memory cell transistor is turned off, and suppresses a drop in the WL potential.
【００１８】その結果、第１実施例で示したＷＬの充放
電の高速性といった特徴を保ったまま、非選択時のメモ
リセルトランジスタのゲート電圧を小さくでき、破壊が
起こらないようにできる。As a result, the gate voltage of the memory cell transistor in the non-selected state can be reduced while maintaining the characteristics such as high speed charging and discharging of the WL shown in the first embodiment, and destruction can be prevented.
【００１９】今、昇圧されたワード線を放電する場合を
考えると、まずＶＲｍがＨｉｇｈからＬｏｗへ落ちる。
ワード線ＷＬの電位は、このときＷＤＲＶＡまで昇圧さ
れているため、ＮＡＮＤ回路ＮＡ１ の入力は両方とも
Ｈｉｇｈとなり、その出力はＬｏｗへ落ち、トランジス
タＱ１４をオンする。トランジスタＱ１４によってワー
ド線が放電され、Ｖｓｓ−ＶＴ まで下がると、トラン
ジスタＱ１６がオンし、ＮＡＮＤ回路ＮＡ１ の片側の
入力がＬｏｗとなり、トランジスタＱ１４はオフする。
従って、それ以上のワード線電位の低下を抑えることが
できる。Now, considering the case of discharging the boosted word line, VRm first falls from High to Low. Since the potential of the word line WL has been boosted to WDRVA at this time, both inputs of the NAND circuit NA1 become High, and its output falls to Low, turning on the transistor Q14. When the word line is discharged by the transistor Q14 and drops to Vss-VT, the transistor Q16 is turned on, one input of the NAND circuit NA1 becomes Low, and the transistor Q14 is turned off. Therefore, further reduction in word line potential can be suppressed.
【００２０】かくして、本実施例によれば、ワード線の
充放電を従来以上に高速に行うことが可能であり、高密
度ＤＲＡＭにおけるアクセスタイム及びサイクルタイム
の短縮に大きく寄与できる。また、非選択状態のワード
線をＶｓｓ以下で保つことにより、セルリークを容易に
減少できるため、従来基板にかけていた基板電圧を浅く
することが可能となり、基板バイアス効果低減によるＤ
ＲＡＭの性能向上及び非常に大きな電流駆動能力を必要
とした基板バイアス発生回路の規模縮小による低消費電
力化及びエリアペナルティの解消等ができる。Thus, according to this embodiment, word lines can be charged and discharged faster than before, and can greatly contribute to shortening access time and cycle time in high-density DRAM. In addition, by keeping unselected word lines below Vss, cell leakage can be easily reduced, making it possible to reduce the substrate voltage that was conventionally applied to the substrate.
It is possible to improve the performance of the RAM and to reduce the scale of the substrate bias generation circuit which requires a very large current drive capability, thereby reducing power consumption and eliminating the area penalty.
【００２１】なお、本発明は上記実施例に限定されるも
のではなく、その趣旨を逸脱しない範囲でさらに種々変
形して実施できることは言うまでもない。[0021] It goes without saying that the present invention is not limited to the above-mentioned embodiments, and can be implemented with various modifications without departing from the spirit thereof.
【００２２】[0022]
【発明の効果】以上詳細に説明したように本発明によれ
ば、高速にワード線の充放電ができるので、サイクルタ
イムの短い高密度ダイナミック型半導体記憶装置が得ら
れる。As described above in detail, according to the present invention, since word lines can be charged and discharged at high speed, a high-density dynamic semiconductor memory device with a short cycle time can be obtained.
【図１】本発明の第１実施例におけるワード線駆動回路
を示す回路図である。FIG. 1 is a circuit diagram showing a word line drive circuit in a first embodiment of the present invention.
【図２】本発明の第２実施例におけるセレクタ回路を示
す回路図である。FIG. 2 is a circuit diagram showing a selector circuit in a second embodiment of the present invention.
【図３】本発明の第３実施例におけるセレクタ回路を示
す回路図である。FIG. 3 is a circuit diagram showing a selector circuit in a third embodiment of the present invention.
【図４】従来ＤＲＡＭのローデコーダを示す回路図であ
る。FIG. 4 is a circuit diagram showing a row decoder of a conventional DRAM.
【図５】従来のセレクタ回路を示す回路図である。FIG. 5 is a circuit diagram showing a conventional selector circuit.
【図６】ワード線駆動回路の構成例を示す図である。FIG. 6 is a diagram showing a configuration example of a word line drive circuit.
Ｑ１ 〜Ｑ１０ トランジスタ Ｉ１ インバ−タ Q1 ~ Q10 Transistor I1 Inverter
Claims (2)
御される複数のワード線と複数のビット線とが交差配列
され、上記ワード線と上記ビット線との交差位置にダイ
ナミック型メモリセルが配置されセルアレイ構成を有す
るダイナミック型半導体記憶装置において、負電圧を発
生する負電圧発生回路を有し、上記ワード線の電位振幅
が上記ワード線駆動回路によるワード線駆動電圧と上記
負電圧発生回路により発生される上記負電圧との間で行
われることを特徴とするダイナミック型半導体記憶装置
。1. A plurality of word lines whose potential amplitudes are controlled by a word line drive circuit and a plurality of bit lines are arranged in an intersecting manner, and a dynamic memory cell is arranged at the intersection of the word line and the bit line. A dynamic semiconductor memory device having a cell array configuration includes a negative voltage generation circuit that generates a negative voltage, and the potential amplitude of the word line is generated by a word line drive voltage by the word line drive circuit and the negative voltage generation circuit. A dynamic semiconductor memory device characterized in that the dynamic semiconductor memory device is operated between the above-mentioned negative voltage and the negative voltage.
の電位が負電圧になったことを検知して、それ以下の電
位への低下を防ぐ制御手段を備えたことを特徴とする請
求項１記載のダイナミック型半導体記憶装置。2. The word line drive circuit further comprises a control means for detecting that the potential of the word line has become a negative voltage and preventing the potential from decreasing to a lower potential. dynamic semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067262A JPH04302896A (en) | 1991-03-29 | 1991-03-29 | Dynamic semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067262A JPH04302896A (en) | 1991-03-29 | 1991-03-29 | Dynamic semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302896A true JPH04302896A (en) | 1992-10-26 |
Family
ID=13339869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067262A Pending JPH04302896A (en) | 1991-03-29 | 1991-03-29 | Dynamic semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302896A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05205466A (en) * | 1991-10-21 | 1993-08-13 | Hyundai Electron Ind Co Ltd | Word line driving circuit of dram |
| US5617369A (en) * | 1994-05-11 | 1997-04-01 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device having excellent charge retention characteristics |
| US6002635A (en) * | 1997-09-03 | 1999-12-14 | Nec Corporation | Semiconductor memory device with control for auxiliary word lines for memory cell selection |
-
1991
- 1991-03-29 JP JP3067262A patent/JPH04302896A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05205466A (en) * | 1991-10-21 | 1993-08-13 | Hyundai Electron Ind Co Ltd | Word line driving circuit of dram |
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| US5870348A (en) * | 1994-05-11 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device having excellent charge retention characteristics |
| US6097665A (en) * | 1994-05-11 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device having excellent charge retention characteristics |
| US6377508B1 (en) | 1994-05-11 | 2002-04-23 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device having excellent charge retention characteristics |
| US6002635A (en) * | 1997-09-03 | 1999-12-14 | Nec Corporation | Semiconductor memory device with control for auxiliary word lines for memory cell selection |
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