JPH04302598A - Entropy encoding circuit - Google Patents
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- JPH04302598A JPH04302598A JP3093554A JP9355491A JPH04302598A JP H04302598 A JPH04302598 A JP H04302598A JP 3093554 A JP3093554 A JP 3093554A JP 9355491 A JP9355491 A JP 9355491A JP H04302598 A JPH04302598 A JP H04302598A
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- 230000015654 memory Effects 0.000 claims abstract description 125
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- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、テレビ信号等の高能率
符号化装置に用いられるエントロピ符号化回路に関する
。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an entropy encoding circuit used in a high-efficiency encoding apparatus for television signals and the like.
【０００２】0002
【従来の技術】図３に画像の高能率符号化装置の一構成
例を示す。入力端子２０１ から入力された画像信号は
、ＡＤ変換回路２０２ でＰＣＭ信号に変換され、予測
符号化回路２０３で予測符号化が行われ、可変長符号化
回路２０４ で可変長符号化される。可変長符号化され
た信号はバッファメモリ２０５ に書込まれ、伝送イン
タフェース２０６ で伝送路のインタフェース条件に合
うように処理されて出力端子２０７ から伝送路に送出
される。バッファメモリ２０５ は可変長符号化回路２
０４ から出力される情報量を平滑化するために用いら
れ、バッファメモリ２０５ がオーバフローやアンダフ
ローしないようにバッファメモリ２０５ のバッファメ
モリ占有量によって予測符号化回路２０３ の量子化特
性や可変長符号化回路２０４ の符号パターンを変えて
、可変長符号化回路２０４ から出力される情報量の平
均値が一定になるように制御される。2. Description of the Related Art FIG. 3 shows an example of the configuration of a high-efficiency image encoding device. An image signal inputted from an input terminal 201 is converted into a PCM signal by an AD conversion circuit 202 , predictively encoded by a predictive encoding circuit 203 , and variable length encoded by a variable length encoding circuit 204 . The variable length coded signal is written into a buffer memory 205, processed by a transmission interface 206 to meet the interface conditions of the transmission path, and sent out from an output terminal 207 to the transmission path. Buffer memory 205 is variable length encoding circuit 2
04 is used to smooth the amount of information output from the predictive encoding circuit 203 and variable length encoding according to the buffer memory occupancy of the buffer memory 205 to prevent the buffer memory 205 from overflowing or underflowing. By changing the code pattern of the circuit 204, the average value of the amount of information output from the variable length encoding circuit 204 is controlled to be constant.
【０００３】図３に示す高能率符号化装置で例えばＨＤ
ＴＶ信号を符号化する場合に、ＡＤ変換回路２０２ か
ら出力されるＰＣＭ信号のデータ速度が非常に早いので
（ＡＤ変換時のサンプリング周波数は約７４ＭＨｚ）、
通常、あとの処理は処理速度を下げるために並列処理を
行う。例えば、可変長符号化を４並列処理で行うとする
と、従来は図４に示す構成をとっていた。すなわち、可
変長符号器２１〜２４で可変長符号化されたデータは、
多重化回路８で多重化され、バッファメモリ３１〜３４
に書込まれる。このときに、バッファメモリ３１〜３４
への書込みを７４ＭＨｚ のクロックで行えれば問題な
いが、バッファメモリ３１〜３４への書込みも可変長符
号器２１〜２４の処理クロックである７４／４ＭＨｚ
で行おうとすると、多重化回路８での多重化処理は時間
方向ではなくてビット方向に多重化するしかない。した
がって、可変長符号の最大語長を１６ビットとすると、
バッファメモリ３１〜３４の書込みは１クロック当たり
１６×４＝６４ビットずつ行うことになる。[0003] For example, in the high-efficiency encoding device shown in FIG.
When encoding a TV signal, the data rate of the PCM signal output from the AD conversion circuit 202 is very fast (the sampling frequency during AD conversion is approximately 74 MHz).
Normally, subsequent processing is performed in parallel to reduce processing speed. For example, if variable length encoding is performed using four parallel processes, the conventional configuration is shown in FIG. 4. That is, the data variable-length encoded by the variable-length encoders 21 to 24 is
Multiplexed by a multiplexing circuit 8 and buffer memories 31 to 34
written to. At this time, the buffer memories 31 to 34
There is no problem if writing to the buffer memories 31 to 34 can be performed using a 74 MHz clock, but writing to the buffer memories 31 to 34 is also performed using a 74/4 MHz clock, which is the processing clock for the variable length encoders 21 to 24.
If this is attempted, the multiplexing process in the multiplexing circuit 8 would have to be multiplexed not in the time direction but in the bit direction. Therefore, if the maximum word length of a variable length code is 16 bits,
Writing to the buffer memories 31 to 34 is performed in units of 16×4=64 bits per clock.
【０００４】0004
【発明が解決しようとする課題】したがって、図４に示
す従来構成では、並列処理を行う場合に可変長符号の最
大語長を大きくしたり、並列処理の数を増やそうとする
と、多重化回路やバッファメモリのデータ転送のビット
数が著しく大きくなってハードウェアを実現する上で問
題となっていた。[Problems to be Solved by the Invention] Therefore, in the conventional configuration shown in FIG. The number of bits for data transfer in the buffer memory has become significantly large, posing a problem in realizing hardware.
【０００５】本発明は、このような欠点を除去するもの
で、並列処理の数が増加しても比較的簡素なハードウェ
アで実現できるエントロピ符号化回路を提供することを
目的とする。SUMMARY OF THE INVENTION The present invention aims to eliminate these drawbacks, and aims to provide an entropy encoding circuit that can be implemented with relatively simple hardware even when the number of parallel processes increases.
【０００６】[0006]
【課題を解決するための手段】本発明は、画像入力デー
タの可変長符号化処理を並列に実行してｎ個の符号化デ
ータを生成する可変長符号器と、この可変長符号器で生
成された符号化データを格納するバッファメモリと、上
記可変長符号器の出力する情報量をこのバッファメモリ
のメモリ占有量に応じて制御する情報量制御信号を生成
する制御手段とを備えたエントロピ符号化回路において
、上記バッファメモリは、上記可変長符号器のそれぞれ
に対応して設けられた上記ｎ個のバッファメモリで構成
され、現在読み出し中のラインの次のラインの先頭デー
タの書き込みアドレスを記憶するアドレス記憶手段およ
びこのアドレス記憶手段の内容を参照して格納された符
号化データをブロックごとに区切って順番に読出すデー
タ読出手段を含み、上記制御手段は、上記バッファメモ
リのそれぞれのバッファメモリ占有量を加算してバッフ
ァメモリ占有量の総量を演算し、この演算値を情報量制
御信号として生成する手段を含むことを特徴とする。[Means for Solving the Problems] The present invention provides a variable length encoder that performs variable length encoding processing of image input data in parallel to generate n pieces of encoded data, and a an entropy code comprising: a buffer memory for storing encoded data; and a control means for generating an information amount control signal for controlling the amount of information output from the variable length encoder according to the memory occupancy of the buffer memory. In the conversion circuit, the buffer memory is composed of the n buffer memories provided corresponding to each of the variable length encoders, and stores the write address of the first data of the line next to the line currently being read. and a data reading means for dividing the stored encoded data into blocks and sequentially reading out the stored encoded data by referring to the contents of the address storage means, and the control means controls each of the buffer memories. The present invention is characterized in that it includes means for calculating the total amount of buffer memory occupancy by adding up the occupancy amounts, and generating this calculated value as an information amount control signal.
【０００７】ここで、上記データ読出手段は、上記アド
レス記憶手段に格納されている書き込みアドレスと現在
読み出し中のアドレスとの一致を検出する比較器と、こ
の比較器が一致を検出するときに現在読み出し中のライ
ンの内容を一時記憶するバッファメモリからのデータ出
力を禁止し、次のラインの内容を記憶するバッファメモ
リのデータ読出手段を起動しかつデータ出力禁止状態を
解除する回路手段を備えることが望ましい。Here, the data reading means includes a comparator for detecting a match between the write address stored in the address storage means and the address currently being read; The present invention includes circuit means for inhibiting data output from a buffer memory that temporarily stores the contents of the line being read, activates data reading means of the buffer memory that stores the contents of the next line, and cancels the data output inhibited state. is desirable.
【０００８】[0008]
【作用】現在読み出し中のラインの次のラインの先頭デ
ータの書き込みアドレスと現在読み出し中のアドレスと
の一致を検出すると現在読み出し中のラインの内容を一
時記憶するバッファメモリからのデータ出力を禁止し、
次のラインの内容を記憶するバッファメモリのデータ読
出手段を起動しかつデータ出力禁止状態を解除する。こ
れにより可変長符号器のそれぞれに対応して設けられた
バッファメモリに格納された符号化データをブロックご
とに区切って順番に読出す。[Operation] When a match is detected between the write address of the first data of the line next to the line currently being read and the address currently being read, data output from the buffer memory that temporarily stores the contents of the line currently being read is prohibited. ,
The data reading means of the buffer memory that stores the contents of the next line is activated and the data output inhibited state is released. As a result, the encoded data stored in the buffer memory provided corresponding to each variable length encoder is divided into blocks and sequentially read out.
【０００９】[0009]
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の構成を示すブロック
図である。図１で、入力端子１１〜１４は入力データが
入力される端子で４個の可変長符号器２１〜２４に接続
されている。可変長符号器２１〜２４の２つの出力はバ
ッファメモリ３１〜３４のそれぞれの２つの入力端ａ、
ｂに接続されている。バッファメモリ３１〜３４の制御
信号が入出力される２つの端子ｃ、ｄは相互に接続され
、バッファメモリ３１の端子ｃがバッファメモリ３２の
端子ｄに、バッファメモリ３２の端子ｃがバッファメモ
リ３３の端子ｄに、バッファメモリ３３の端子ｃがバッ
ファメモリ３４の端子ｄに、バッファメモリ３４の端子
ｃがバッファメモリ３１の端子ｄにそれぞれ接続されて
いる。バッファメモリ３１〜３４の読出しデータが出力
される出力端子ｅは互いに接続されて出力端子５にも接
続されている。入力端子６は伝送インタフェース側から
送られてくるバッファメモリの読出しクロックが入力さ
れる端子で、バッファメモリ３１〜３４のすべての入力
端子ｆに接続されている。バッファメモリ３１〜３４の
バッファメモリ占有量を出力する出力端子ｇはそれぞれ
加算器４の４つの入力に接続され、加算器４の出力は出
力端子７に接続されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of this embodiment. In FIG. 1, input terminals 11-14 are terminals into which input data is input, and are connected to four variable length encoders 21-24. The two outputs of the variable length encoders 21-24 are connected to two input terminals a of each of the buffer memories 31-34,
connected to b. The two terminals c and d through which control signals of the buffer memories 31 to 34 are input and output are connected to each other, and the terminal c of the buffer memory 31 is connected to the terminal d of the buffer memory 32, and the terminal c of the buffer memory 32 is connected to the buffer memory 33. The terminal c of the buffer memory 33 is connected to the terminal d of the buffer memory 34, and the terminal c of the buffer memory 34 is connected to the terminal d of the buffer memory 31. Output terminals e to which read data from the buffer memories 31 to 34 are output are connected to each other and also to the output terminal 5. The input terminal 6 is a terminal to which a buffer memory read clock sent from the transmission interface side is input, and is connected to all input terminals f of the buffer memories 31 to 34. Output terminals g for outputting the buffer memory occupancies of the buffer memories 31 to 34 are respectively connected to four inputs of an adder 4, and the output of the adder 4 is connected to an output terminal 7.
【００１０】図２はバッファメモリ３１〜３４の一構成
例で、入出力端子ａ〜ｇはバッファメモリ３１〜３４の
入出力端子ａ〜ｇに対応している。図２で、入力端子ａ
は可変長符号化データが入力される端子で、メモリ１０
１ の入力に接続され、メモリ１０１ の出力はライン
ドライバ１０２ を介して出力端子ｅに接続され、ここ
からバッファメモリ３１〜３４の読出しデータが出力さ
れる。入力端子ｂはバッファメモリ３１〜３４の書込み
クロックが入力される端子で、メモリ１０１ と書込み
アドレスカウンタ１０３ のクロック入力に接続れてい
る。書込みアドレスカウンタ１０３ の出力はメモリ１
０１ 、メモリ１０５ および減算器１０６ に接続さ
れている。入力端子ｆはバッファメモリ３１〜３４の読
出しクロックが入力される端子で、メモリ１０１ と読
出しアドレスカウンタ１０４ のクロック入力に接続さ
れている。
読出しアドレスカウンタ１０４ の出力はメモリ１０１
、減算器１０６ および比較器１０７ の一方の入力
に接続され、比較器１０７のもう一方の入力にはメモリ
１０５ の出力が接続されている。比較器１０７ の出
力はラインドライバ１０２ の制御信号入力、読出しア
ドレスカウンタ１０４ の制御信号入力および出力端子
ｃに接続されている。入力端子ｄはメモリ１０５ の制
御信号が入力される端子で、メモリ１０５ の制御信号
入力に接続されている。減算器１０６ の出力は出力端
子ｇに接続されている。FIG. 2 shows an example of the structure of the buffer memories 31-34, and the input/output terminals a-g correspond to the input/output terminals a-g of the buffer memories 31-34. In Figure 2, input terminal a
is a terminal to which variable length encoded data is input, and the memory 10
The output of the memory 101 is connected to the output terminal e via the line driver 102, from which read data from the buffer memories 31 to 34 is output. Input terminal b is a terminal to which the write clocks of the buffer memories 31 to 34 are input, and is connected to the clock inputs of the memory 101 and the write address counter 103. The output of write address counter 103 is memory 1
01 , the memory 105 and the subtracter 106 . The input terminal f is a terminal to which the read clock of the buffer memories 31 to 34 is input, and is connected to the clock input of the memory 101 and the read address counter 104. The output of the read address counter 104 is sent to the memory 101.
, a subtracter 106 and a comparator 107, and the other input of the comparator 107 is connected to the output of the memory 105. The output of the comparator 107 is connected to the control signal input of the line driver 102, the control signal input of the read address counter 104, and the output terminal c. The input terminal d is a terminal to which a control signal for the memory 105 is input, and is connected to the control signal input of the memory 105. The output of subtracter 106 is connected to output terminal g.
【００１１】すなわち、この実施例は、図１および図２
に示すように、画像入力データの可変長符号化処理を並
列に実行して４個の符号化データを生成する可変長符号
器２１〜２４と、この可変長符号器２１〜２４で生成さ
れた符号化データを格納するバッファメモリ３１〜３４
と、可変長符号器２１〜２４の出力する情報量をこのバ
ッファメモリ３１〜３４のメモリ占有量に応じて制御す
る情報量制御信号を生成する制御手段とを備え、ここで
、バッファメモリ３１〜３４は、上記可変長符号器２１
〜２４のそれぞれに対応して設けられた４個のバッファ
メモリ３１〜３４で構成され、現在読み出し中のライン
の次のラインの先頭データの書き込みアドレスを記憶す
るアドレス記憶手段であるメモリ１０５ およびこのア
ドレス記憶手段の内容を参照して格納された符号化デー
タをブロックごとに区切って順番に読出すデータ読出手
段を含み、上記制御手段は、バッファメモリ３１〜３４
のそれぞれのバッファメモリ占有量を加算してバッファ
メモリ占有量の総量を演算し、この演算値を情報量制御
信号として生成する手段である加算器４を含む。ここで
、上記データ読出手段は、上記アドレス記憶手段に格納
されている書き込みアドレスと現在読み出し中のアドレ
スとの一致を検出する比較器１０７ と、この比較器１
０７ が一致を検出するときに現在読み出し中のライン
の内容を一時記憶するバッファメモリ３１〜３４からの
データ出力を禁止し、次のラインの内容を記憶するバッ
ファメモリ３１〜３４のデータ読出手段を起動しかつデ
ータ出力禁止状態を解除する回路手段であるラインドラ
イバ１０２ 、入力端子ｄおよび出力端子ｃを備える。That is, in this embodiment, FIGS. 1 and 2
As shown in FIG. Buffer memories 31 to 34 for storing encoded data
and a control means for generating an information amount control signal for controlling the amount of information output from the variable length encoders 21 to 24 according to the memory occupancy of the buffer memories 31 to 34. 34 is the variable length encoder 21
The memory 105 is an address storage means for storing the write address of the first data of the line next to the line currently being read. The control means includes data reading means for dividing the stored encoded data into blocks and sequentially reading out the stored encoded data by referring to the contents of the address storage means;
includes an adder 4 which is a means for calculating the total amount of buffer memory occupancy by adding up the respective buffer memory occupancies, and generating this calculated value as an information amount control signal. Here, the data reading means includes a comparator 107 for detecting a match between the write address stored in the address storage means and the address currently being read;
07, when detecting a match, prohibits data output from the buffer memories 31 to 34 that temporarily store the contents of the line currently being read, and controls the data reading means of the buffer memories 31 to 34 that stores the contents of the next line. The line driver 102 is a circuit means for activating and canceling the data output inhibited state, and includes an input terminal d and an output terminal c.
【００１２】次に、この実施例の動作をＨＤＴＶ信号を
予測符号化した信号を４並列演算で可変長符号化する場
合につき説明する。並列演算の単位は１ラインとする。
図１で、入力端子１１〜１４からそれぞれ１ライン分ず
つの予測符号化データが入力され、可変長符号器２１〜
２４で可変長符号化される。符号化データとバッファメ
モリ３１〜３４への書込みクロックが各可変長符号器か
ら出力され、バッファメモリ３１〜３４に入力される。
バッファメモリ３１〜３４からの読出しは、入力端子６
から入力される読出しクロックによって行われ、読出し
データは出力端子５から出力される。このときに、１ラ
イン分ずつのデータがバッファメモリ３１〜３４から順
番に読出されるが、バッファメモリ３１〜３４の出力端
子ｅどうしはデータバスで結ばれ、このデータバス上で
バッファメモリ３１〜３４の読出しデータの多重化が行
われる。バッファメモリ３１〜３４の制御に使われるバ
ッファメモリ占有量は、バッファメモリ３１〜３４の各
バッファメモリの占有量を加算器４で加算して出力端子
７から出力される。この信号を使って前段の予測符号化
部の量子化特性や可変長符号器２１〜２４の符号パター
ン等を変えることにより、バッファメモリ３１〜３４が
オーバフローやアンダフローしないように制御すること
ができる。Next, the operation of this embodiment will be explained in the case where a signal obtained by predictively encoding an HDTV signal is variable-length encoded by four parallel operations. The unit of parallel operation is one line. In FIG. 1, predictive encoded data for one line is input from input terminals 11 to 14, respectively, and variable length encoders 21 to
24, variable length encoding is performed. Encoded data and write clocks to the buffer memories 31-34 are output from each variable length encoder and input to the buffer memories 31-34. Reading from the buffer memories 31 to 34 is performed using the input terminal 6.
The read data is output from the output terminal 5. At this time, data for each line is sequentially read out from the buffer memories 31 to 34, but the output terminals e of the buffer memories 31 to 34 are connected to each other by a data bus, and the buffer memories 31 to 34 are connected on this data bus. 34 read data are multiplexed. The buffer memory occupancy used for controlling the buffer memories 31 to 34 is outputted from the output terminal 7 by adding the occupancy of each of the buffer memories 31 to 34 by an adder 4. By using this signal to change the quantization characteristics of the predictive coding section in the previous stage, the code patterns of the variable length encoders 21 to 24, etc., it is possible to control the buffer memories 31 to 34 so that they do not overflow or underflow. .
【００１３】次に、バッファメモリ３１〜３４の各バッ
ファメモリでの書込みと読出し動作について説明する。
図２で、入力端子ａから入力された符号化データは入力
端子ｂから入力された書込みクロックによってメモリ１
０１ に書込まれる。このときに、書込みアドレスは書
込みアドレスカウンタ１０３ で作られるが、可変長符
号の区切りである１ラインごとにその先頭データの書込
むアドレスをメモリ１０５ に記憶しておく。バッファ
メモリ３１〜３４のデータは、入力端子ｆから入力され
る読出しクロックによって読出される。今、バッファメ
モリ３１の中のメモリ１０１ からあるラインのデータ
が読出されているとする。メモリ１０５ には、メモリ
１０１ から現在読出されているラインの次のラインの
先頭データの書込みアドレスが出力されていて比較器１
０７ で読出しアドレスカウンタ１０４ の値がメモリ
１０５ の出力値と一致しているかどうかをみている。
読出しアドレスカウンタ１０４ の値がメモリ１０５
の出力値と一致すると比較器１０７ から出力される判
定信号が「Ｈ」レベルになり、この信号によってライン
ドライバ１０２ の出力がハイ・インピーダンス状態に
なり、読出しアドレスカウンタ１０４ のカウンタアッ
プが停止し、この状態が入力端子ｄに「Ｈ」レベル信号
が入力されるまで保持される。また、比較器１０７ の
判定信号は出力端子ｃから出力され、バッファメモリ３
２の入力端子ｄに入力される。バッファメモリ占有量は
、書込みアドレスカウンタ１０３ の値から読み出しア
ドレスカウンタ１０４ の値を減算器１０６ で減算さ
れて出力端子ｇから出力される。Next, write and read operations in each of the buffer memories 31 to 34 will be explained. In FIG. 2, encoded data input from input terminal a is input to memory 1 by a write clock input from input terminal b.
01 is written. At this time, a write address is generated by a write address counter 103, and the address to which the first data is written is stored in the memory 105 for each line that is the delimiter of the variable length code. Data in the buffer memories 31 to 34 is read out by a read clock input from the input terminal f. Suppose now that a certain line of data is being read from the memory 101 in the buffer memory 31. The memory 105 outputs the write address of the first data of the line next to the line currently being read from the memory 101, and the comparator 1
At step 07, it is checked whether the value of the read address counter 104 matches the output value of the memory 105. The value of the read address counter 104 is stored in the memory 105.
When the output value matches the output value of the comparator 107, the determination signal outputted from the comparator 107 becomes "H" level, and this signal causes the output of the line driver 102 to go into a high impedance state, and the counter up of the read address counter 104 is stopped. This state is maintained until an "H" level signal is input to input terminal d. Further, the judgment signal of the comparator 107 is output from the output terminal c, and the judgment signal of the comparator 107 is outputted from the output terminal c.
It is input to input terminal d of No. 2. The buffer memory occupancy is outputted from the output terminal g by subtracting the value of the read address counter 104 from the value of the write address counter 103 by a subtractor 106.
【００１４】バッファメモリ３２では、バッファメモリ
３１からデータが読出されている間はメモリ１０５ と
読出しアドレスカウンタ１０４ の値が一致した状態に
なっていて、ラインドライバ１０２ はハイ・インピー
ダンス状態、読出しアドレスカウンタ１０４ は停止し
ている。バッファメモリ３１が１ライン分のデータを読
出し終えると、前述のようにバッファメモリ３１の出力
端子ｃから「Ｈ」レベルの信号がバッファメモリ３２の
入力端子ｄに入力され、メモリ１０５ の出力データが
１つ更新され、１ライン先の先頭データの書込みアドレ
スのアドレスが出力される。すると読出しアドレスカウ
ンタ１０４ の値とメモリ１０５ の出力値とが一致し
なくなるので比較器１０７ の出力が「Ｌ」レベルにな
り、読出しアドレスカウンタ１０４ が入力端子ｆから
入力される読出しクロックによってカウンタアップされ
るとともに、ラインドライバ１０２ がハイ・インピー
ダンス状態から復帰し、出力端子ｅにメモリ１０１ の
読出しデータが出力されるようになる。以下同様に、バ
ッファメモリ３２から１ライン分の読出しが終わると、
バッファメモリ３３から読出しが行われ、バッファメモ
リ３４、３１と順番に読出されていく。In the buffer memory 32, while data is being read from the buffer memory 31, the values of the memory 105 and the read address counter 104 are in the same state, and the line driver 102 is in a high impedance state and the read address counter 104 is stopped. When the buffer memory 31 finishes reading one line of data, the "H" level signal is input from the output terminal c of the buffer memory 31 to the input terminal d of the buffer memory 32 as described above, and the output data of the memory 105 is The address is updated by one, and the address of the write address of the first data one line ahead is output. Then, since the value of the read address counter 104 and the output value of the memory 105 do not match, the output of the comparator 107 becomes "L" level, and the read address counter 104 is counted up by the read clock input from the input terminal f. At the same time, the line driver 102 returns from the high impedance state, and the read data from the memory 101 is output to the output terminal e. Similarly, when one line has been read from the buffer memory 32,
Reading is performed from the buffer memory 33, and then sequentially from the buffer memories 34 and 31.
【００１５】図５にバッファメモリ３１〜３４への書込
みタイミングを示す。図５で（１） 〜（４）はそれぞ
れバッファメモリ３１〜３４の書込みタイミングを示し
、■〜■はＨＤＴＶ信号のライン番号を示す。ここでは
第１〜４ラインの符号化データをバッファメモリ３１〜
３４にそれぞれ書込む場合を示している。斜線部分は書
込み停止区間である。ＴＷは書込み周期で、ここでは４
ライン分の時間となる。すなわち、各可変長符号器は４
ライン分の時間を使って１ライン分のデータを可変長符
号化してバッファメモリ３１〜３４に書込んでいる。図
６はバッファメモリ３１〜３４から読出されたデータが
データバス上で多重化されて出力端子５から出力される
ときのタイミングを示す。
ＴＲｎ（ｎ＝１、２、…）は４ライン分のデータを読出
す時間である。FIG. 5 shows the timing of writing to the buffer memories 31-34. In FIG. 5, (1) to (4) indicate the write timings of the buffer memories 31 to 34, respectively, and ■ to ■ indicate the line numbers of the HDTV signal. Here, the encoded data of the first to fourth lines are stored in buffer memories 31 to 31.
34 respectively. The shaded area is the write stop section. TW is the write cycle, here 4
This is the time for the line. That is, each variable length encoder has 4
One line's worth of data is variable-length encoded using the time for one line and written into the buffer memories 31-34. FIG. 6 shows the timing when data read from the buffer memories 31 to 34 are multiplexed on the data bus and output from the output terminal 5. TRn (n=1, 2, . . . ) is the time to read data for four lines.
【００１６】可変長符号の最大符号長が１６ビットでバ
ッファメモリ３１〜３４への書込み・読出しデータが１
６ビット／サンプルとすると、バッファメモリ３１〜３
４がオーバフローやアンダフローしないためにはＴＲｎ
の平均値がＴＷとならなければならないが、それはあく
まで平均値であって、ＴＲｎは最大ＴＷ×４（４ライン
分のデータがすべて１６ビットの可変長符号に変換され
た場合） となる。したがって、図４に示した従来の構
成では可変長符号器２１〜２４の出力データを図６のよ
うに多重化してバッファメモリ３１〜３４に書込もうと
すると、６４ビット／サンプルで書込まなければならな
いが、図１に示す構成では１６ビット／サンプルでバッ
ファメモリ３１〜３４への書込み・読出しを行うことが
できる。The maximum code length of the variable length code is 16 bits, and the data written to and read from the buffer memories 31 to 34 is 1.
Assuming 6 bits/sample, buffer memory 31 to 3
In order to prevent 4 from overflowing or underflowing, TRn
The average value of TW must be the average value, and TRn is the maximum TW×4 (when all 4 lines of data are converted to 16-bit variable length codes). Therefore, in the conventional configuration shown in FIG. 4, if the output data of the variable length encoders 21 to 24 is to be multiplexed and written to the buffer memories 31 to 34 as shown in FIG. 6, it must be written at 64 bits/sample. However, in the configuration shown in FIG. 1, writing to and reading from the buffer memories 31 to 34 can be performed at 16 bits/sample.
【００１７】[0017]
【発明の効果】本発明は、以上説明したように、処理速
度を下げるために可変長符号化を並列処理で行った場合
に、バッファメモリの書込み・読出しの１サンプル当た
りのデータビット数を増やさずに、しかも、バッファメ
モリの書込み速度を並列処理の速度で行える効果がある
。[Effects of the Invention] As explained above, the present invention increases the number of data bits per sample for writing and reading from a buffer memory when variable length encoding is performed in parallel to reduce processing speed. Moreover, there is an effect that the writing speed of the buffer memory can be performed at the speed of parallel processing.
【図面の簡単な説明】[Brief explanation of drawings]
【図１】 本発明実施例の構成を示すブロック構成図
。FIG. 1 is a block configuration diagram showing the configuration of an embodiment of the present invention.
【図２】 図１のバッファメモリの構成を示すブロッ
ク構成図。FIG. 2 is a block configuration diagram showing the configuration of the buffer memory in FIG. 1.
【図３】 画像の高能率符号化装置の構成を示すブロ
ック構成図。FIG. 3 is a block configuration diagram showing the configuration of a high-efficiency image encoding device.
【図４】 従来例の構成を示すブロック構成図。FIG. 4 is a block configuration diagram showing the configuration of a conventional example.
【図５】 本発明実施例の動作を示すタイムチャート
。FIG. 5 is a time chart showing the operation of the embodiment of the present invention.
【図６】 本発明実施例の動作を示すタイムチャート
。FIG. 6 is a time chart showing the operation of the embodiment of the present invention.
４ 加算器
５、７ 出力端子
６ 入力端子
８ 多重化回路
１１〜１４ 入力端子
２１〜２４ 可変長符号器
３１〜３４ バッファメモリ
１０１ 、１０５ メモリ
１０２ ラインドライバ
１０３ 書込みアドレスカウンタ１０４
読出しアドレスカウンタ１０６ 減算器
１０７ 比較器
２０１ 入力端子
２０２ ＡＤ変換回路
２０３ 予測符号化回路
２０４ 可変長符号化回路
２０５ バッファメモリ
２０６ 伝送インタフェース
２０７ 出力端子
ａ、ｂ、ｄ、ｆ 入力端子
ｃ、ｅ、ｇ 出力端子4 Adders 5, 7 Output terminal 6 Input terminal 8 Multiplexing circuits 11-14 Input terminals 21-24 Variable length encoders 31-34 Buffer memories 101, 105 Memory 102 Line driver 103 Write address counter 104
Read address counter 106 Subtractor 107 Comparator 201 Input terminal 202 AD conversion circuit 203 Predictive encoding circuit 204 Variable length encoding circuit 205 Buffer memory 206 Transmission interface 207 Output terminals a, b, d, f Input terminals c, e, g Output terminal
Claims (2)
並列に実行してｎ個の符号化データを生成する可変長符
号器と、この可変長符号器で生成された符号化データを
格納するバッファメモリと、上記可変長符号器の出力す
る情報量をこのバッファメモリのメモリ占有量に応じて
制御する情報量制御信号を生成する制御手段とを備えた
エントロピ符号化回路において、上記バッファメモリは
、上記可変長符号器のそれぞれに対応して設けられた上
記ｎ個のバッファメモリで構成され、現在読み出し中の
ラインの次のラインの先頭データの書き込みアドレスを
記憶するアドレス記憶手段およびこのアドレス記憶手段
の内容を参照して格納された符号化データをブロックご
とに区切って順番に読出すデータ読出手段を含み、上記
制御手段は、上記バッファメモリのそれぞれのバッファ
メモリ占有量を加算してバッファメモリ占有量の総量を
演算し、この演算値を情報量制御信号として生成する手
段を含むことを特徴とするエントロピ符号化回路。Claim 1: A variable length encoder that performs variable length encoding processing of image input data in parallel to generate n pieces of encoded data, and stores the encoded data generated by the variable length encoder. In an entropy encoding circuit comprising a buffer memory and a control means for generating an information amount control signal for controlling the amount of information output by the variable length encoder according to the memory occupancy of the buffer memory, the buffer memory comprises: , an address storage means comprising the n buffer memories provided corresponding to each of the variable length encoders, and storing a write address of the first data of the line next to the line currently being read; and this address storage. The control means includes data reading means for dividing the stored encoded data into blocks and sequentially reading out the stored encoded data by referring to the contents of the means, and the control means adds the occupied amounts of the buffer memories of each of the buffer memories to An entropy encoding circuit comprising means for calculating the total amount of occupancy and generating this calculated value as an information amount control signal.
記憶手段に格納されている書き込みアドレスと現在読み
出し中のアドレスとの一致を検出する比較器と、この比
較器が一致を検出するときに現在読み出し中のラインの
内容を一時記憶するバッファメモリからのデータ出力を
禁止し、次のラインの内容を記憶するバッファメモリの
データ読出手段を起動しかつデータ出力禁止状態を解除
する回路手段を備えた請求項１記載のエントロピ符号化
回路。2. The data reading means includes a comparator for detecting a match between the write address stored in the address storage means and the address currently being read; A claim comprising circuit means for inhibiting data output from a buffer memory that temporarily stores the contents of the next line, activating data reading means of the buffer memory that stores the contents of the next line, and canceling the data output inhibited state. The entropy encoding circuit according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093554A JPH04302598A (en) | 1991-03-29 | 1991-03-29 | Entropy encoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093554A JPH04302598A (en) | 1991-03-29 | 1991-03-29 | Entropy encoding circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302598A true JPH04302598A (en) | 1992-10-26 |
Family
ID=14085475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3093554A Pending JPH04302598A (en) | 1991-03-29 | 1991-03-29 | Entropy encoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302598A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998032252A1 (en) * | 1997-01-21 | 1998-07-23 | Sony Corporation | Coded signal transmission method and device |
| JP2006157678A (en) * | 2004-11-30 | 2006-06-15 | Canon Inc | Variable length coding apparatus and variable length coding method |
| JP2011029817A (en) * | 2009-07-23 | 2011-02-10 | Toshiba Corp | Compression/decompression apparatus |
-
1991
- 1991-03-29 JP JP3093554A patent/JPH04302598A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998032252A1 (en) * | 1997-01-21 | 1998-07-23 | Sony Corporation | Coded signal transmission method and device |
| US6504850B1 (en) | 1997-01-21 | 2003-01-07 | Sony Corporation | Encoded signal transmission method and encoded signal transmission apparatus |
| JP2006157678A (en) * | 2004-11-30 | 2006-06-15 | Canon Inc | Variable length coding apparatus and variable length coding method |
| JP2011029817A (en) * | 2009-07-23 | 2011-02-10 | Toshiba Corp | Compression/decompression apparatus |
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