JPH04302466A - Manufacturing method for semiconductor device - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】［発明の目的］[Object of the invention]
【０００２】0002
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に不純物の導入方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of introducing impurities.
【０００３】0003
【従来技術】半導体装置を形成する重要な工程の１つと
して導電性不純物を半導体基板あるいは半導体薄膜中に
導入する工程がある。この工程においては、従来よりイ
オン注入法が用いられ、導入不純物を加速したイオンの
形で半導体基板あるいは半導体薄膜に当てることで基板
中に導電性不純物層を形成する。本イオン注入法では、
イオンを加速するエネルギ−の低減に限界があるため、
形成した導電性不純物層が深くなり、横方向への広がり
も大きくなる。このため、今後微細化の進む集積回路を
始めとした半導体装置の製造工程の中で、本イオン注入
法が適さない工程が増えていくものと考えられる。2. Description of the Related Art One of the important steps in forming a semiconductor device is the step of introducing conductive impurities into a semiconductor substrate or semiconductor thin film. In this step, an ion implantation method has conventionally been used, and a conductive impurity layer is formed in the substrate by bombarding the semiconductor substrate or semiconductor thin film with introduced impurities in the form of accelerated ions. In this ion implantation method,
Because there is a limit to reducing the energy that accelerates ions,
The formed conductive impurity layer becomes deeper and its width in the lateral direction becomes larger. For this reason, it is thought that the number of steps for which this ion implantation method is not suitable will increase in the manufacturing process of semiconductor devices, including integrated circuits, which are becoming increasingly finer in the future.
【０００４】ＭＯＳトランジスタを例にとれば、そのソ
ース・ドレイン領域にイオン注入法が用いられている。
しかし、今後高速化、高集積化のためにゲート長はさら
に短くなることが予想され、深いソース・ドレイン領域
は、ショートチャネル効果、パンチスルー耐圧の低下等
の問題がある。Taking a MOS transistor as an example, ion implantation is used for its source and drain regions. However, gate lengths are expected to become even shorter due to higher speeds and higher integration in the future, and deep source/drain regions pose problems such as short channel effects and reduced punch-through breakdown voltage.
【０００５】また、ＭＯＳトランジスタのゲート電極と
して多結晶シリコン膜を用いている場合、その膜中に導
電性不純物を導入する方法の１つとしてイオン注入法が
用いられている。Furthermore, when a polycrystalline silicon film is used as the gate electrode of a MOS transistor, ion implantation is used as one method for introducing conductive impurities into the film.
【０００６】このときも、今後上記多結晶シリコン膜の
薄膜化が今後の微細化のためには必須になるものと考え
られ、特に金属あるいは金属シリサイド層と多結晶シリ
コンとの積層構造がゲート配線の寄生抵抗の低減のため
に必要であるため、それぞれの層の薄膜化の要請は強ま
るものと考えられる。しかし、イオン注入法をこのよう
な薄膜化した多結晶シリコン層の不純物導入法として用
いた場合、導入不純物が深さ方向に分布をもつため、導
入した不純物の一部は、多結晶シリコン層下のゲート酸
化膜やチャネル領域に打ち込まれることになる。その結
果としてゲート酸化膜膜質劣化や閾値電圧の変動等の不
具合を起こすことになる。At this time as well, thinning of the polycrystalline silicon film is considered to be essential for future miniaturization, and in particular, a stacked structure of a metal or metal silicide layer and polycrystalline silicon is used for gate wiring. Since it is necessary to reduce the parasitic resistance of each layer, it is thought that the demand for thinning each layer will increase. However, when ion implantation is used to introduce impurities into such a thin polycrystalline silicon layer, the introduced impurities have a distribution in the depth direction, so some of the introduced impurities are absorbed beneath the polycrystalline silicon layer. It will be implanted into the gate oxide film and channel region. As a result, problems such as deterioration of the quality of the gate oxide film and fluctuation of the threshold voltage occur.
【０００７】一方、、ＭＯＳ型集積回路は省電力化の要
請から今後さらにＣＭＯＳ化が進んでいくものと考えら
られ、同一の半導体基板のｐ，ｎ逆導電型のトランジス
タが並存し、２種類以上の不純物を半導体基板あるいは
半導体膜中に導入する必要性は高まるものと思われる。On the other hand, it is thought that MOS type integrated circuits will become more CMOS in the future due to the demand for power saving, and transistors of p and n opposite conductivity types coexist on the same semiconductor substrate, and two types of transistors are used. It is thought that the need to introduce the above impurities into semiconductor substrates or semiconductor films will increase.
【０００８】ＣＭＯＳ型集積回路を製造する場合、イオ
ン注入法の代替技術として拡散法がある。しかしながら
この拡散法は、高温工程を必要とする場合が多く、その
際は通常マスクとして用いられる有機レジストの代わり
に高温に耐えるマスク材料が必要となる。そのため、不
純物を導入する度に、マスク材料の成膜、レジスト塗布
、レジストパターニング、マスク材料のパターニング、
レジスト剥離の一連の工程を行うことが不純物導入工程
に進む前に必要となり、複数の不純物導入を行う際に複
雑な工程になることは避けられなかった。When manufacturing CMOS type integrated circuits, an alternative technique to ion implantation is diffusion. However, this diffusion method often requires a high-temperature process, in which case a mask material that can withstand high temperatures is required instead of the organic resist normally used as a mask. Therefore, each time an impurity is introduced, mask material film formation, resist coating, resist patterning, mask material patterning,
It is necessary to perform a series of resist stripping steps before proceeding to the impurity introduction step, and it is inevitable that the process becomes complicated when introducing a plurality of impurities.
【０００９】一例として図１３乃至図１６に、従来の拡
散方法によるＣＭＯＳ集積回路の製造工程を典型的な部
分の工程断面図として示す。As an example, FIGS. 13 to 16 show cross-sectional views of typical parts of the manufacturing process of a CMOS integrated circuit using a conventional diffusion method.
【００１０】まず、図１３に示すように、比抵抗１０Ω
・ｃｍのｐ型（１００）シリコン基板１内に、通常の方
法でｐウェル２およびｎウェル３を形成し、ＬＯＣＯＳ
法により素子分離絶縁膜４を形成し、さらに、熱酸化法
により、膜厚１０ｎｍの酸化シリコン層（ゲート絶縁膜
）５および膜厚１００ｎｍの多結晶シリコン膜６を堆積
し、フォトリソ法および反応性イオンエッチング法によ
ってゲート電極となる多結晶シリコン膜６をパターニン
グする。さらにソース・ドレイン領域にあたるシリコン
基板表面のゲート酸化膜５を剥離する。その後、ＴＥＯ
Ｓ（テトラエトキシシラン）を原料ガスとするＬＰＣＶ
Ｄ法によって膜厚１００ｎｍの酸化シリコン膜６１を堆
積する。このときの基板温度は７００℃とする。First, as shown in FIG.
・A p-well 2 and an n-well 3 are formed by a normal method in a p-type (100) silicon substrate 1 of cm, and LOCOS
An element isolation insulating film 4 is formed by a thermal oxidation method, and a 10 nm thick silicon oxide layer (gate insulating film) 5 and a 100 nm thick polycrystalline silicon film 6 are deposited by a thermal oxidation method. Polycrystalline silicon film 6, which will become a gate electrode, is patterned by ion etching. Furthermore, the gate oxide film 5 on the surface of the silicon substrate corresponding to the source/drain regions is peeled off. After that, T.E.O.
LPCV using S (tetraethoxysilane) as a raw material gas
A silicon oxide film 61 with a thickness of 100 nm is deposited by the D method. The substrate temperature at this time is 700°C.
【００１１】続いて、既知のパターニング工程によって
一部にエッチングマスクとなるレジスト６２を残置した
後、ＲＩＥ法によりレジスト６２から露出した部分の酸
化シリコン膜６１を除去する。さらにレジスト６２を剥
離した後、ＴＥＯＳとＰＨ３ （ホスフィン）を原料ガ
スとするＬＰＣＶＤ法によって６００℃の成膜温度でリ
ンを濃度３×１０２１ｃｍ−３添加した厚さ５０ｎｍの
ドープトガラス（酸化シリコン）膜７を堆積する。Subsequently, a resist 62 serving as an etching mask is left in a part by a known patterning process, and then the silicon oxide film 61 exposed from the resist 62 is removed by RIE. After further peeling off the resist 62, a doped glass (silicon oxide) film 7 with a thickness of 50 nm to which phosphorus is added at a concentration of 3 x 1021 cm-3 at a film formation temperature of 600°C by the LPCVD method using TEOS and PH3 (phosphine) as raw material gases. Deposit.
【００１２】その後、窒素雰囲気中で、９５０℃３０分
の熱処理をおこなって、前記多結晶シリコン膜６および
シリコン基板１中にリンドープトガラス膜７からリンを
拡散して、ｎ型拡散層６３を形成する。このとき同時に
ゲート電極となる多結晶シリコン膜６にもリンを拡散し
ｎ型のゲート電極１０を形成する（図１４）。Thereafter, heat treatment is performed at 950° C. for 30 minutes in a nitrogen atmosphere to diffuse phosphorus from the phosphorus-doped glass film 7 into the polycrystalline silicon film 6 and silicon substrate 1, thereby forming an n-type diffusion layer 63. Form. At the same time, phosphorus is also diffused into the polycrystalline silicon film 6 that will become the gate electrode to form an n-type gate electrode 10 (FIG. 14).
【００１３】この後、リンドープトガラス膜７および酸
化シリコン膜６１をフッ酸系溶液で剥離したのち、再び
厚さ１００ｎｍの酸化シリコン膜６４を堆積し、既知の
パターニング工程によって一部にエッチングマスクとな
るレジスト６５を残したのち、ＲＩＥによりレジスト６
５から露出した部分の酸化シリコン膜６４を除去する（
図１５）。After that, the phosphorus-doped glass film 7 and the silicon oxide film 61 are peeled off using a hydrofluoric acid solution, and then a silicon oxide film 64 with a thickness of 100 nm is deposited again, and a part of the film is used as an etching mask by a known patterning process. After leaving resist 65, resist 6 is removed by RIE.
Remove the exposed portion of the silicon oxide film 64 from 5 (
Figure 15).
【００１４】そしてレジスト６５を除去し、ＴＥＯＳと
ＴＭＢを原料ガスとするＬＰＣＶＤ法により膜厚５０ｎ
ｍのボロンを３×１０２１ｃｍ−３添加したドープトガ
ラス６６を堆積する。そして、ランプを用いた加熱装置
を使用し、窒素雰囲気中で９５０℃，３０分間の熱処理
を行い、前記ドープトガラス６６からボロンをシリコン
中に極めて浅く拡散するとともに多結晶シリコン膜６に
もボロンを拡散し、ｐ− 拡散層６７およびｐ＋ 多結
晶シリコンからなるゲート電極１１を形成する（図１６
） 。この後、ボロンを添加したドープトガラス６６お
よび酸化シリコン膜６４を希釈弗酸によってエッチング
除去し、層間絶縁膜、ＢＰＳＧ膜を堆積した後、配線用
のコンタクト孔を形成する。Then, the resist 65 is removed, and a film thickness of 50 nm is obtained by LPCVD using TEOS and TMB as raw material gases.
A doped glass 66 doped with 3×10 21 cm −3 of boron is deposited. Then, using a heating device using a lamp, heat treatment is performed at 950° C. for 30 minutes in a nitrogen atmosphere to diffuse boron from the doped glass 66 into the silicon extremely shallowly and also to diffuse boron into the polycrystalline silicon film 6. Then, a p- diffusion layer 67 and a gate electrode 11 made of p+ polycrystalline silicon are formed (see FIG. 16).
). Thereafter, the boron-added doped glass 66 and the silicon oxide film 64 are removed by etching with diluted hydrofluoric acid, an interlayer insulating film and a BPSG film are deposited, and then contact holes for wiring are formed.
【００１５】この後、既知の方法によって前記コンタク
ト孔を埋め込むように配線を形成してＭＯＳトランジス
タが完成せしめられる。Thereafter, wiring is formed to fill the contact hole by a known method to complete the MOS transistor.
【００１６】このように複数の不純物を導入する際には
、非常に複雑な工程になることは避けられなかった。[0016] When introducing a plurality of impurities in this way, it was inevitable that the process would be extremely complicated.
【００１７】[0017]
【発明が解決しようとする課題】このように従来、拡散
法により複数の不純物を導入する工程は、工程数が著し
く増大し、工程の複雑化を避けることはできず、その結
果製造コストが高くなると共に、製品の製造歩留まりの
低下を招いていた。[Problems to be Solved by the Invention] Conventionally, the process of introducing multiple impurities by diffusion method significantly increases the number of steps, making the process unavoidable, resulting in high manufacturing costs. At the same time, the manufacturing yield of the product decreases.
【００１８】本発明は、前記実情に鑑みてなされたもの
で、半導体層への複数の不純物の拡散に際し、工程数を
増大させることなく容易に制御性よく、拡散層を形成す
る方法を提供することを目的とする。The present invention has been made in view of the above circumstances, and provides a method for easily forming a diffusion layer with good controllability without increasing the number of steps when diffusing a plurality of impurities into a semiconductor layer. The purpose is to
【００１９】[0019]
【課題を解決するための手段】そこで、本発明の第１で
は、第１の不純物を含む膜から半導体層への第１の不純
物の拡散に際し、同時に第２の不純物をこの膜をマスク
として気相から拡散するようにしている。[Means for Solving the Problems] Therefore, in the first aspect of the present invention, when the first impurity is diffused from the first impurity-containing film to the semiconductor layer, the second impurity is simultaneously diffused using the film as a mask. It is made to diffuse from the phase.
【００２０】すなわち本発明の第１では、不純物を導入
する半導体基板あるいは半導体膜上に、第１の不純物の
固相拡散源となると同時に第２の不純物の拡散マスクと
なる第１の不純物を含む膜のパターンを形成し、このパ
ターンからこの下の半導体基板あるいは半導体膜に第１
の不純物を拡散すると同時に該パターンから露呈する領
域に第２の不純物を気相から拡散させるようにしている
。That is, in the first aspect of the present invention, the semiconductor substrate or semiconductor film into which the impurity is introduced contains a first impurity that serves as a solid-phase diffusion source for the first impurity and at the same time as a diffusion mask for the second impurity. A film pattern is formed, and a first layer is formed from this pattern onto the underlying semiconductor substrate or semiconductor film.
At the same time as the first impurity is diffused, a second impurity is diffused from the vapor phase into the region exposed from the pattern.
【００２１】なお、気相からの不純物の供給は、熱処理
と同時に行うようにしてもよいし、半導体基板あるいは
半導体膜に第２の不純物を吸着させた後、熱処理を行う
ようにしてもよい。[0021] Note that supply of the impurity from the gas phase may be performed simultaneously with the heat treatment, or the heat treatment may be performed after the second impurity is adsorbed onto the semiconductor substrate or the semiconductor film.
【００２２】また、ここで第２の不純物が半導体基板あ
るいは半導体膜に吸着する場合、この吸着膜が第２の拡
散源となる。Further, when the second impurity is adsorbed to the semiconductor substrate or the semiconductor film, this adsorption film becomes a second diffusion source.
【００２３】また、本発明の第２では、第１の不純物を
含む膜から半導体層へ第１の不純物を拡散させるに際し
、同時に第２の不純物を含む膜から半導体層へ第２の不
純物を拡散させるようにしている。In the second aspect of the present invention, when the first impurity is diffused from the first impurity-containing film to the semiconductor layer, the second impurity is simultaneously diffused from the second impurity-containing film to the semiconductor layer. I try to let them do it.
【００２４】すなわち本発明の第２では、不純物を導入
する半導体基板あるいは半導体膜上に、第１の不純物の
固相拡散源となると同時に第２の不純物の拡散マスクと
なる第１の不純物を含む膜のパターンを形成し、さらに
このパターンから露呈する領域の半導体基板あるいは半
導体膜上に第２の不純物の固相拡散源となる第２の不純
物を含む膜のパターンを形成し、第１の不純物を含む膜
のパターンからこの下の半導体基板あるいは半導体膜に
第１の不純物を拡散すると同時に、第２の不純物を含む
膜から、前記パターンから露呈する領域の半導体基板あ
るいは半導体膜に第２の不純物を拡散させるようにして
いる。That is, in the second aspect of the present invention, the semiconductor substrate or semiconductor film into which the impurity is introduced contains a first impurity that serves as a solid-phase diffusion source for the first impurity and at the same time as a diffusion mask for the second impurity. A film pattern is formed, and a film pattern containing a second impurity, which serves as a solid-phase diffusion source of the second impurity, is formed on the semiconductor substrate or the semiconductor film in a region exposed from this pattern, and the first impurity is At the same time, the first impurity is diffused from the film pattern containing the second impurity into the semiconductor substrate or semiconductor film in the region exposed from the pattern. We are trying to spread the word.
【００２５】[0025]
【作用】上記方法によれば、第１の不純物を含む膜を第
１の不純物の拡散源として用いると同時に第２の不純物
の拡散マスクとして用いるようにしており、同時に複数
の不純物の拡散を行うことができ、極めて容易に少ない
工程数で複数の不純物の導入を行うことが可能となる。[Operation] According to the above method, the film containing the first impurity is used as a diffusion source for the first impurity and at the same time as a diffusion mask for the second impurity, and a plurality of impurities are diffused at the same time. This makes it possible to introduce a plurality of impurities very easily and with a small number of steps.
【００２６】[0026]
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【００２７】図１乃至図５は、本発明の第１の実施例の
ＣＭＯＳ集積回路を形成する場合の製造工程を示す工程
断面図である。FIGS. 1 to 5 are cross-sectional views showing the manufacturing process for forming a CMOS integrated circuit according to a first embodiment of the present invention.
【００２８】まず、比抵抗１０Ω・ｃｍのｐ型（１００
）シリコン基板１内に、通常の方法でｐウェル２および
ｎウェル３を形成し、ＬＯＣＯＳ法により素子分離絶縁
膜４を形成し、さらに、熱酸化法により、膜厚１０ｎｍ
の酸化シリコン層（ゲート絶縁膜）５および膜厚１００
ｎｍの多結晶シリコン膜６を堆積し、フォトリソ法およ
び反応性イオンエッチング法によってゲート電極となる
多結晶シリコン膜６をパターニングする。First, a p-type (100
) A p-well 2 and an n-well 3 are formed in a silicon substrate 1 by a normal method, an element isolation insulating film 4 is formed by a LOCOS method, and a film thickness of 10 nm is formed by a thermal oxidation method.
Silicon oxide layer (gate insulating film) of 5 and film thickness of 100
A polycrystalline silicon film 6 of nm thickness is deposited, and the polycrystalline silicon film 6, which will become a gate electrode, is patterned by photolithography and reactive ion etching.
【００２９】この後、ＴＥＯＳとＰＨ３ （ホスフィン
）とを原料ガスとするＬＰＣＶＤ法によって、６００℃
の成膜温度でリンを濃度３×１０２１ｃｍ−３添加した
厚さ５０ｎｍのドープトガラス（酸化シリコン）膜７を
堆積する。[0029] Thereafter, the temperature was heated to 600°C by the LPCVD method using TEOS and PH3 (phosphine) as raw material gases.
A 50 nm thick doped glass (silicon oxide) film 7 doped with phosphorus at a concentration of 3×10 21 cm −3 is deposited at a film forming temperature of .
【００３０】その後、既知のパターニング工程によって
一部にエッチングマスクとなるレジスト８を残置した後
、反応性イオンエッチング法により、レジスト８から露
出した部分のリンドープトガラス膜７を除去する（図１
）。Thereafter, a resist 8 serving as an etching mask is left in a part by a known patterning process, and then the phosphorus-doped glass film 7 exposed from the resist 8 is removed by a reactive ion etching method (see FIG. 1).
).
【００３１】そしてレジスト８を剥離した後、８００℃
，２０〜３０Ｔｏｒｒの減圧下の条件でＢ２ Ｈ６ （
ジボラン）雰囲気に晒し、ドープトガラス膜７を除去し
て露出した多結晶シリコン膜６上にＢ２ Ｈ６ 吸着層
９を形成する（図２）。After peeling off the resist 8, the temperature was set at 800°C.
, B2 H6 (
diborane) atmosphere, the doped glass film 7 is removed, and a B2 H6 adsorption layer 9 is formed on the exposed polycrystalline silicon film 6 (FIG. 2).
【００３２】その後窒素雰囲気中で、８００〜１０００
℃、３０分の熱処理をおこなって、前記多結晶シリコン
膜６中にリンドープトガラス膜７およびＢ２Ｈ６ 吸着
層９からそれぞれリンおよびボロンを拡散して、それぞ
れｎ型多結晶シリコン膜１０およびｐ型多結晶シリコン
膜１１を形成する（図３）。ここで上記窒素雰囲気はＡ
ｒ等の不活性ガス雰囲気であってもよい。[0032] Thereafter, in a nitrogen atmosphere, 800 to 1000
℃ for 30 minutes, phosphorus and boron are diffused into the polycrystalline silicon film 6 from the phosphorus-doped glass film 7 and the B2H6 adsorption layer 9, respectively, to form the n-type polycrystalline silicon film 10 and the p-type polycrystalline silicon film 10, respectively. A crystalline silicon film 11 is formed (FIG. 3). Here, the nitrogen atmosphere is A
An inert gas atmosphere such as r may be used.
【００３３】この後、リンドープトガラス膜７をフッ酸
系溶液で剥離したのち、スパッタリング法によってＴｉ
Ｎ膜１２およびＷ膜１３を連続的に堆積した後、多結晶
シリコン膜１０，１１，ＴｉＮ膜１２，Ｗ膜１３からな
る積層膜を反応性イオンエッチング法によってパターニ
ング加工し、ゲート電極を形成する（図４）。After that, the phosphorus-doped glass film 7 is peeled off using a hydrofluoric acid solution, and then Ti is removed by a sputtering method.
After successively depositing the N film 12 and the W film 13, the laminated film consisting of the polycrystalline silicon films 10, 11, the TiN film 12, and the W film 13 is patterned by reactive ion etching to form a gate electrode. (Figure 4).
【００３４】その後、図５に示すように既知のイオン注
入工程により、ｎ型拡散層１４およびｐ型拡散層１５を
形成してソースドレイン領域とし、層間絶縁膜１６、Ｂ
ＰＳＧ膜１７を堆積した後、配線用のコンタクト孔を形
成する。Thereafter, as shown in FIG. 5, by a known ion implantation process, an n-type diffusion layer 14 and a p-type diffusion layer 15 are formed as source/drain regions, and an interlayer insulating film 16, B
After depositing the PSG film 17, contact holes for wiring are formed.
【００３５】この後、既知の方法によって前記コンタク
ト孔を埋め込むように配線１８を形成してＭＯＳトラン
ジスタが完成せしめられる。Thereafter, a wiring 18 is formed by a known method so as to fill the contact hole, thereby completing the MOS transistor.
【００３６】この方法によれば、ゲート電極としてのｎ
型およびｐ型多結晶シリコン膜が１工程で容易に形成さ
れる。According to this method, n as the gate electrode
Type and p-type polycrystalline silicon films can be easily formed in one step.
【００３７】実施例２ 次に、本発明の第２の実施例について説明する。Example 2 Next, a second embodiment of the present invention will be described.
【００３８】この実施例ではゲート電極となる多結晶シ
リコン膜６を形成するまでの工程は実施例１に示した方
法と同様である。In this embodiment, the steps up to the formation of the polycrystalline silicon film 6 that will become the gate electrode are the same as those shown in the first embodiment.
【００３９】まず、比抵抗１０Ω・ｃｍのｐ型（１００
）シリコン基板１内に、通常の方法でｐウェル２および
ｎウェル３を形成し、ＬＯＣＯＳ法により素子分離絶縁
膜４を形成し、さらに、熱酸化法により、膜厚１０ｎｍ
の酸化シリコン層（ゲート絶縁膜）５および膜厚１００
ｎｍの多結晶シリコン膜を堆積し、フォトリソ法および
反応性イオンエッチング法によってゲート電極となる多
結晶シリコン膜６をパターニングする。この後、通常の
イオン注入工程によりＬＤＤｎ− 型拡散層２２ａ，ｐ
− 型拡散層２３ａを形成する。さらに窒化シリコン膜
２１を基板表面全体に成膜し、全面エッチバックし、ゲ
ート電極側壁にのみ窒化シリコン膜２１を残す。さらに
ソース・ドレインにあたるシリコン基板１表面のゲート
酸化膜５を剥離する。First, a p-type (100
) A p-well 2 and an n-well 3 are formed in a silicon substrate 1 by a normal method, an element isolation insulating film 4 is formed by a LOCOS method, and a film thickness of 10 nm is formed by a thermal oxidation method.
Silicon oxide layer (gate insulating film) of 5 and film thickness of 100
A polycrystalline silicon film 6 having a thickness of 1 nm thick is deposited, and a polycrystalline silicon film 6 that will become a gate electrode is patterned by photolithography and reactive ion etching. After this, the LDD n- type diffusion layers 22a and p are formed by a normal ion implantation process.
- Form a type diffusion layer 23a. Further, a silicon nitride film 21 is formed over the entire surface of the substrate, and the entire surface is etched back, leaving the silicon nitride film 21 only on the side walls of the gate electrode. Further, the gate oxide film 5 on the surface of the silicon substrate 1 corresponding to the source and drain is peeled off.
【００４０】その後、本発明の骨子となる不純物導入を
行う。[0040] Thereafter, impurity introduction, which is the gist of the present invention, is carried out.
【００４１】まずＴＥＯＳ（テトラエトキシシラン）と
ＰＨ３ （ホスフィン）を原料ガスとするＬＰＣＶＤ法
によって６００℃の成膜温度でリンを濃度３×１０２１
ｃｍ−３添加した厚さ５０ｎｍのドープトガラス（酸化
シリコン）膜７を堆積する。First, phosphorus was deposited at a concentration of 3×1021 at a film-forming temperature of 600° C. by the LPCVD method using TEOS (tetraethoxysilane) and PH3 (phosphine) as raw material gases.
A 50 nm thick doped glass (silicon oxide) film 7 doped with cm-3 is deposited.
【００４２】続いて、既知のパターニング工程によって
一部にエッチングマスクとなるレジスト８を残置した後
、ＲＩＥ法によりレジスト８から露出した部分のリンド
ープトガラス膜７を除去する（図６）。Subsequently, a resist 8 serving as an etching mask is left in a part by a known patterning process, and then the portions of the phosphorus-doped glass film 7 exposed from the resist 8 are removed by RIE (FIG. 6).
【００４３】そしてレジスト８を剥離した後、６００℃
，２０〜３０Ｔｏｒｒの減圧下の条件でＢ２ Ｈ６ （
ジボラン）雰囲気に晒し、ドープトガラス膜７を除去し
て露出した多結晶シリコン膜６およびシリコン基板１上
にＢ２ Ｈ６ 吸着層９を形成する（図７）。After peeling off the resist 8, the temperature was set at 600°C.
, B2 H6 (
diborane) atmosphere, the doped glass film 7 is removed, and a B2 H6 adsorption layer 9 is formed on the exposed polycrystalline silicon film 6 and silicon substrate 1 (FIG. 7).
【００４４】その後窒素雰囲気中で、９５０℃、３０分
の熱処理をおこなって、前記多結晶シリコン膜６上およ
びシリコン基板１中にリンドープトガラス膜７およびＢ
２ Ｈ６ 吸着層９からそれぞれリンおよびボロンを拡
散して、それぞれｎ型多結晶シリコン膜１０，ｎ型拡散
層２２ｂおよびｐ型多結晶シリコン膜１１，ｐ型拡散層
２３ｂを形成する（図８）。Thereafter, a heat treatment is performed at 950° C. for 30 minutes in a nitrogen atmosphere to form a phosphorus-doped glass film 7 and B on the polycrystalline silicon film 6 and in the silicon substrate 1.
2 H6 Diffuse phosphorus and boron from the adsorption layer 9 to form n-type polycrystalline silicon film 10, n-type diffusion layer 22b, and p-type polycrystalline silicon film 11, p-type diffusion layer 23b, respectively (FIG. 8). .
【００４５】この後、リンドープトガラス膜７をフッ酸
系溶液で剥離したのち、層間絶縁膜１６、ＢＰＳＧ膜１
７を堆積する。さらに配線用のコンタクト孔を形成した
後、このコンタクト孔を埋め込むように配線１８を形成
してＣＭＯＳ集積回路が完成せしめられる（図９）。After that, the phosphorus-doped glass film 7 is peeled off using a hydrofluoric acid solution, and then the interlayer insulating film 16 and the BPSG film 1 are removed.
Deposit 7. Furthermore, after forming contact holes for wiring, wiring 18 is formed to fill the contact holes, thereby completing the CMOS integrated circuit (FIG. 9).
【００４６】実施例３ 次に、本発明の第３の実施例について説明する。Example 3 Next, a third embodiment of the present invention will be described.
【００４７】この工程でもゲート電極となる多結晶シリ
コン膜６を形成する工程までは実施例１に示した方法と
まったく同様に形成する。In this step as well, the steps up to the step of forming the polycrystalline silicon film 6 that will become the gate electrode are performed in exactly the same manner as in the first embodiment.
【００４８】すなわちまず、比抵抗１０Ω・ｃｍのｐ型
（１００）シリコン基板１内に、通常の方法でｐウェル
２およびｎウェル３を形成し、ＬＯＣＯＳ法により素子
分離絶縁膜４を形成し、さらに、熱酸化法により、膜厚
１０ｎｍの酸化シリコン層（ゲート絶縁膜）５および膜
厚１００ｎｍの多結晶シリコン膜６を堆積する。That is, first, a p-well 2 and an n-well 3 are formed in a p-type (100) silicon substrate 1 with a specific resistance of 10 Ω·cm by a conventional method, and an element isolation insulating film 4 is formed by a LOCOS method. Furthermore, a silicon oxide layer (gate insulating film) 5 with a thickness of 10 nm and a polycrystalline silicon film 6 with a thickness of 100 nm are deposited by thermal oxidation.
【００４９】その後、本発明の骨子となる不純物導入を
行う。[0049] Thereafter, impurity introduction, which is the gist of the present invention, is carried out.
【００５０】まずＴＥＯＳとＴＭＢ（トリメチルボレー
ト）を原料ガスとするＬＰＣＶＤ法によって６００℃の
成膜温度でボロンを濃度３×１０２１ｃｍ−３添加した
厚さ５０ｎｍのドープトガラス（酸化シリコン）膜３１
を堆積する。First, a doped glass (silicon oxide) film 31 with a thickness of 50 nm is doped with boron at a concentration of 3×10 21 cm −3 at a film formation temperature of 600° C. by the LPCVD method using TEOS and TMB (trimethylborate) as raw material gases.
Deposit.
【００５１】続いて、既知のパターニング工程によって
一部にエッチングマスクとなるレジスト８を残置した後
、ＲＩＥ法によりレジスト８から露出した部分のボロン
ドープトガラス膜３１を除去する（図１０（ａ） ）。[0051] Subsequently, after leaving a resist 8 to serve as an etching mask in a part by a known patterning process, the boron-doped glass film 31 exposed from the resist 8 is removed by RIE (FIG. 10(a)). .
【００５２】そしてレジスト８を剥離した後、９００℃
，１気圧の条件でＰＯＣｌ３ （五塩化リン）と酸素と
を含む雰囲気に晒し、露出した領域にリンを拡散すると
同時にボロンドープトガラス膜３１からボロンを拡散し
て、それぞれｎ型多結晶シリコン層１０およびｐ型多結
晶シリコン層１１を形成する（図１０（ｂ） ）。After removing the resist 8, the temperature was set at 900°C.
, exposed to an atmosphere containing POCl3 (phosphorus pentachloride) and oxygen under conditions of 1 atm, and at the same time diffusing phosphorus into the exposed region, boron is diffused from the boron-doped glass film 31 to form an n-type polycrystalline silicon layer 10. Then, a p-type polycrystalline silicon layer 11 is formed (FIG. 10(b)).
【００５３】この後、ボロンドープトガラス膜３１をフ
ッ酸系溶液で剥離したのち、実施例１，２と同様の工程
を経てＣＭＯＳ集積回路が完成せしめられる。Thereafter, the boron-doped glass film 31 is peeled off using a hydrofluoric acid solution, and then the same steps as in Examples 1 and 2 are carried out to complete a CMOS integrated circuit.
【００５４】実施例４ 次に、本発明の第４の実施例について説明する。Example 4 Next, a fourth embodiment of the present invention will be described.
【００５５】この実施例でもゲート電極となる多結晶シ
リコン膜６を形成するまでの工程では実施例１に示した
方法と同様である。In this embodiment, the steps up to the formation of the polycrystalline silicon film 6 serving as the gate electrode are the same as those in the first embodiment.
【００５６】その後、本発明の骨子となる不純物導入を
行う。[0056] Thereafter, impurity introduction, which is the gist of the present invention, is carried out.
【００５７】まずＴＥＯＳとＰＨ３ を原料ガスとする
ＬＰＣＶＤ法によって６００℃の成膜温度でリンを濃度
３×１０２１ｃｍ−３添加した厚さ５０ｎｍのドープト
ガラス（酸化シリコン）膜７を堆積する。First, a 50 nm thick doped glass (silicon oxide) film 7 doped with phosphorus at a concentration of 3×10 21 cm −3 is deposited at a film formation temperature of 600° C. by the LPCVD method using TEOS and PH 3 as source gases.
【００５８】続いて、既知のパターニング工程によって
一部にエッチングマスクとなるレジスト８を残置した後
、ＲＩＥ法によりレジスト８から露出した部分のリンド
ープトガラス膜７を除去する。Subsequently, a resist 8 serving as an etching mask is left in a part by a known patterning process, and then the portions of the phosphorus-doped glass film 7 exposed from the resist 8 are removed by RIE.
【００５９】そしてレジスト８を剥離した後、ＴＥＯＳ
とＴＭＢ（トリメチルボレート）を原料ガスとするＬＰ
ＣＶＤ法によって６００℃の成膜温度でボロンを濃度３
×１０２１ｃｍ−３添加した厚さ５０ｎｍのドープトガ
ラス（酸化シリコン）膜３１を堆積する（図１１（ａ）
）。After removing the resist 8, TEOS
and TMB (trimethylborate) as raw material gases
Boron was deposited at a concentration of 3 using the CVD method at a film-forming temperature of 600°C.
A doped glass (silicon oxide) film 31 with a thickness of 50 nm doped with x1021 cm-3 is deposited (Fig. 11(a)
).
【００６０】この後窒素雰囲気中で、９５０℃，３０分
の熱処理を行い、前記多結晶シリコン膜６中にリンドー
プトガラス膜７およびボロンドープトガラス膜３１から
それぞれリンおよびボロンを拡散して、それぞれｎ型多
結晶シリコン膜１０およびｐ型多結晶シリコン膜１１を
形成する（図１１（ｂ） ）。Thereafter, heat treatment is performed at 950° C. for 30 minutes in a nitrogen atmosphere to diffuse phosphorus and boron from the phosphorus-doped glass film 7 and the boron-doped glass film 31 into the polycrystalline silicon film 6, respectively. An n-type polycrystalline silicon film 10 and a p-type polycrystalline silicon film 11 are formed (FIG. 11(b)).
【００６１】この後、リンドープトガラス膜７およびボ
ロンドープトガラス膜３１をフッ酸系溶液で剥離したの
ち、実施例１，２と同様の工程を経てＣＭＯＳ集積回路
が完成せしめられる。Thereafter, the phosphorous-doped glass film 7 and the boron-doped glass film 31 are peeled off using a hydrofluoric acid solution, and then the same steps as in Examples 1 and 2 are carried out to complete a CMOS integrated circuit.
【００６２】実施例５ 次に、本発明の第５の実施例について説明する。Example 5 Next, a fifth embodiment of the present invention will be described.
【００６３】この実施例でもゲート電極となる多結晶シ
リコン膜６を形成するまでの工程では実施例１に示した
方法と同様である。In this embodiment, the steps up to the formation of the polycrystalline silicon film 6 serving as the gate electrode are the same as those in the first embodiment.
【００６４】すなわちまず、比抵抗１０Ω・ｃｍのｐ型
（１００）シリコン基板１内に、通常の方法でｐウェル
２およびｎウェル３を形成する。ここで基板１表面はＣ
ＭＯＳトランジスタ形成予定領域と通常のＭＯＳトラン
ジスタ形成予定領域に分かれる。次に、ＬＯＣＯＳ法に
より素子分離絶縁膜４を形成し、さらに、熱酸化法によ
り、膜厚１０ｎｍの酸化シリコン層（ゲート絶縁膜）５
および膜厚１００ｎｍの多結晶シリコン膜を堆積し、フ
ォトリソ法および反応性イオンエッチング法によって多
結晶シリコン膜６をパターニングする。この結果通常の
ＭＯＳトランジスタ形成予定領域にゲート電極５１が形
成される。That is, first, a p-well 2 and an n-well 3 are formed in a p-type (100) silicon substrate 1 having a specific resistance of 10 Ω·cm by a conventional method. Here, the surface of the substrate 1 is C
It is divided into a region where a MOS transistor is to be formed and a region where a normal MOS transistor is to be formed. Next, an element isolation insulating film 4 is formed by the LOCOS method, and a silicon oxide layer (gate insulating film) 5 with a thickness of 10 nm is further formed by a thermal oxidation method.
Then, a polycrystalline silicon film 6 with a thickness of 100 nm is deposited, and the polycrystalline silicon film 6 is patterned by photolithography and reactive ion etching. As a result, a gate electrode 51 is formed in a normal MOS transistor formation area.
【００６５】この後、通常のイオン注入肯定に寄りＬＤ
Ｄｎ− 拡散層５３ａを形成する。さらに窒化シリコン
膜２１を基板表面全体に成膜し、全面エッチバックし、
ゲート電極側壁にのみ窒化シリコン膜２１を残す。さら
にソース・ドレインにあたるシリコン基板１表面のゲー
ト酸化膜５を剥離する。After this, the LD
A Dn- diffusion layer 53a is formed. Furthermore, a silicon nitride film 21 is formed on the entire surface of the substrate, and the entire surface is etched back.
The silicon nitride film 21 is left only on the side walls of the gate electrode. Further, the gate oxide film 5 on the surface of the silicon substrate 1 corresponding to the source and drain is peeled off.
【００６６】その後、本発明の骨子となる不純物導入を
行う。[0066] Thereafter, impurity introduction, which is the gist of the present invention, is carried out.
【００６７】まず実施例４の方法と同様にしてリンドー
プトガラス膜７およびボロンドープトガラス膜３１を形
成した後、ボロンドープトガラス膜３１を既知の方法で
パターニングして、さらに６７５℃の成膜温度でヒ素を
濃度８×１０２３ｃｍ−３添加した厚さ５０ｎｍのドー
プトガラス膜５２を堆積する（図１２（ａ） ）。First, a phosphorus-doped glass film 7 and a boron-doped glass film 31 were formed in the same manner as in Example 4, and then the boron-doped glass film 31 was patterned by a known method, and the film-forming temperature was further increased to 675°C. A 50 nm thick doped glass film 52 doped with arsenic at a concentration of 8×10 23 cm −3 is deposited (FIG. 12(a)).
【００６８】その後、窒素雰囲気中で９５０℃、３０分
の熱処理を行って、リンドープトガラス膜７およびボロ
ンドープトガラス膜３１から、ＣＭＯＳトランジスタ形
成予定領域側の前記多結晶シリコン膜６中にリンおよび
ボロンをそれぞれ拡散して、それぞれｎ型多結晶シリコ
ン膜１０およびｐ型多結晶シリコン膜１１を形成すると
同時にヒ素ドープトガラス膜５２からシリコン基板１中
にヒ素を拡散してｎ型拡散層５３ｂを形成する（図１２
（ｂ） ）。このときゲート電極中にもヒ素が導入され
る。Thereafter, a heat treatment is performed at 950° C. for 30 minutes in a nitrogen atmosphere to remove phosphorus and Boron is diffused to form an n-type polycrystalline silicon film 10 and a p-type polycrystalline silicon film 11, respectively, and at the same time, arsenic is diffused from the arsenic-doped glass film 52 into the silicon substrate 1 to form an n-type diffusion layer 53b. (Figure 12
(b) ). At this time, arsenic is also introduced into the gate electrode.
【００６９】この後、リンドープトガラス膜７，ボロン
ドープトガラス膜３１，ヒ素ドープトガラス膜５２をフ
ッ酸系溶液で剥離したのち、前記実施例１，２と同様の
工程を経て、ＣＭＯＳ集積回路が完成せしめられる。After that, the phosphorus-doped glass film 7, the boron-doped glass film 31, and the arsenic-doped glass film 52 are peeled off using a hydrofluoric acid solution, and then the same steps as in Examples 1 and 2 are carried out to complete a CMOS integrated circuit. I am forced to do it.
【００７０】なお、以上の実施例では、不純物としてリ
ン、ボロン、ヒ素を用いたが、これらに限定されること
なく適宜変更可能である。また不純物拡散の際のマスク
パターンとして不純物をドープしたガラス膜を用いたが
、不純物をドープ下ポリシリコン膜でもよい。ポリシリ
コン膜の場合酸化性雰囲気中でも下地の半導体層との界
面に酸化膜が生成されないので、効率よく不純物をドー
プすることができる。In the above embodiments, phosphorus, boron, and arsenic were used as impurities, but the impurities are not limited to these and can be changed as appropriate. Further, although a glass film doped with impurities was used as a mask pattern for impurity diffusion, a polysilicon film doped with impurities may also be used. In the case of a polysilicon film, an oxide film is not generated at the interface with the underlying semiconductor layer even in an oxidizing atmosphere, so impurities can be doped efficiently.
【００７１】[0071]
【発明の効果】以上説明してきたように、本発明によれ
ば、イオン注入法では形成不可能な浅い拡散等をあまり
工程数を増大させることなく、単純な拡散工程で形成す
ることが可能となる。[Effects of the Invention] As explained above, according to the present invention, it is possible to form shallow diffusions, etc., which cannot be formed by ion implantation, by a simple diffusion process without increasing the number of processes too much. Become.
【図１】本発明の第１の実施例の半導体装置の製造工程
図。FIG. 1 is a manufacturing process diagram of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施例の半導体装置の製造工程
図。FIG. 2 is a manufacturing process diagram of a semiconductor device according to a first embodiment of the present invention.
【図３】本発明の第１の実施例の半導体装置の製造工程
図。FIG. 3 is a manufacturing process diagram of a semiconductor device according to a first embodiment of the present invention.
【図４】本発明の第１の実施例の半導体装置の製造工程
図。FIG. 4 is a manufacturing process diagram of a semiconductor device according to a first embodiment of the present invention.
【図５】本発明の第１の実施例の半導体装置の製造工程
図。FIG. 5 is a manufacturing process diagram of a semiconductor device according to a first embodiment of the present invention.
【図６】本発明の第２の実施例の半導体装置の製造工程
図。FIG. 6 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention.
【図７】本発明の第２の実施例の半導体装置の製造工程
図。FIG. 7 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention.
【図８】本発明の第２の実施例の半導体装置の製造工程
図。FIG. 8 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention.
【図９】本発明の第２の実施例の半導体装置の製造工程
図。FIG. 9 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention.
【図１０】本発明の第３の実施例の半導体装置の製造工
程図。FIG. 10 is a manufacturing process diagram of a semiconductor device according to a third embodiment of the present invention.
【図１１】本発明の第４の実施例の半導体装置の製造工
程図。FIG. 11 is a manufacturing process diagram of a semiconductor device according to a fourth embodiment of the present invention.
【図１２】本発明の第５の実施例の半導体装置の製造工
程図。FIG. 12 is a manufacturing process diagram of a semiconductor device according to a fifth embodiment of the present invention.
【図１３】従来例の半導体装置の製造工程図。FIG. 13 is a manufacturing process diagram of a conventional semiconductor device.
【図１４】従来例の半導体装置の製造工程図。FIG. 14 is a manufacturing process diagram of a conventional semiconductor device.
【図１５】従来例の半導体装置の製造工程図。FIG. 15 is a manufacturing process diagram of a conventional semiconductor device.
【図１６】従来例の半導体装置の製造工程図。FIG. 16 is a manufacturing process diagram of a conventional semiconductor device.
１ シリコン基板
２ ｐウェル
３ ｎウェル
４ 素子分離絶縁膜
５ 酸化シリコン層（ゲート絶縁膜）６ 多結晶シ
リコン膜
７ リンドープトガラス（酸化シリコン）膜８ レ
ジスト1 Silicon substrate 2 P well 3 N well 4 Element isolation insulating film 5 Silicon oxide layer (gate insulating film) 6 Polycrystalline silicon film 7 Phosphorus doped glass (silicon oxide) film 8 Resist
Claims (3)
１の不純物を含む膜のパターンを形成する第１の拡散源
形成工程と、前記パターンから露呈する領域の半導体基
板あるいは半導体膜上に気相から第２の不純物を含む第
２の拡散源を供給する第２の拡散源供給工程と熱処理に
より半導体基板あるいは半導体膜上に選択的に第１およ
び第２の不純物を拡散させる拡散工程とを含むことを特
徴とする半導体装置の製造方法。1. A first diffusion source forming step of forming a pattern of a first impurity-containing film on a semiconductor substrate or semiconductor film, and a step of forming a vapor phase on the semiconductor substrate or semiconductor film in a region exposed from the pattern. a second diffusion source supplying step of supplying a second diffusion source containing a second impurity from the semiconductor substrate; and a diffusion step of selectively diffusing the first and second impurities onto the semiconductor substrate or the semiconductor film by heat treatment. A method for manufacturing a semiconductor device, characterized in that:
拡散工程は、同時に行われ、第２の不純物元素を含む雰
囲気中で熱処理を行う工程であることを特徴とする請求
項（１） 記載の半導体装置の製造方法。2. The step of supplying the second diffusion source and the step of diffusing are performed simultaneously, and are steps of performing heat treatment in an atmosphere containing a second impurity element. A method for manufacturing a semiconductor device.
１の不純物を含む膜のパターンを形成する第１の拡散源
形成工程と、前記パターンから露呈する領域の半導体基
板あるいは半導体膜上に、第２の不純物を含む膜を形成
する第２の拡散源形成工程と、熱処理により半導体基板
あるいは半導体膜上に選択的に第１および第２の不純物
を拡散させる拡散工程とを含むことを特徴とする半導体
装置の製造方法。3. A first diffusion source forming step of forming a pattern of a first impurity-containing film on the semiconductor substrate or semiconductor film, and forming a first diffusion source on the semiconductor substrate or semiconductor film in a region exposed from the pattern. the second diffusion source forming step of forming a film containing the second impurity; and the diffusion step of selectively diffusing the first and second impurities onto the semiconductor substrate or the semiconductor film by heat treatment. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067131A JPH04302466A (en) | 1991-03-29 | 1991-03-29 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067131A JPH04302466A (en) | 1991-03-29 | 1991-03-29 | Manufacturing method for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302466A true JPH04302466A (en) | 1992-10-26 |
Family
ID=13336041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067131A Pending JPH04302466A (en) | 1991-03-29 | 1991-03-29 | Manufacturing method for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302466A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573575B1 (en) | 1999-10-06 | 2003-06-03 | Nec Electronics Corporation | DRAM MOS field effect transistors with thresholds determined by differential gate doping |
| JP2016139806A (en) * | 2008-07-06 | 2016-08-04 | アイメックＩｍｅｃ | Method for doping semiconductor structures |
-
1991
- 1991-03-29 JP JP3067131A patent/JPH04302466A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573575B1 (en) | 1999-10-06 | 2003-06-03 | Nec Electronics Corporation | DRAM MOS field effect transistors with thresholds determined by differential gate doping |
| JP2016139806A (en) * | 2008-07-06 | 2016-08-04 | アイメックＩｍｅｃ | Method for doping semiconductor structures |
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