JPH04299856A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04299856A JPH04299856A JP3065104A JP6510491A JPH04299856A JP H04299856 A JPH04299856 A JP H04299856A JP 3065104 A JP3065104 A JP 3065104A JP 6510491 A JP6510491 A JP 6510491A JP H04299856 A JPH04299856 A JP H04299856A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
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Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は異なる電源で動作するＣ
ＭＯＳトランジスタよりなる複数の回路を同一の半導体
基板上に形成した半導体装置に関する。近年の半導体装
置では、利用分野の拡大によりデジタル回路とアナログ
回路とのＩＣ化や、周辺部品のワンチップＩＣ化による
実装面積の縮小が望まれている。特に、アナログ回路に
は電圧変換器のように複数電源を必要とするものがあり
、異なる電源で動作する複数の回路を同一半導体基板上
に形成することが要求されている。
ＭＯＳトランジスタよりなる複数の回路を同一の半導体
基板上に形成した半導体装置に関する。近年の半導体装
置では、利用分野の拡大によりデジタル回路とアナログ
回路とのＩＣ化や、周辺部品のワンチップＩＣ化による
実装面積の縮小が望まれている。特に、アナログ回路に
は電圧変換器のように複数電源を必要とするものがあり
、異なる電源で動作する複数の回路を同一半導体基板上
に形成することが要求されている。
【０００２】
【従来の技術】従来の半導体装置において、特にＣＭＯ
Ｓ型回路では、電位差が単一５ボルト（以下、ボルトを
Ｖで表す）、即ち、電源として高電圧側が５Ｖで低電圧
側が０Ｖで動作するものが一般的である。例えば、図６
に示すようにＰＭＯＳ及びＮＭＯＳトランジスタ３１，
３２で構成したインバータ回路では、Ｎ型半導体基板３
０にソース及びドレインとしてのＰ＋ 型拡散領域３３
を形成するとともに、ソース・ドレイン間にゲート３４
を形成することによりＰＭＯＳトランジスタ３１を構成
している。又、Ｎ型半導体基板３０にＰ型ウェル拡散領
域３５を形成し、このＰ型ウェル拡散領域３５にソース
及びドレインとしてのＮ＋ 型拡散領域３６を形成する
とともに、ソース・ドレイン間にゲート３７を形成する
ことによりＮＭＯＳトランジスタ３２を構成している。 そして、Ｎ型半導体基板３０にはＮ＋ 型拡散領域３８
を形成し、同拡散領域３８にＰＭＯＳトランジスタ３１
のソースに印加する電源５Ｖを印加することによりＮ型
半導体基板３０の電位を５Ｖに固定している。又、Ｐ型
ウェル拡散領域３５にはＰ＋ 型拡散領域３９を形成し
、同拡散領域３９にＮＭＯＳトランジスタ３２のソース
に印加する電源０Ｖを印加することによりＰ型ウェル拡
散領域３５の電位を０Ｖに固定している。このように、
Ｎ型半導体基板３０の電位を５Ｖに固定し、Ｐ型ウェル
拡散領域３５の電位を０Ｖに固定することにより、ＰＭ
ＯＳ及びＮＭＯＳトランジスタ３１，３２を正常に動作
させるようにしている。
Ｓ型回路では、電位差が単一５ボルト（以下、ボルトを
Ｖで表す）、即ち、電源として高電圧側が５Ｖで低電圧
側が０Ｖで動作するものが一般的である。例えば、図６
に示すようにＰＭＯＳ及びＮＭＯＳトランジスタ３１，
３２で構成したインバータ回路では、Ｎ型半導体基板３
０にソース及びドレインとしてのＰ＋ 型拡散領域３３
を形成するとともに、ソース・ドレイン間にゲート３４
を形成することによりＰＭＯＳトランジスタ３１を構成
している。又、Ｎ型半導体基板３０にＰ型ウェル拡散領
域３５を形成し、このＰ型ウェル拡散領域３５にソース
及びドレインとしてのＮ＋ 型拡散領域３６を形成する
とともに、ソース・ドレイン間にゲート３７を形成する
ことによりＮＭＯＳトランジスタ３２を構成している。 そして、Ｎ型半導体基板３０にはＮ＋ 型拡散領域３８
を形成し、同拡散領域３８にＰＭＯＳトランジスタ３１
のソースに印加する電源５Ｖを印加することによりＮ型
半導体基板３０の電位を５Ｖに固定している。又、Ｐ型
ウェル拡散領域３５にはＰ＋ 型拡散領域３９を形成し
、同拡散領域３９にＮＭＯＳトランジスタ３２のソース
に印加する電源０Ｖを印加することによりＰ型ウェル拡
散領域３５の電位を０Ｖに固定している。このように、
Ｎ型半導体基板３０の電位を５Ｖに固定し、Ｐ型ウェル
拡散領域３５の電位を０Ｖに固定することにより、ＰＭ
ＯＳ及びＮＭＯＳトランジスタ３１，３２を正常に動作
させるようにしている。
【０００３】又、図７（ａ）は基板をＮ型半導体基板３
０とし、ＰＭＯＳ及びＮＭＯＳトランジスタ３１，３２
で構成され高電圧側が５Ｖで低電圧側が０Ｖで動作する
インバータ回路と、ＰＭＯＳ及びＮＭＯＳトランジスタ
４０，４１で構成され高電圧側が５Ｖで低電圧側が−１
０Ｖで動作するインバータ回路とを構成した半導体装置
を示している。各ＮＭＯＳトランジスタ３２，４１のＰ
型ウェル拡散領域３５は別々に形成されており、各Ｐ型
ウェル拡散領域３５をそれぞれＰ＋ 型拡散領域３９，
４２を介して０Ｖ，−１０Ｖに固定しているため、各Ｎ
ＭＯＳトランジスタ３２，４１を正常に動作させること
ができる。
０とし、ＰＭＯＳ及びＮＭＯＳトランジスタ３１，３２
で構成され高電圧側が５Ｖで低電圧側が０Ｖで動作する
インバータ回路と、ＰＭＯＳ及びＮＭＯＳトランジスタ
４０，４１で構成され高電圧側が５Ｖで低電圧側が−１
０Ｖで動作するインバータ回路とを構成した半導体装置
を示している。各ＮＭＯＳトランジスタ３２，４１のＰ
型ウェル拡散領域３５は別々に形成されており、各Ｐ型
ウェル拡散領域３５をそれぞれＰ＋ 型拡散領域３９，
４２を介して０Ｖ，−１０Ｖに固定しているため、各Ｎ
ＭＯＳトランジスタ３２，４１を正常に動作させること
ができる。
【０００４】図７（ｂ）は基板をＰ型半導体基板４３と
し、ＰＭＯＳ及びＮＭＯＳトランジスタ４４，４５で構
成され高電圧側が５Ｖで低電圧側が０Ｖで動作するイン
バータ回路と、ＰＭＯＳ及びＮＭＯＳトランジスタ４６
，４７で構成され高電圧側が１０Ｖで低電圧側が０Ｖで
動作するインバータ回路とを構成した半導体装置を示し
ている。Ｐ型半導体基板４３に２つのＮ型ウェル拡散領
域４８を別々に形成し、各Ｎ型ウェル拡散領域４８にソ
ース及びドレインとしてのＰ＋ 型拡散領域３３を形成
するとともに、ソース・ドレイン間にゲート３４を形成
することによりＰＭＯＳトランジスタ４４，４６を構成
している。又、Ｐ型半導体基板４３にソース及びドレイ
ンとしてのＮ＋ 型拡散領域３６を形成するとともに、
ソース・ドレイン間にゲート３７を形成することにより
ＮＭＯＳトランジスタ４５，４７を構成している。そし
て、Ｐ型半導体基板４３にはＰ＋ 型拡散領域４９を形
成し、同拡散領域４９にＮＭＯＳトランジスタ４５，４
７のソースに印加する電源０Ｖを印加することによりＰ
型半導体基板４３の電位を０Ｖに固定している。又、各
ＰＭＯＳトランジスタ４４，４６のＮ型ウェル拡散領域
４８にはＮ＋ 型拡散領域５０，５１を形成し、各Ｎ＋
型拡散領域５０，５１を介して各Ｎ型ウェル拡散領域
４８の電位をそれぞれ５Ｖ，１０Ｖに固定している。こ
のため、各ＰＭＯＳトランジスタ４４，４６を正常に動
作させることができる。
し、ＰＭＯＳ及びＮＭＯＳトランジスタ４４，４５で構
成され高電圧側が５Ｖで低電圧側が０Ｖで動作するイン
バータ回路と、ＰＭＯＳ及びＮＭＯＳトランジスタ４６
，４７で構成され高電圧側が１０Ｖで低電圧側が０Ｖで
動作するインバータ回路とを構成した半導体装置を示し
ている。Ｐ型半導体基板４３に２つのＮ型ウェル拡散領
域４８を別々に形成し、各Ｎ型ウェル拡散領域４８にソ
ース及びドレインとしてのＰ＋ 型拡散領域３３を形成
するとともに、ソース・ドレイン間にゲート３４を形成
することによりＰＭＯＳトランジスタ４４，４６を構成
している。又、Ｐ型半導体基板４３にソース及びドレイ
ンとしてのＮ＋ 型拡散領域３６を形成するとともに、
ソース・ドレイン間にゲート３７を形成することにより
ＮＭＯＳトランジスタ４５，４７を構成している。そし
て、Ｐ型半導体基板４３にはＰ＋ 型拡散領域４９を形
成し、同拡散領域４９にＮＭＯＳトランジスタ４５，４
７のソースに印加する電源０Ｖを印加することによりＰ
型半導体基板４３の電位を０Ｖに固定している。又、各
ＰＭＯＳトランジスタ４４，４６のＮ型ウェル拡散領域
４８にはＮ＋ 型拡散領域５０，５１を形成し、各Ｎ＋
型拡散領域５０，５１を介して各Ｎ型ウェル拡散領域
４８の電位をそれぞれ５Ｖ，１０Ｖに固定している。こ
のため、各ＰＭＯＳトランジスタ４４，４６を正常に動
作させることができる。
【０００５】しかしながら、図８（ａ）に示すように、
基板をＮ型半導体基板３０とし、ＰＭＯＳ及びＮＭＯＳ
トランジスタ５２，５３で構成され高電圧側が５Ｖで低
電圧側が０Ｖで動作するインバータ回路と、ＰＭＯＳ及
びＮＭＯＳトランジスタ５４，５５で構成され高電圧側
が１０Ｖで低電圧側が−１０Ｖで動作するインバータ回
路とを構成する場合、各ＰＭＯＳトランジスタ５２，５
４に対応してそれぞれＮ＋ 型拡散領域５６，５７を形
成し、各Ｎ＋ 型拡散領域５６，５７にそれぞれ５Ｖ，
１０Ｖを印加すると、Ｎ＋ 型拡散領域５６，５７間で
電位の短絡ルートができてしまう。又、各ＮＭＯＳトラ
ンジスタ５３，５５に対して共通のＰ型ウェル拡散領域
５８を形成するとともに、各ＮＭＯＳトランジスタ５３
，５５に対応してＰ型ウェル拡散領域５８にそれぞれＰ
＋ 型拡散領域５９，６０を形成し、各Ｐ＋ 型拡散領
域５９，６０にそれぞれ０Ｖ，−１０Ｖを印加すると、
Ｐ＋ 型拡散領域５９，６０間で電位の短絡ルートがで
きてしまう。
基板をＮ型半導体基板３０とし、ＰＭＯＳ及びＮＭＯＳ
トランジスタ５２，５３で構成され高電圧側が５Ｖで低
電圧側が０Ｖで動作するインバータ回路と、ＰＭＯＳ及
びＮＭＯＳトランジスタ５４，５５で構成され高電圧側
が１０Ｖで低電圧側が−１０Ｖで動作するインバータ回
路とを構成する場合、各ＰＭＯＳトランジスタ５２，５
４に対応してそれぞれＮ＋ 型拡散領域５６，５７を形
成し、各Ｎ＋ 型拡散領域５６，５７にそれぞれ５Ｖ，
１０Ｖを印加すると、Ｎ＋ 型拡散領域５６，５７間で
電位の短絡ルートができてしまう。又、各ＮＭＯＳトラ
ンジスタ５３，５５に対して共通のＰ型ウェル拡散領域
５８を形成するとともに、各ＮＭＯＳトランジスタ５３
，５５に対応してＰ型ウェル拡散領域５８にそれぞれＰ
＋ 型拡散領域５９，６０を形成し、各Ｐ＋ 型拡散領
域５９，６０にそれぞれ０Ｖ，−１０Ｖを印加すると、
Ｐ＋ 型拡散領域５９，６０間で電位の短絡ルートがで
きてしまう。
【０００６】これを解決するため、図８（ｂ）に示すよ
うに、ＰＭＯＳトランジスタ５２に対応するＮ＋ 型拡
散領域５６をなくすとともに、各ＮＭＯＳトランジスタ
５３，５５に対してそれぞれ別々のＰ型ウェル拡散領域
６１，６２を形成することが考えられる。又、図５に示
すように、各回路を使用電源に応じて異なる半導体基板
６３〜６５上に形成してこれらの基板６３〜６５をパッ
ケージ６６内に収容し、パッケージ内配線によってハイ
ブリッド化することが考えられる。
うに、ＰＭＯＳトランジスタ５２に対応するＮ＋ 型拡
散領域５６をなくすとともに、各ＮＭＯＳトランジスタ
５３，５５に対してそれぞれ別々のＰ型ウェル拡散領域
６１，６２を形成することが考えられる。又、図５に示
すように、各回路を使用電源に応じて異なる半導体基板
６３〜６５上に形成してこれらの基板６３〜６５をパッ
ケージ６６内に収容し、パッケージ内配線によってハイ
ブリッド化することが考えられる。
【０００７】
【発明が解決しようとする課題】ところが、図８（ｂ）
では各ＮＭＯＳトランジスタ５３，５５は正常に動作す
るが、Ｎ型半導体基板３０はＮ＋ 型拡散領域５７を介
して１０Ｖに固定されているため、ＰＭＯＳトランジス
タ５２が基板電位の影響、即ち、バックゲート効果を受
けて正常に動作しなくなるという問題点がある。
では各ＮＭＯＳトランジスタ５３，５５は正常に動作す
るが、Ｎ型半導体基板３０はＮ＋ 型拡散領域５７を介
して１０Ｖに固定されているため、ＰＭＯＳトランジス
タ５２が基板電位の影響、即ち、バックゲート効果を受
けて正常に動作しなくなるという問題点がある。
【０００８】又、図５に示すハイブリッド化ではコスト
高となるという問題点がある。本発明は上記問題点を解
決するためになされたものであって、異なる電源で動作
するＣＭＯＳトランジスタよりなる複数の回路を同一半
導体基板上に形成でき、実装面積の縮小及びコスト低減
を図ることができることを目的とする。
高となるという問題点がある。本発明は上記問題点を解
決するためになされたものであって、異なる電源で動作
するＣＭＯＳトランジスタよりなる複数の回路を同一半
導体基板上に形成でき、実装面積の縮小及びコスト低減
を図ることができることを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するため、一導電型の半導体基板に対し、この半導体基
板と同じ導電型でありかつ異なる電源をそれぞれ使用電
源とする複数の一導電型ＭＯＳトランジスタと、この半
導体基板と異なる逆導電型でありかつ異なる電源をそれ
ぞれ使用電源とする複数の逆導電型ＭＯＳトランジスタ
とを形成した半導体装置であって、複数の逆導電型ＭＯ
Ｓトランジスタについては、異なる電源のうち１つを基
準電源としたとき、この基準電源を使用電源とする各逆
導電型ＭＯＳトランジスタは半導体基板上に形成すると
ともに、基準電源以外の電源を使用する逆導電型ＭＯＳ
トランジスタは異なる電源毎に分離層によって半導体基
板からそれぞれ分離させた分離領域内に形成する。そし
て、半導体基板は基準電源の電位に固定するとともに、
各分離領域は当該分離領域に形成される逆導電型ＭＯＳ
トランジスタの使用電源の電位に固定し、又、基板と分
離層、及び分離層と分離領域が逆バイアスとなるように
分離層の電位を固定する。複数の一導電型ＭＯＳトラン
ジスタについては、異なる電源毎に半導体基板上にそれ
ぞれ逆導電型半導体領域を形成して当該逆導電型半導体
領域内に形成し、各逆導電型半導体領域は当該逆導電型
半導体領域に形成される一導電型ＭＯＳトランジスタの
使用電源の電位に固定する。
するため、一導電型の半導体基板に対し、この半導体基
板と同じ導電型でありかつ異なる電源をそれぞれ使用電
源とする複数の一導電型ＭＯＳトランジスタと、この半
導体基板と異なる逆導電型でありかつ異なる電源をそれ
ぞれ使用電源とする複数の逆導電型ＭＯＳトランジスタ
とを形成した半導体装置であって、複数の逆導電型ＭＯ
Ｓトランジスタについては、異なる電源のうち１つを基
準電源としたとき、この基準電源を使用電源とする各逆
導電型ＭＯＳトランジスタは半導体基板上に形成すると
ともに、基準電源以外の電源を使用する逆導電型ＭＯＳ
トランジスタは異なる電源毎に分離層によって半導体基
板からそれぞれ分離させた分離領域内に形成する。そし
て、半導体基板は基準電源の電位に固定するとともに、
各分離領域は当該分離領域に形成される逆導電型ＭＯＳ
トランジスタの使用電源の電位に固定し、又、基板と分
離層、及び分離層と分離領域が逆バイアスとなるように
分離層の電位を固定する。複数の一導電型ＭＯＳトラン
ジスタについては、異なる電源毎に半導体基板上にそれ
ぞれ逆導電型半導体領域を形成して当該逆導電型半導体
領域内に形成し、各逆導電型半導体領域は当該逆導電型
半導体領域に形成される一導電型ＭＯＳトランジスタの
使用電源の電位に固定する。
【００１０】
【作用】従って、各分離領域は分離領域と分離層とが逆
バイアスとなるように電位が固定された分離層によって
分離され、各分離領域は当該分離領域に形成される逆導
電型ＭＯＳトランジスタの使用電源の電位に固定されて
いるので、使用電源が異なる逆導電型ＭＯＳトランジス
タ間で電源間の短絡や、バックゲート効果が発生するこ
とはない。又、各逆導電型半導体領域は異なる電源毎に
形成されて各逆導電型半導体領域は当該逆導電型半導体
領域に形成される一導電型ＭＯＳトランジスタの使用電
源の電位に固定されているので、使用電源が異なる一導
電型ＭＯＳトランジスタ間で電源間の短絡や、バックゲ
ート効果が発生することはない。
バイアスとなるように電位が固定された分離層によって
分離され、各分離領域は当該分離領域に形成される逆導
電型ＭＯＳトランジスタの使用電源の電位に固定されて
いるので、使用電源が異なる逆導電型ＭＯＳトランジス
タ間で電源間の短絡や、バックゲート効果が発生するこ
とはない。又、各逆導電型半導体領域は異なる電源毎に
形成されて各逆導電型半導体領域は当該逆導電型半導体
領域に形成される一導電型ＭＯＳトランジスタの使用電
源の電位に固定されているので、使用電源が異なる一導
電型ＭＯＳトランジスタ間で電源間の短絡や、バックゲ
ート効果が発生することはない。
【００１１】
【実施例】以下、本発明を具体化した一実施例を図１〜
図３に従って説明する。図１は一実施例の半導体装置の
断面図を示している。一導電型半導体基板としてのＮ型
半導体基板１上には、逆導電型ＭＯＳトランジスタとし
てのＰＭＯＳトランジスタ２，３と、一導電型ＭＯＳト
ランジスタとしてのＮＭＯＳトランジスタ４，５が形成
され、ＰＭＯＳ及びＮＭＯＳトランジスタ２，４により
高電圧側が基準電源としての５Ｖで低電圧側が０Ｖで動
作するインバータ回路を構成するとともに、ＰＭＯＳ及
びＮＭＯＳトランジスタ３，５により高電圧側が１０Ｖ
で低電圧側が−１０Ｖで動作するインバータ回路を構成
している。
図３に従って説明する。図１は一実施例の半導体装置の
断面図を示している。一導電型半導体基板としてのＮ型
半導体基板１上には、逆導電型ＭＯＳトランジスタとし
てのＰＭＯＳトランジスタ２，３と、一導電型ＭＯＳト
ランジスタとしてのＮＭＯＳトランジスタ４，５が形成
され、ＰＭＯＳ及びＮＭＯＳトランジスタ２，４により
高電圧側が基準電源としての５Ｖで低電圧側が０Ｖで動
作するインバータ回路を構成するとともに、ＰＭＯＳ及
びＮＭＯＳトランジスタ３，５により高電圧側が１０Ｖ
で低電圧側が−１０Ｖで動作するインバータ回路を構成
している。
【００１２】基準電源５Ｖを使用電源とするＰＭＯＳト
ランジスタ２はＮ型半導体基板１にソース及びドレイン
としてＰ＋ 型拡散領域６を形成するとともに、ソース
・ドレイン間にゲート７を形成することにより形成され
ている。又、１０Ｖ電源を使用電源とするＰＭＯＳトラ
ンジスタ３は分離層としてのＰ型ウェル拡散領域８に囲
まれた分離領域としてのＮ型ウェル拡散領域９内に形成
されている。即ち、ＰＭＯＳトランジスタ３はＮ型ウェ
ル拡散領域９にソース及びドレインとしてＰ＋ 型拡散
領域６を形成するとともに、ソース・ドレイン間にゲー
ト７を形成することにより形成されている。
ランジスタ２はＮ型半導体基板１にソース及びドレイン
としてＰ＋ 型拡散領域６を形成するとともに、ソース
・ドレイン間にゲート７を形成することにより形成され
ている。又、１０Ｖ電源を使用電源とするＰＭＯＳトラ
ンジスタ３は分離層としてのＰ型ウェル拡散領域８に囲
まれた分離領域としてのＮ型ウェル拡散領域９内に形成
されている。即ち、ＰＭＯＳトランジスタ３はＮ型ウェ
ル拡散領域９にソース及びドレインとしてＰ＋ 型拡散
領域６を形成するとともに、ソース・ドレイン間にゲー
ト７を形成することにより形成されている。
【００１３】そして、Ｎ型半導体基板１にはＮ＋ 型拡
散領域１０が形成され、同Ｎ＋ 型拡散領域１０にＰＭ
ＯＳトランジスタ２のソースに印加する基準電源５Ｖを
印加することによりＮ型半導体基板１の電位が５Ｖに固
定されている。Ｎ型ウェル拡散領域９にはＮ＋ 型拡散
領域１１が形成され、同Ｎ＋ 型拡散領域１１にＰＭＯ
Ｓトランジスタ３のソースに印加する電源１０Ｖを印加
することによりＮ型ウェル拡散領域９の電位が１０Ｖに
固定されている。又、Ｐ型ウェル拡散領域８にはＰ＋
型拡散領域１２が形成され、同Ｐ＋ 型拡散領域１２に
基準電源５Ｖよりも低い電位０Ｖを印加することにより
Ｐ型ウェル拡散領域８の電位が０Ｖに固定されている。
散領域１０が形成され、同Ｎ＋ 型拡散領域１０にＰＭ
ＯＳトランジスタ２のソースに印加する基準電源５Ｖを
印加することによりＮ型半導体基板１の電位が５Ｖに固
定されている。Ｎ型ウェル拡散領域９にはＮ＋ 型拡散
領域１１が形成され、同Ｎ＋ 型拡散領域１１にＰＭＯ
Ｓトランジスタ３のソースに印加する電源１０Ｖを印加
することによりＮ型ウェル拡散領域９の電位が１０Ｖに
固定されている。又、Ｐ型ウェル拡散領域８にはＰ＋
型拡散領域１２が形成され、同Ｐ＋ 型拡散領域１２に
基準電源５Ｖよりも低い電位０Ｖを印加することにより
Ｐ型ウェル拡散領域８の電位が０Ｖに固定されている。
【００１４】又、各ＮＭＯＳトランジスタ４，５はＮ型
半導体基板１上に逆導電型半導体領域としてのＰ型ウェ
ル拡散領域１３，１４を別々に形成し、各Ｐ型ウェル拡
散領域１３，１４にソース及びドレインとしてのＮ＋
型拡散領域１５を形成するとともに、ソース・ドレイン
間にゲート１６を形成することにより形成されている。 そして、Ｐ型ウェル拡散領域１３にはＰ＋ 型拡散領域
１７が形成され、同Ｐ＋ 型拡散領域１７にＮＭＯＳト
ランジスタ４のソースに印加する電源０Ｖを印加するこ
とによりＰ型ウェル拡散領域１３の電位が０Ｖに固定さ
れている。又、Ｐ型ウェル拡散領域１４にはＰ＋ 型拡
散領域１８が形成され、同Ｐ＋ 型拡散領域１８にＮＭ
ＯＳトランジスタ５のソースに印加する電源−１０Ｖを
印加することによりＰ型ウェル拡散領域１４の電位が−
１０Ｖに固定されている。
半導体基板１上に逆導電型半導体領域としてのＰ型ウェ
ル拡散領域１３，１４を別々に形成し、各Ｐ型ウェル拡
散領域１３，１４にソース及びドレインとしてのＮ＋
型拡散領域１５を形成するとともに、ソース・ドレイン
間にゲート１６を形成することにより形成されている。 そして、Ｐ型ウェル拡散領域１３にはＰ＋ 型拡散領域
１７が形成され、同Ｐ＋ 型拡散領域１７にＮＭＯＳト
ランジスタ４のソースに印加する電源０Ｖを印加するこ
とによりＰ型ウェル拡散領域１３の電位が０Ｖに固定さ
れている。又、Ｐ型ウェル拡散領域１４にはＰ＋ 型拡
散領域１８が形成され、同Ｐ＋ 型拡散領域１８にＮＭ
ＯＳトランジスタ５のソースに印加する電源−１０Ｖを
印加することによりＰ型ウェル拡散領域１４の電位が−
１０Ｖに固定されている。
【００１５】図２は上記ＰＭＯＳトランジスタ３及びＮ
ＭＯＳトランジスタ４，５を形成するための概略工程を
示している。まず、図２（ａ）に示すように、Ｎ型半導
体基板１にＰ型不純物をイオン打ち込みして分離層とし
てのＰ型ウェル拡散領域８を形成して拡散させる。この
後、図２（ｂ）に示すように、Ｐ型ウェル拡散領域８に
Ｎ型不純物をイオン打ち込みして分離領域としてのＮ型
ウェル拡散領域９を形成して拡散させる。図３（ａ）は
図２（ｂ）の状態におけるＰ型ウェル拡散領域８及びＮ
型ウェル拡散領域９の深さと不純物濃度との関係の一例
を示すものである。図３（ａ）から明らかなように、Ｎ
型半導体基板１とＮ型ウェル拡散領域９とはほぼ同濃度
となっており、従って、Ｎ型ウェル拡散領域９はＰ型ウ
ェル拡散領域８によってＮ型半導体基板１から分離して
形成されたものと見なすことができる。
ＭＯＳトランジスタ４，５を形成するための概略工程を
示している。まず、図２（ａ）に示すように、Ｎ型半導
体基板１にＰ型不純物をイオン打ち込みして分離層とし
てのＰ型ウェル拡散領域８を形成して拡散させる。この
後、図２（ｂ）に示すように、Ｐ型ウェル拡散領域８に
Ｎ型不純物をイオン打ち込みして分離領域としてのＮ型
ウェル拡散領域９を形成して拡散させる。図３（ａ）は
図２（ｂ）の状態におけるＰ型ウェル拡散領域８及びＮ
型ウェル拡散領域９の深さと不純物濃度との関係の一例
を示すものである。図３（ａ）から明らかなように、Ｎ
型半導体基板１とＮ型ウェル拡散領域９とはほぼ同濃度
となっており、従って、Ｎ型ウェル拡散領域９はＰ型ウ
ェル拡散領域８によってＮ型半導体基板１から分離して
形成されたものと見なすことができる。
【００１６】次に、図２（ｃ）に示すように、Ｎ型半導
体基板１にＰ型不純物をイオン打ち込みして逆導電型半
導体領域としてのＰ型ウェル拡散領域１３（１４）を形
成して拡散させる。図３（ｂ）は図２（ｃ）の状態にお
けるＰ型ウェル拡散領域１３（１４）の深さと不純物濃
度との関係の一例を示すものである。この後、図２（ｄ
）に示すように、Ｎ型ウェル拡散領域９及びＰ型ウェル
拡散領域１３（１４）の所定位置にＬＯＣＯＳ法により
Ｎ＋ 型拡散領域１１，１５を選択的に形成する。この
とき、ＰＭＯＳトランジスタ２のＮ＋ 型拡散領域１０
も同時に形成する。又、Ｎ型ウェル拡散領域９及びＰ型
ウェル拡散領域８，１３（１４）の所定位置にＰ＋ 型
拡散領域６，１２，１７（１８）を選択的に形成する。 このとき、ＰＭＯＳトランジスタ２のＰ＋ 型拡散領域
６も同時に形成する。
体基板１にＰ型不純物をイオン打ち込みして逆導電型半
導体領域としてのＰ型ウェル拡散領域１３（１４）を形
成して拡散させる。図３（ｂ）は図２（ｃ）の状態にお
けるＰ型ウェル拡散領域１３（１４）の深さと不純物濃
度との関係の一例を示すものである。この後、図２（ｄ
）に示すように、Ｎ型ウェル拡散領域９及びＰ型ウェル
拡散領域１３（１４）の所定位置にＬＯＣＯＳ法により
Ｎ＋ 型拡散領域１１，１５を選択的に形成する。この
とき、ＰＭＯＳトランジスタ２のＮ＋ 型拡散領域１０
も同時に形成する。又、Ｎ型ウェル拡散領域９及びＰ型
ウェル拡散領域８，１３（１４）の所定位置にＰ＋ 型
拡散領域６，１２，１７（１８）を選択的に形成する。 このとき、ＰＭＯＳトランジスタ２のＰ＋ 型拡散領域
６も同時に形成する。
【００１７】このように、本実施例ではＮ型半導体基板
１を基準電源５Ｖに固定するとともに、Ｎ型ウェル拡散
領域９を１０Ｖに固定し、Ｎ型ウェル拡散領域９をＮ型
半導体基板１の電位５Ｖよりも低い電位０Ｖに固定され
たＰ型ウェル拡散領域８によってＮ型半導体基板１から
分離しているので、Ｎ型半導体基板１のＰＭＯＳトラン
ジスタ２に対応するＮ＋ 型拡散領域１０とＮ型ウェル
拡散領域９内のＰＭＯＳトランジスタ３に対応するＮ＋
型拡散領域１１との間での電源短絡や、バックゲート
効果の発生を防止することができる。又、各ＮＭＯＳト
ランジスタ４，５を形成するＰ型ウェル拡散領域１３，
１４を別々に形成し、各Ｐ型ウェル拡散領域１３，１４
を０Ｖ，−１０Ｖに固定しているので、ＮＭＯＳトラン
ジスタ４に対応するＰ＋ 型拡散領域１７とＮＭＯＳト
ランジスタ５に対応するＰ＋ 型拡散領域１８との間で
の電源短絡や、バックゲート効果の発生を防止すること
ができる。従って、異なる電源で動作するＣＭＯＳトラ
ンジスタよりなるインバータ回路等の複数の回路を同一
半導体基板上に形成でき、実装面積の縮小及びコスト低
減を図ることができる。
１を基準電源５Ｖに固定するとともに、Ｎ型ウェル拡散
領域９を１０Ｖに固定し、Ｎ型ウェル拡散領域９をＮ型
半導体基板１の電位５Ｖよりも低い電位０Ｖに固定され
たＰ型ウェル拡散領域８によってＮ型半導体基板１から
分離しているので、Ｎ型半導体基板１のＰＭＯＳトラン
ジスタ２に対応するＮ＋ 型拡散領域１０とＮ型ウェル
拡散領域９内のＰＭＯＳトランジスタ３に対応するＮ＋
型拡散領域１１との間での電源短絡や、バックゲート
効果の発生を防止することができる。又、各ＮＭＯＳト
ランジスタ４，５を形成するＰ型ウェル拡散領域１３，
１４を別々に形成し、各Ｐ型ウェル拡散領域１３，１４
を０Ｖ，−１０Ｖに固定しているので、ＮＭＯＳトラン
ジスタ４に対応するＰ＋ 型拡散領域１７とＮＭＯＳト
ランジスタ５に対応するＰ＋ 型拡散領域１８との間で
の電源短絡や、バックゲート効果の発生を防止すること
ができる。従って、異なる電源で動作するＣＭＯＳトラ
ンジスタよりなるインバータ回路等の複数の回路を同一
半導体基板上に形成でき、実装面積の縮小及びコスト低
減を図ることができる。
【００１８】図４は別の実施例の半導体装置の断面図を
示し、一導電型半導体基板としてのＮ型半導体基板１に
対してＳｉＯ２膜２０を介してＮ型半導体基板２１を張
り合わせている。そして、Ｎ型半導体基板１にＳｉＯ２
よりなる分離層２２をトレンチ打ち込みし、Ｎ型半導体
基板１からＰＭＯＳトランジスタ３形成用の分離領域２
３を形成している。又、ＮＭＯＳトランジスタ４，５を
形成する領域は分離層２２によりＮ型半導体基板１から
分離した後、その分離した各領域にＰ型不純物をイオン
打ち込みしてＰ型ウェル拡散領域１３，１４としている
。
示し、一導電型半導体基板としてのＮ型半導体基板１に
対してＳｉＯ２膜２０を介してＮ型半導体基板２１を張
り合わせている。そして、Ｎ型半導体基板１にＳｉＯ２
よりなる分離層２２をトレンチ打ち込みし、Ｎ型半導体
基板１からＰＭＯＳトランジスタ３形成用の分離領域２
３を形成している。又、ＮＭＯＳトランジスタ４，５を
形成する領域は分離層２２によりＮ型半導体基板１から
分離した後、その分離した各領域にＰ型不純物をイオン
打ち込みしてＰ型ウェル拡散領域１３，１４としている
。
【００１９】図４の実施例においても、前記実施例と同
様に使用電源が異なるＰＭＯＳトランジスタ２，３間で
の電源短絡やバックゲート効果の発生を防止できるとと
もに、使用電源が異なるＮＭＯＳトランジスタ４，５間
での電源短絡やバックゲート効果の発生を防止できる。 尚、上記各実施例では一導電型半導体基板をＮ型半導体
基板とした半導体装置について述べたが、基板をＰ型半
導体基板とした半導体装置に具体化してもよい。
様に使用電源が異なるＰＭＯＳトランジスタ２，３間で
の電源短絡やバックゲート効果の発生を防止できるとと
もに、使用電源が異なるＮＭＯＳトランジスタ４，５間
での電源短絡やバックゲート効果の発生を防止できる。 尚、上記各実施例では一導電型半導体基板をＮ型半導体
基板とした半導体装置について述べたが、基板をＰ型半
導体基板とした半導体装置に具体化してもよい。
【００２０】
【発明の効果】以上詳述したように本発明によれば、異
なる電源で動作するＣＭＯＳトランジスタよりなる複数
の回路を同一半導体基板上に形成でき、実装面積の縮小
及びコスト低減を図ることができる優れた効果がある。
なる電源で動作するＣＭＯＳトランジスタよりなる複数
の回路を同一半導体基板上に形成でき、実装面積の縮小
及びコスト低減を図ることができる優れた効果がある。
【図１】一実施例の半導体装置の断面図である。
【図２】トランジスタ形成の概略工程図である。
【図３】（ａ）は二重ウェル拡散領域の深さと不純物濃
度との関係の一例を示す図であり、（ｂ）は通常のウェ
ル拡散領域の深さと不純物濃度との関係の一例を示す図
である。
度との関係の一例を示す図であり、（ｂ）は通常のウェ
ル拡散領域の深さと不純物濃度との関係の一例を示す図
である。
【図４】別の実施例の半導体装置の断面図である。
【図５】従来のハイブリッド化した半導体装置を示す斜
視図である。
視図である。
【図６】従来の半導体装置の断面図である。
【図７】従来の半導体装置の断面図である。
【図８】従来の半導体装置の断面図である。
１ 一導電型の半導体基板としてのＮ型半導体基板２
，３ 逆導電型ＭＯＳトランジスタとしてのＰＭＯＳ
トランジスタ ４，５ 一導電型ＭＯＳトランジスタとしてのＮＭＯ
Ｓトランジスタ ８ 分離層としてのＰ型ウェル拡散領域９ 分離領
域としてのＮ型ウェル拡散領域１３，１４ 逆導電型
半導体領域としてのＰ型ウェル拡散領域
，３ 逆導電型ＭＯＳトランジスタとしてのＰＭＯＳ
トランジスタ ４，５ 一導電型ＭＯＳトランジスタとしてのＮＭＯ
Ｓトランジスタ ８ 分離層としてのＰ型ウェル拡散領域９ 分離領
域としてのＮ型ウェル拡散領域１３，１４ 逆導電型
半導体領域としてのＰ型ウェル拡散領域
Claims (1)
- 【請求項１】 一導電型の半導体基板に対し、この半
導体基板と異なる逆導電型でありかつ異なる電源をそれ
ぞれ使用電源とする複数の逆導電型ＭＯＳトランジスタ
と、この半導体基板と同じ導電型でありかつ異なる電源
をそれぞれ使用電源とする複数の一導電型ＭＯＳトラン
ジスタとを形成した半導体装置であって、前記複数の逆
導電型ＭＯＳトランジスタについては、異なる電源のう
ち１つを基準電源としたとき、この基準電源を使用電源
とする各逆導電型ＭＯＳトランジスタは前記半導体基板
上に形成するとともに、基準電源以外の電源を使用する
逆導電型ＭＯＳトランジスタは異なる電源毎に分離層に
よって前記半導体基板からそれぞれ分離させた分離領域
内に形成し、前記半導体基板は前記基準電源の電位に固
定するとともに、前記各分離領域は当該分離領域に形成
される逆導電型ＭＯＳトランジスタの使用電源の電位に
固定し、又、基板と分離層、及び分離層と分離領域が逆
バイアスとなるように前記分離層の電位を固定し、前記
複数の一導電型ＭＯＳトランジスタは、異なる電源毎に
前記半導体基板上にそれぞれ逆導電型半導体領域を形成
して当該逆導電型半導体領域内に形成し、前記各逆導電
型半導体領域は当該逆導電型半導体領域に形成される一
導電型ＭＯＳトランジスタの使用電源の電位に固定する
ようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065104A JPH04299856A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065104A JPH04299856A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299856A true JPH04299856A (ja) | 1992-10-23 |
Family
ID=13277262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3065104A Pending JPH04299856A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014146833A (ja) * | 2014-04-09 | 2014-08-14 | Denso Corp | 半導体装置 |
-
1991
- 1991-03-28 JP JP3065104A patent/JPH04299856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014146833A (ja) * | 2014-04-09 | 2014-08-14 | Denso Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |