JPH04295771A - 電圧検知回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力電圧が所定値以上
か否かを検知する電圧検知回路に係るものであって、特
に入力電圧が上昇する際と下降する際の検知レベルを異
ならせてヒステリシス特性を持たせた電圧検知回路に関
するものである。

【０００２】

【従来の技術】通常の電圧検知回路は、予め１個の検知
レベルを設定しておいて、入力する電圧がその検知レベ
ルよりも高いか低いかを検知するものであった。よって
、入力電圧が立上がる際と立下がる際は同一検知レベル
で検知される。

【０００３】

【発明が解決しようとする課題】ところで、電池を電源
として使用する機器では、消耗した電池の使用を避ける
ために、電池電圧があるレベル以上の電圧のときに始め
て動作を開始させることが望ましく、また使用中の消耗
により電池電圧が低下した場合には、その電圧が低いレ
ベルに達しても機器の動作を継続させることが望ましい
。

【０００４】このような要望に応えるには、検知レベル
が１個の従来の電圧検知回路では不可能であり、電圧上
昇時と電圧下降時とで異なったレベルで電圧検知を行う
回路が望まれる。

【０００５】本発明の目的は、電圧上昇時は高いレベル
で電圧を検知し、電圧下降時は低いレベルで電圧を検知
するようにして、上記したような要望を満足させること
ができるようにした電圧検知回路を提供することである
。

【０００６】

【課題を解決するための手段】このため本発明は、入力
端子と出力端子との間に直列接続された第１、第２のス
イッチング素子と、上記出力端子と接地との間に接続さ
れ上記出力端子の電圧が立上るとオフし接地に立下がる
とオンする第３のスイッチング素子と、上記入力端子に
印加する電圧が第１のレベルに達すると上記第１のスイ
ッチング素子をオンさせ、該第１のレベルを下回るとオ
フさせる第１コンパレータと、上記入力端子に印加する
電圧が上記第１のレベルにより高い第２のレベルに達し
たか否かを検知する第２コンパレータと、該第２コンパ
レータが上記第２のレベルに達すると上記第２のスイッ
チング素子をオンさせそれを保持するラッチ回路とから
構成したものである。

【０００７】

【実施例】以下、本発明の実施例について説明する。図
１はその一実施例の電圧検知回路の回路図である。１は
入力端子であり、ここでは電源電圧ＶＤＤが印加する。 ２は検知電圧Ｖ１が設定された第１コンパレータ、３は
検知電圧Ｖ２（＞Ｖ１）が設定された第２コンパレータ
、４は検知電圧Ｖ２よりも高い電圧になったときリセッ
ト解除が行われるパワーオンクリア回路である。５はト
ランスファゲート５１、インバータ５２およびスイッチ
付インバータ５３からなるラッチ回路であり、パワーオ
ンクリア回路４の出力レベルによって第２コンパレータ
３の出力を保持したりしなかったりする。６はそのパワ
ーオンクリア回路４の出力側に接続されるインバータで
ある。７、８は入力端子１に直列接続されたＰＭＯＳの
ＦＥＴであり、一方のＦＥＴ７はインバータ９を介して
第１コンパレータ２の出力でオン／オフを制御され、他
方のＦＥＴ８はラッチ回路５の出力でオン／オフを制御
される。１０はＦＥＴ８と接地との間に接続されたＮＭ
ＯＳのＦＥＴである。１１、１２はインバータ、１３は
出力端子である。

【０００８】さて、この回路では、初期状態（入力端子
１の電源電圧ＶＤＤ＝０ｖ）では、両コンパレータ２、
３の出力電圧Ｖａ、Ｖｂは０ｖである。よってラッチ回
路５はロード状態となっている。以上から、ＦＥＴ７、
８はカットオフしており、出力端子１３の電圧は０ｖで
ある。

【０００９】次に、入力端子１の電源電圧ＶＤＤが上昇
してくると、その電圧がＶ１に達した時点でまず第１コ
ンパレータ２の出力電圧Ｖａが電源電圧ＶＤＤに立上り
、インバータ９の出力が０ｖとなり、ＦＥＴ７がオンす
る。

【００１０】そして、電源電圧ＶＤＤが更に上昇してＶ
２に達すると第２コンパレータ３の出力電圧Ｖｂが電源
電圧ＶＤＤに立上る。このとき、パワーオンクリア回路
４の出力は０ｖであるので、ラッチ回路５のトランスフ
ァゲート５１がオン、スイッチ付インバータ５３がオフ
となりインバータ５２の出力が０ｖとなって、ＦＥＴ８
がオンする。

【００１１】この結果、両ＦＥＴ７、８のオンにより、
ＦＥＴ８とＦＥＴ１０の共通接続点（出力端子１３と等
価）の電圧が電源電圧ＶＤＤに立上る。このため、ＦＥ
Ｔ１０がオフして、出力端子１３に電源電圧ＶＤＤが現
れる。

【００１２】この後、パワーオンクリア回路４の出力電
圧が０ｖから電源電圧ＶＤＤに立上ると、ラッチ回路５
のトランスファゲート５１がオフ、スイッチ付インバー
タ５３がオンとなって、そのスイッチ付インバータ５３
とインバータ５２の正帰還動作によりラッチ回路５がラ
ッチ状態となり、第２コンパレータ３の出力電圧如何に
拘らず、ＦＥＴ８のオン状態が保持される。

【００１３】一方、電源電圧ＶＤＤが下降する際には、
それがＶ２にまで低下した時点で第２コンパレータ３の
出力電圧Ｖｂが０ｖに立下がるが、上記のようにチッチ
回路５の働きによりＦＥＴ８はオン状態を保持する。

【００１４】そして、電源電圧ＶＤＤが電圧Ｖ１にまで
低下すると、第１コンパレータ２の出力電圧Ｖａが０ｖ
に立下がって、インバータ９の出力が電源電圧ＶＤＤに
立上り、ＦＥＴ７がオフする。この結果、出力端子１３
の電圧が０ｖに立下がる。

【００１５】以上のように、電源電圧ＶＤＤが立上がる
際には、検知レベルの高い第２コンパレータ３の出力が
立ち上がった時点で出力端子１３に電源電圧ＶＤＤが現
れ、下降する際には検知レベルの低い第１コンパレータ
２の出力電圧が立下がった時点で出力端子１３の電圧が
０ｖとなるような、ヒステリシス動作となる。以上の動
作のタイミングチャートを図２に示した。なお、インバ
ータ１１、１２は波形整形のためであり、必ずしも必要
ない。

【００１６】図３は別の実施例の電圧検知回路の回路図
である。ここでは、出力端子１３にレギュレータ１４を
接続している。この結果、電源電圧ＶＤＤが電圧Ｖ２に
上昇した時点でレギュレータ１４が動作を開始し、電圧
Ｖ１に低下した時点で停止するようになる。

【００１７】

【発明の効果】以上から本発明によれば、入力電圧の立
上り時の検知レベルよりも立下がり時の検知レベルが低
くなるようなヒステリシス特性を持たせることができる
。このため、入力電圧を電池電圧とした場合に、電池電
圧が上記した立上りの検知レベルまで高くなければその
電圧を検知しないので、消耗した電池の使用を防止する
ことができ不測の事態を招くおそれがなくなる。また、
使用中に電池電圧が低下した場合には、低い電圧に達す
るまでは検知しないので、妄りに回路が停止することが
防止できる。

【図面の簡単な説明】

【図１】　　本発明の一実施例の電圧検知回路の回路図
である。

【図２】　　同電圧検知回路の動作のタイミングチャー
トである。

【図３】　　別の実施例の電圧検知回路の回路図である
。

【符号の説明】

１：入力端子、２、第１コンパレータ、３：第２コンパ
レータ、４：パワーオンクリア回路、５：ラッチ回路、
５１：トランスファーゲート、５２：インバータ、５３
：スイッチ付インバータ、６：インバータ、７、８：Ｐ
ＭＯＳのＦＥＴ、９：インバータ、１０：ＮＭＯＳのＦ
ＥＴ、１１、１２：インバータ、１３：出力端子、１４
：レギュレータ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　　　入力端子と出力端子との間に直列
   接続された第１、第２のスイッチング素子と、上記出力
   端子と接地との間に接続され上記出力端子の電圧が立上
   るとオフし接地に立下がるとオンする第３のスイッチン
   グ素子と、上記入力端子に印加する電圧が第１のレベル
   に達すると上記第１のスイッチング素子をオンさせ、該
   第１のレベルを下回るとオフさせる第１コンパレータと
   、上記入力端子に印加する電圧が上記第１のレベルによ
   り高い第２のレベルに達したか否かを検知する第２コン
   パレータと、該第２コンパレータが上記第２のレベルに
   達すると上記第２のスイッチング素子をオンさせそれを
   保持するラッチ回路とからなることを特徴とする電圧検
   知回路。
2. 【請求項２】　　　　上記入力端子に印加する電圧が上
   記第２のレベルを越えると上記ラッチ回路のラッチ動作
   を行わせるパワーオンクリア回路を設けたことを特徴と
   する請求項１に記載の電圧検知回路。