JPH04291925A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH04291925A JPH04291925A JP5720791A JP5720791A JPH04291925A JP H04291925 A JPH04291925 A JP H04291925A JP 5720791 A JP5720791 A JP 5720791A JP 5720791 A JP5720791 A JP 5720791A JP H04291925 A JPH04291925 A JP H04291925A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- electrode
- mesa structure
- film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000002184 metal Substances 0.000 claims abstract description 64
- 238000005530 etching Methods 0.000 claims abstract description 28
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012212 insulator Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 17
- 238000010884 ion-beam technique Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、さらに詳しく述べるならば縦型デバイスの電極形
成方法を改良した半導体装置の製造方法に関する。コン
ピュータ等のシステムの高度化に伴い、ＬＳＩ等の半導
体装置も高集積化されると共に素子そのものの高速化へ
の要求はますます強くなるばかりである。半導体素子の
高速化は、寄生容量と寄生抵抗の低減にほかならず、電
極や各種の領域を自己整合的に微細に形成することが最
も重要である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more specifically, to a method of manufacturing a semiconductor device that is an improved method of forming electrodes for vertical devices. As systems such as computers become more sophisticated, semiconductor devices such as LSIs also become more highly integrated, and the demand for faster speeds of the elements themselves continues to grow stronger. Increasing the speed of semiconductor devices is all about reducing parasitic capacitance and parasitic resistance, and the most important thing is to form electrodes and various regions finely and in a self-aligned manner.
【０００２】0002
【従来の技術】縦型デバイスの例として、図５に示すよ
うにコレクタ、ベース、エミッタを縦型に配列した縦型
バイポーラトランジスタがある。本発明はこのエミッタ
電極１、ベース電極２、コレクタ電極３の形成に適用で
きるものである。2. Description of the Related Art An example of a vertical device is a vertical bipolar transistor in which a collector, base, and emitter are arranged vertically as shown in FIG. The present invention can be applied to the formation of the emitter electrode 1, base electrode 2, and collector electrode 3.
【０００３】従来の縦型のデバイスにおいて、電極を自
己整合的に形成する方法として、図６にメサ構造４（（
ａ）参照）の形成、絶縁膜５の全面堆積（（ｂ）参照）
、絶縁膜５を異方性エッチングしてサイドウォール６を
イオンビームエッチングする（（ｃ）参照）。次に電極
材料７となる金属を全体に形成し（（ｄ）参照）、その
後基板に対するイオンビームの入射角度を小さくしたイ
オンビームエッチングによりサイドウォール上の金属を
とり除き第１電極（８）と第２電極９の分離を行う（（
ｅ）参照）。このようにして、電極８、９を形成するこ
とにより、メサ構造４と第２電極が自己整合的形成され
、その間隔はサイドウォール６の厚さだけしかなくなる
。またメサ構造４上の電極１もメサに対して自己整合的
にメサ構造を覆うようにして形成される。このためこの
方法によれば、形成されるメサ構造と二つの電極１と２
の間の寄生抵抗と寄生容量は非常に小さくなる。As a method for forming electrodes in a self-aligned manner in a conventional vertical device, a mesa structure 4 ((
(see (b)) and the entire surface deposition of the insulating film 5 (see (b)).
, the insulating film 5 is anisotropically etched and the sidewall 6 is etched with an ion beam (see (c)). Next, metal that will become the electrode material 7 is formed over the entire surface (see (d)), and then the metal on the sidewalls is removed by ion beam etching with a small incident angle of the ion beam to the substrate, and the first electrode (8) is formed. The second electrode 9 is separated ((
(see e)). By forming the electrodes 8 and 9 in this way, the mesa structure 4 and the second electrode are formed in a self-aligned manner, and the distance between them is only the thickness of the sidewall 6. Further, the electrode 1 on the mesa structure 4 is also formed so as to cover the mesa structure in a self-aligned manner with respect to the mesa. Therefore, according to this method, the mesa structure to be formed and the two electrodes 1 and 2
The parasitic resistance and capacitance between the
【０００４】0004
【発明が解決しようとする課題】しかし、上記の電極形
成方法においては、電極１と電極２を分離する時の斜め
イオンビームエッチングによりメサ構造４の表面の半導
体にダメージが入りやすくリーク電流の原因になったり
、素子特性の劣化を引き起こしたりし易い。またサイド
ウォール６側面の不要金属だけでなく電極形成部分の金
属もエッチングされるため、電極が薄くなり抵抗の増大
や電極の断線による信頼性の低下を招く。そのため斜め
イオンビームエッチングによるエッチング時間のマージ
ンが少なかった。[Problems to be Solved by the Invention] However, in the above electrode forming method, the semiconductor on the surface of the mesa structure 4 is likely to be damaged due to the oblique ion beam etching when separating the electrodes 1 and 2, causing leakage current. or cause deterioration of device characteristics. In addition, not only the unnecessary metal on the side surface of the sidewall 6 but also the metal on the electrode forming part is etched, which causes the electrode to become thinner, resulting in an increase in resistance and a decrease in reliability due to disconnection of the electrode. Therefore, the etching time margin for oblique ion beam etching was small.
【０００５】本発明は、メサ構造に対し自己整合的に電
極を形成し、かつメサ構造側面での電極の分離による半
導体のダメージを低減し、リーク電流や素子特性の劣化
を防ぐと共にプロセスの信頼性とマージンを向上させる
ことを目的とする。The present invention forms electrodes in a self-aligned manner on the mesa structure, reduces damage to the semiconductor due to separation of the electrodes on the sides of the mesa structure, prevents leakage current and deterioration of device characteristics, and improves process reliability. The objective is to improve performance and margins.
【０００６】[0006]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、サイドウォールを有するメサ構造上に第
１金属の皮膜及び第２金属の皮膜を順次形成し、第１金
属に対して第２金属が優先にエッチングされる異方性ド
ライエッチングを、基板に対しビームを斜めから入射さ
せて行い、前記サイドウォールの側面に被着された第１
金属の皮膜を選択的に露出させ、次に第２金属に対して
第１金属が優先的にエッチングされる等方性エッチング
を行うことを特徴とする。[Means for Solving the Problems] A method for manufacturing a semiconductor device according to the present invention includes sequentially forming a first metal film and a second metal film on a mesa structure having sidewalls, and Anisotropic dry etching in which the second metal is etched preferentially is performed by making the beam obliquely incident on the substrate.
It is characterized by selectively exposing the metal film, and then performing isotropic etching in which the first metal is etched preferentially relative to the second metal.
【０００７】図１は本発明の製造方法の原理を示す。本
発明においては図６の（ａ）〜（ｃ）と同様の工程によ
りサイドウォール構造４を設けたメサ上に第１金属１０
とそれと異なる薄い第２金属１１を形成し（図１（ａ）
）、第１金属１０に対して第２金属１１が選択的にエッ
チングされる異方性ドライエッチングを、基板に対する
ビームの入射角度を小さくして行いメサ構造側面の金属
（第２金属１１）を取り除く（図１の（ｂ）参照）。こ
の工程では第１金属１０にはダメージが入ってもサイド
ウォール及び半導体にはダメージが入らない。FIG. 1 shows the principle of the manufacturing method of the present invention. In the present invention, the first metal 10 is placed on the mesa provided with the sidewall structure 4 by the same steps as in FIGS. 6(a) to 6(c).
and a thin second metal 11 different from that (Fig. 1(a)).
), anisotropic dry etching in which the second metal 11 is selectively etched with respect to the first metal 10 is performed by reducing the incident angle of the beam to the substrate to remove the metal (second metal 11) on the side surface of the mesa structure. (See Figure 1(b)). In this step, even if the first metal 10 is damaged, the sidewalls and semiconductor are not damaged.
【０００８】図２を参照してビームの入射角度とエッチ
ングの関係を説明する。イオンビームの角度が４５°〜
９０°であるとメサ構造側面に堆積した第２金属膜１１
よりも、メサ構造上面及びメサ構造以外の部分の第２金
属膜のエッチング速度の方が大きいので、メサ構造側面
だけを選択的に削りとられないので図１の（ｂ）に示す
ようなエッチングが行われない。一方、イオンビームの
角度が０°であると、理論的にはメサ構造側面に堆積し
た第２金属膜１１が削り取られ、平坦部に堆積した金属
膜１０、１１は削り取られないが、実際には基板上に他
のパターンも作られているので、互いに他のパターンの
陰になりうることになり好ましくない。したがって、イ
オンビームの角度は１０°以上あることが好ましい。し
たがってイオンビームの角度は１０〜４５°が横方向を
優先的にエッチングする上で必要である。The relationship between the incident angle of the beam and etching will be explained with reference to FIG. Ion beam angle is 45°~
When the angle is 90°, the second metal film 11 deposited on the side surface of the mesa structure
Since the etching rate of the second metal film on the top surface of the mesa structure and on the parts other than the mesa structure is higher than the above, the side surfaces of the mesa structure cannot be selectively removed, so etching as shown in FIG. 1(b) is performed. is not performed. On the other hand, when the ion beam angle is 0°, the second metal film 11 deposited on the side surfaces of the mesa structure is theoretically scraped off, and the metal films 10 and 11 deposited on the flat parts are not scraped off. Since other patterns are also formed on the substrate, both patterns may shade each other, which is undesirable. Therefore, it is preferable that the angle of the ion beam is 10 degrees or more. Therefore, an ion beam angle of 10 to 45 degrees is required for preferential etching in the lateral direction.
【０００９】次に第２金属１１に対して第１金属１０が
選択的にエッチングされる等方性エッチングにより、メ
サ構造側面の第１金属１０だけをエッチングして第１電
極８と第２電極９を分離する（図１（ｃ）参照）。ここ
での選択エッチングは必ずしも等方的である必要はない
が、ドライもしくはウェット式の化学的エッチングによ
る等方性エッチングを行えばダメージを低くおさえ、欠
陥発生を少なくすることができる。Next, by isotropic etching in which the first metal 10 is selectively etched with respect to the second metal 11, only the first metal 10 on the side surface of the mesa structure is etched to form the first electrode 8 and the second electrode. 9 (see Figure 1(c)). Although the selective etching here does not necessarily have to be isotropic, if isotropic etching is performed using dry or wet chemical etching, damage can be kept low and the occurrence of defects can be reduced.
【００１０】第２金属１１は図１の（ｂ）の工程で一部
が削り取られるので、薄いほうが好ましく、その厚さは
エッチング媒体と金属の種類を勘案して定められる。第
２金属１１は電極８、９を構成することになる第１金属
１０をマスクして、これを等方性エッチング媒体から保
護している。この機能が実現されればその金属の種類は
制限されず、例えば第１金属−ＷＳｉ、第２金属−Ａｕ
を使用することができる。また、この機能が実現されれ
ば図１の（ｃ）の段階で第２金属１２は電極８、９に残
ってその一部を構成することは必ずしも必要ない。した
がって、第２金属１２の代わりにこれと同じ機能をもつ
絶縁膜を使用してもよく、この場合は、電極どうしを分
離した後絶縁膜を除去する必要がある。Since a portion of the second metal 11 is scraped off in the process shown in FIG. 1B, it is preferable that it be thin, and its thickness is determined by taking into consideration the etching medium and the type of metal. The second metal 11 masks the first metal 10 which will constitute the electrodes 8, 9, protecting it from the isotropic etching medium. If this function is realized, the type of metal is not limited; for example, the first metal is WSi, the second metal is Au.
can be used. Moreover, if this function is realized, it is not necessarily necessary for the second metal 12 to remain on the electrodes 8 and 9 and constitute a part thereof at the stage of FIG. 1(c). Therefore, an insulating film having the same function as the second metal 12 may be used instead of the second metal 12, and in this case, it is necessary to remove the insulating film after separating the electrodes.
【００１１】[0011]
【作用】本発明では図１の（ｃ）に示すように、電極間
の分離には等方性エッチングを使うため半導体にはダメ
ージはほとんど入らない。この事により、電極間のリー
ク電流が少なくまた素子特性の劣化も引き起こしにくい
ことになる。また電極を構成する第１金属１０の表面は
第２金属１１または絶縁膜によりマスクされているため
、全くエッチングされない。このため電極の厚さも十分
に保つことが出来るので多少エッチング時間が延びても
電極の厚さは、全くかわらない上に、サイドウォール構
造がダメージを受けることもなく、十分にエッチングの
マージンをとることができ、歩留まり向上に大きく寄与
する。以下、実施例によりさらに詳しく本発明を説明す
る。[Operation] In the present invention, as shown in FIG. 1(c), isotropic etching is used to separate the electrodes, so that almost no damage occurs to the semiconductor. This results in less leakage current between the electrodes and less deterioration of device characteristics. Further, since the surface of the first metal 10 constituting the electrode is masked by the second metal 11 or an insulating film, it is not etched at all. Therefore, the electrode thickness can be maintained sufficiently, so even if the etching time is slightly extended, the electrode thickness will not change at all, and the sidewall structure will not be damaged, allowing for sufficient etching margin. This greatly contributes to improving yield. Hereinafter, the present invention will be explained in more detail with reference to Examples.
【００１２】0012
【実施例】図３、図４は一実施例として、ＩｎＰ／Ｉｎ
ＧａＡｓ−ＨＢＴの製造方法に本発明を適用した工程図
である。まず、エミッタ及びベースのメサ構造４ｅ（１
５００〜３０００Å）、４ｂ（３０００〜５０００Å）
ベース及びコレクタのオーミックコンタクト面までエッ
チングする（図３（ａ）参照）。[Example] Figures 3 and 4 show an example of InP/In
1 is a process diagram in which the present invention is applied to a GaAs-HBT manufacturing method. First, emitter and base mesa structure 4e (1
500-3000 Å), 4b (3000-5000 Å)
Etching is performed up to the ohmic contact surfaces of the base and collector (see FIG. 3(a)).
【００１３】各メサ構造の上にＳｉＯ２ 膜１５を厚み
２０００Åに形成したあと（図３（ｂ））ＣＨＦ３ 等
による異方性ドライエッチングによりエミッタ及びベー
スのメサのサイドウォール１６を形成する（図３の（ｃ
）参照）。その上に２層金属としてエミッタ、ベース及
びコレクタのオーミック電極となるＷＳｉ膜１７（３０
００Å）−第１金属−をスパッタなどで形成した（図３
の（ｄ）参照）後、さらにＡｕ膜１８−第２金属−を５
００Å蒸着等で形成する（図４の（ａ）参照）。After forming the SiO2 film 15 to a thickness of 2000 Å on each mesa structure (FIG. 3(b)), the emitter and base mesa sidewalls 16 are formed by anisotropic dry etching using CHF3 or the like (FIG. 3(b)). of (c
)reference). On top of that, a WSi film 17 (30
00 Å) - the first metal - was formed by sputtering etc. (Fig. 3
(see (d)), the Au film 18 - second metal - is further coated with 5
00 Å vapor deposition or the like (see FIG. 4(a)).
【００１４】次に基板とビームの入射角度が約１０°〜
４５°としたＡｒによる斜めイオンビームエッチングに
よりサイドウォール１６の側面のＡｕ膜１８のみをエッ
チングする（図４の（ｂ））。なおＷＳｉはＡｒイオン
ビームによりほとんど削られない。さらにＮＦ３ など
によるＷＳｉの等方性ドライエッチングにより、各メサ
のサイドウォールが露出するまでＷＳｉ膜１７をエッチ
ングし核電極３２、３３、３４を分離する。続いてコレ
クタのメサ構造４ｃを作る（図４の（ｃ））。Next, the incident angle between the substrate and the beam is approximately 10°~
Only the Au film 18 on the side surface of the sidewall 16 is etched by oblique ion beam etching using Ar at an angle of 45° ((b) in FIG. 4). Note that WSi is hardly etched by the Ar ion beam. Furthermore, by isotropic dry etching of WSi using NF3 or the like, the WSi film 17 is etched until the sidewalls of each mesa are exposed, thereby separating the core electrodes 32, 33, and 34. Subsequently, a collector mesa structure 4c is created (FIG. 4(c)).
【００１５】[0015]
【発明の効果】以上説明したように、本発明によれば電
極分離時における半導体のダメージを低減することがで
きると共に電極分離に必要な部分の金属だけをエッチン
グし、電極となる金属をエッチングすることがないので
、ダメージによって誘起されるリーク電流を低減すると
共に素子の劣化を少なくすることが出来、また分離の工
程におけるマージンを大きくとることができプロセス信
頼性と歩留まりが向上する。[Effects of the Invention] As explained above, according to the present invention, it is possible to reduce damage to a semiconductor during electrode separation, and to etch only the metal necessary for electrode separation, thereby etching the metal that will become the electrode. Therefore, leakage current induced by damage can be reduced, and element deterioration can be reduced, and a margin in the separation process can be increased, improving process reliability and yield.
【図１】本発明による自己整合電極形成法の説明図であ
り、（ａ）は二層金属膜の形成、（ｂ）は異方性エッチ
ング、（ｃ）は等方性エッチングにそれぞれ該当する。FIG. 1 is an explanatory diagram of the self-aligned electrode forming method according to the present invention, in which (a) corresponds to the formation of a two-layer metal film, (b) corresponds to anisotropic etching, and (c) corresponds to isotropic etching. .
【図２】異方性エッチングにおけるビーム入射角度の説
明図である。FIG. 2 is an explanatory diagram of beam incident angles in anisotropic etching.
【図３】本発明実施例の工程図であり、（ａ）はメサ形
成、（ｂ）はＳｉＯ２ の形成、（ｃ）はサイドウォー
ルの形成、（ｄ）はＷＳｉ膜形成の工程にそれぞれ該当
する。FIG. 3 is a process diagram of an embodiment of the present invention, in which (a) corresponds to the mesa formation, (b) the SiO2 formation, (c) the sidewall formation, and (d) the WSi film formation. do.
【図４】図３に続く工程図であり、（ａ）はＡｕ膜の蒸
着、（ｂ）は異方性エッチング、（ｃ）は等方性エッチ
ングの工程にそれぞれ該当する。4 is a process diagram following FIG. 3, in which (a) corresponds to the process of vapor deposition of an Au film, (b) corresponds to the process of anisotropic etching, and (c) corresponds to the process of isotropic etching, respectively.
【図５】縦型バイポーラトランジスタの電極を示す図で
ある。FIG. 5 is a diagram showing electrodes of a vertical bipolar transistor.
【図６】従来技術による自己整合電極形成法の説明図で
あるFIG. 6 is an explanatory diagram of a self-aligned electrode formation method according to the prior art.
１ エミッタ電極 ２ ベース電極 ３ コレクタ電極 ４ メサ構造 ５ 絶縁膜 ６ サイドウォール ７ 電極材料 １０ 第１金属 １１ 第２金属 1 Emitter electrode 2 Base electrode 3 Collector electrode 4 Mesa structure 5 Insulating film 6 Side wall 7 Electrode material 10 First metal 11 Second metal
Claims (2)
第１金属の皮膜及び第２金属の皮膜を順次形成し、第１
金属に対して第２金属が優先にエッチングされる異方性
ドライエッチングを、基板に対しビームを斜めから入射
させて行い、前記サイドウォールの側面に被着された第
１金属の皮膜を選択的に露出させ、次に第２金属に対し
て第１金属が優先的にエッチングされる等方性エッチン
グを行うことを特徴とする半導体装置の製造方法。Claim 1: A first metal film and a second metal film are sequentially formed on a mesa structure having sidewalls,
Anisotropic dry etching in which the second metal is etched preferentially to the metal is performed by making the beam obliquely incident on the substrate, selectively etching the first metal film deposited on the side surface of the sidewall. 1. A method of manufacturing a semiconductor device, comprising: exposing the semiconductor device to a metal, and then performing isotropic etching in which the first metal is etched preferentially relative to the second metal.
求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein an insulator is used in place of the second metal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5720791A JPH04291925A (en) | 1991-03-20 | 1991-03-20 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5720791A JPH04291925A (en) | 1991-03-20 | 1991-03-20 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291925A true JPH04291925A (en) | 1992-10-16 |
Family
ID=13049065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5720791A Pending JPH04291925A (en) | 1991-03-20 | 1991-03-20 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291925A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05213796A (en) * | 1991-10-09 | 1993-08-24 | Elf Atochem North America Inc | Stabilized 141b |
| US6008136A (en) * | 1996-12-11 | 1999-12-28 | Nec Corporation | Method for manufacturing semiconductor device capable of improving etching rate ratio of insulator to refractory metal |
-
1991
- 1991-03-20 JP JP5720791A patent/JPH04291925A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05213796A (en) * | 1991-10-09 | 1993-08-24 | Elf Atochem North America Inc | Stabilized 141b |
| US6008136A (en) * | 1996-12-11 | 1999-12-28 | Nec Corporation | Method for manufacturing semiconductor device capable of improving etching rate ratio of insulator to refractory metal |
| US6214744B1 (en) * | 1996-12-11 | 2001-04-10 | Nec Corporation | Method for manufacturing semiconductor device capable of improving etching rate ratio of insulator to refractory metal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6855610B2 (en) | Method of forming self-aligned contact structure with locally etched gate conductive layer | |
| US4839304A (en) | Method of making a field effect transistor with overlay gate structure | |
| JP2780162B2 (en) | Method for manufacturing semiconductor device | |
| US6140171A (en) | FET device containing a conducting sidewall spacer for local interconnect and method for its fabrication | |
| JPH04291925A (en) | Manufacture of semiconductor device | |
| JP2708729B2 (en) | Method for forming contact hole in semiconductor device | |
| JP2900729B2 (en) | Method for manufacturing semiconductor device | |
| JP2968146B2 (en) | Electrode manufacturing method | |
| JP2914022B2 (en) | Method of forming gate electrode | |
| JP3075245B2 (en) | Method for manufacturing compound semiconductor | |
| JPH04317357A (en) | Manufacture of semiconductor device | |
| JP3087722B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100271791B1 (en) | Method of fabricating semiconductor device | |
| JP2694777B2 (en) | Method for manufacturing semiconductor device | |
| JPH08203925A (en) | Formation of microscopic gate electrode | |
| JPS6197870A (en) | Manufacture of semiconductor device | |
| JPH05152538A (en) | Semiconductor device and manufacture thereof | |
| JPH0822997A (en) | Semiconductor device and its manufacture | |
| JPH02208945A (en) | Manufacture of semiconductor device | |
| JPH05335333A (en) | Semiconductor device and manufacture thereof | |
| JPH11150123A (en) | Fabrication of semiconductor device | |
| JPH02142142A (en) | Manufacture of field effect transistor | |
| JPH0734440B2 (en) | Wiring forming method in semiconductor device | |
| JPH08172103A (en) | Manufacture of field effect transistor | |
| JPH0555266A (en) | Field-effect transistor and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000822 |