JPH04291848A - Synchronizing pattern detection circuit - Google Patents
Synchronizing pattern detection circuitInfo
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- JPH04291848A JPH04291848A JP3057420A JP5742091A JPH04291848A JP H04291848 A JPH04291848 A JP H04291848A JP 3057420 A JP3057420 A JP 3057420A JP 5742091 A JP5742091 A JP 5742091A JP H04291848 A JPH04291848 A JP H04291848A
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- 238000001514 detection method Methods 0.000 title claims abstract description 23
- 230000001934 delay Effects 0.000 claims description 2
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、無線通信について、送
信信号の前に同期パターンを設け、受信した信号を適切
なデータとして読み取る為のタイミングを検出すること
により、確実なデータが得られる同期パターン検出回路
に関する。[Industrial Application Field] The present invention provides synchronization for obtaining reliable data by providing a synchronization pattern before a transmitted signal and detecting the timing for reading the received signal as appropriate data. Related to pattern detection circuits.
【０００２】0002
【従来の技術】図４には、従来の同期パターン検出回路
のブロック図を示す。図５には、従来の同期パターン検
出回路のビットパターンのブロック図を示す。2. Description of the Related Art FIG. 4 shows a block diagram of a conventional synchronization pattern detection circuit. FIG. 5 shows a block diagram of a bit pattern of a conventional synchronization pattern detection circuit.
【０００３】図４について回路の動作を説明すると、ま
ずシフトレジスタ１５は、データの前に連続した２８ビ
ットの同期パターンを持ったデータである受信信号を受
けて１ビットずつ２８回シフトさせて２８個のデータ（
図５参照）を作り、それぞれのデータをＥＸＮＯＲ回路
２１−１〜２１−２８のそれぞれの一方の端子へ１ビッ
トずつ出力する。ＥＸＮＯＲ回路２１−１〜２１−２８
の他方の端子へ予め決められた同期パターンのデータを
１ビットずつ送る。各々のＥＸＮＯＲ回路２１−１〜２
１−２８は、シフトレジスタ１５からのデータの同期パ
ターンのビット部分と予め決められた同期パターンとで
ビット毎に比較して、一致すれば各々のＥＸＮＯＲ回路
２１−１〜２１−２８から出力として“１”が加算器１
６へ出力され、不一致であれば各々のＥＸＮＯＲ回路２
１−１〜２１−２８から“０”が加算器１６へ出力され
る。但し、ＥＸＮＯＲ回路２１−１〜２１−２８から出
される出力は、データも含んだ信号として送られる。
加算器１６は、各々のＥＸＮＯＲ２１〜４８からの出力
データを加算して、その加算した結果（図５参照）を比
較器２０へ出力する。比較器２０は、加算器１６から出
力されたデータ（図５参照）と予め決められた許容数と
を比較して、出力データが許容数よりが大きい場合は、
同期パターンであることを検出し、出力データが許容数
より少ない場合、同期パターンでないことを検出する。To explain the operation of the circuit with reference to FIG. 4, first, the shift register 15 receives a received signal, which is data having a consecutive 28-bit synchronization pattern before the data, and shifts it 1 bit at a time 28 times. data (
(see FIG. 5) and outputs each data bit by bit to one terminal of each of EXNOR circuits 21-1 to 21-28. EXNOR circuits 21-1 to 21-28
Data of a predetermined synchronization pattern is sent bit by bit to the other terminal of the terminal. Each EXNOR circuit 21-1 to 21-2
1-28 compares the bit part of the synchronization pattern of the data from the shift register 15 with a predetermined synchronization pattern bit by bit, and if they match, outputs from each EXNOR circuit 21-1 to 21-28. “1” is adder 1
6, and if there is a mismatch, each EXNOR circuit 2
1-1 to 21-28 output "0" to the adder 16. However, the outputs from the EXNOR circuits 21-1 to 21-28 are sent as signals that also include data. The adder 16 adds the output data from each EXNOR 21 to 48 and outputs the added result (see FIG. 5) to the comparator 20. The comparator 20 compares the data output from the adder 16 (see FIG. 5) with a predetermined allowable number, and if the output data is larger than the allowable number,
It is detected that it is a synchronous pattern, and if the output data is less than the allowable number, it is detected that it is not a synchronous pattern.
【０００４】0004
【発明が解決しようとする課題】従来の同期パターン検
出回路は、受信信号の同期パターンを検出する為に、そ
れぞれビット単位で予め決められた同期パターンとビッ
ト毎に比較していた。その為に、同期パターン検出回路
は、同期パターンの一致検出できるビット数分だけＥＸ
ＯＲ回路と加算回路が必要になるので、回路構成が複雑
になるという欠点があった。In order to detect the synchronization pattern of a received signal, a conventional synchronization pattern detection circuit compares each bit with a predetermined synchronization pattern on a bit by bit basis. For this reason, the synchronization pattern detection circuit has EX
Since an OR circuit and an adder circuit are required, there is a drawback that the circuit configuration becomes complicated.
【０００５】[0005]
【課題を解決するための手段】本発明では、図１のよう
に、基地局と移動局の間で、受信信号の同期パターンを
検出する時に、基地局から移動局へ送られた受信信号の
ビットパターンと予め決められた同期パターンとを１ビ
ット毎に一致或いは不一致検出して、一致或いは不一致
した数を加算して予め決められた許容数との大小比較に
より同期パターンを検出する同期パターン検出回路にお
いて、前記受信信号と前記同期パターンとを受けて、前
記受信信号のビットパターンを１ビットずつシフトさせ
て得られた奇数番目或いは偶数番目の複数のビットパタ
ーンと、前記予め決められた同期パターンの複数のビッ
トパターンのうちシンボルクロックに応じて交互に抽出
された奇数番目のビットパターンと偶数番目のビットパ
ターンの一致或いは不一致検出を行う検出部１と、前記
一致或いは不一致検出した出力を加算する第１の加算部
２と、前記第１の加算部２の加算された出力を前記受信
信号の１クロック分遅延させる遅延部３と、前記第１の
加算部２の出力と前記遅延部３の出力とを加算する第２
の加算部４と、前記第２の加算部４の出力が予め決めら
れた設定数と比較して同期パターンを検出する比較部５
とを備えたこと。[Means for Solving the Problems] In the present invention, as shown in FIG. 1, when detecting a synchronization pattern of a received signal between a base station and a mobile station, Synchronization pattern detection that detects a match or mismatch between a bit pattern and a predetermined synchronization pattern bit by bit, adds up the number of matches or mismatches, and detects the synchronization pattern by comparing the size with a predetermined allowable number. In the circuit, upon receiving the received signal and the synchronization pattern, a plurality of odd-numbered or even-numbered bit patterns obtained by shifting the bit pattern of the received signal one bit at a time, and the predetermined synchronization pattern A detection unit 1 detects a match or mismatch between odd-numbered bit patterns and even-numbered bit patterns that are alternately extracted according to the symbol clock among a plurality of bit patterns, and adds the outputs of the detected matches or mismatches. a first adder 2; a delay unit 3 that delays the added output of the first adder 2 by one clock of the received signal; the output and the second
an adding section 4, and a comparing section 5 that compares the output of the second adding section 4 with a predetermined set number to detect a synchronization pattern.
and that it was equipped with.
【０００６】[0006]
【作用】本発明は、シフトレジスタからの１ビットずつ
シフトさせて得られた奇数番目或いは偶数番目の複数の
ビットパターンと予め決められた複数の同期パターンの
ビットパターンのうちシンボルクロックのタイミングに
応じて交互に抽出された奇数番目或いは偶数番目のビッ
トパターンとで一致或いは不一致検出を行うことので、
論理回路及び加算回路を少なく出来る。[Operation] The present invention is capable of selecting bit patterns of a plurality of odd or even bits obtained by shifting one bit from a shift register and a plurality of predetermined synchronization patterns according to the timing of a symbol clock. Matching or mismatching is detected between the odd-numbered or even-numbered bit patterns extracted alternately.
Logic circuits and addition circuits can be reduced.
【０００７】[0007]
【実施例】図２には、本発明の一実施例を示す同期パタ
ーン検出回路のブロック図を示す。図３には、本発明の
同期パターン検出回路のビットパターン図を示す。Embodiment FIG. 2 is a block diagram of a synchronization pattern detection circuit showing an embodiment of the present invention. FIG. 3 shows a bit pattern diagram of the synchronization pattern detection circuit of the present invention.
【０００８】図４と同じ対象物については、同じ番号を
付け、それについての説明は、省略する。図２の動作に
ついて、以下のように説明する。Objects that are the same as those in FIG. 4 are given the same numbers, and explanations thereof will be omitted. The operation of FIG. 2 will be explained as follows.
【０００９】図３の（ａ）に示す受信信号を受けたシフ
トレジスタ１５は、受信信号のデータを１ビットずつシ
フトさせる。順々にシフトさせると２８個のデータとな
り、その２８個のデータのうち奇数番目或いは偶数番目
の１４個のデータ（図３の（ｂ）参照）をＥＸＮＯＲ回
路１〜１４の一方の端子へ出力する。The shift register 15 that receives the received signal shown in FIG. 3A shifts the data of the received signal one bit at a time. Shifting them in order results in 28 pieces of data, and among the 28 pieces of data, 14 odd or even pieces of data (see (b) in Figure 3) are output to one terminal of EXNOR circuits 1 to 14. do.
【００１０】セレクタ１８は、予め決められた同期パタ
ーン２８ビットのデータのうち復調器（図示せず）は、
１シンボルのクロックパルスの極性反転のタイミングに
より偶数番目のデータか或いは奇数番目のデータかを選
び出して１４個のデータを各々ＥＸＮＯＲ回路１〜１４
の他方の端子へ出力する。The selector 18 selects a demodulator (not shown) from among the 28-bit data of a predetermined synchronization pattern.
Depending on the timing of polarity reversal of the clock pulse of one symbol, even numbered data or odd numbered data is selected and 14 pieces of data are sent to EXNOR circuits 1 to 14, respectively.
output to the other terminal.
【００１１】４相ＰＳＫでは、１シンボルは２ビットに
対応する為、同期パターンの奇数番目か偶数番目かはシ
ンボルクロックにより知ることができる。そこで、ＥＸ
ＮＯＲ回路１〜１４は、それぞれにビット毎に入力され
た２つのデータをビット毎に比較して、２つのビットデ
ータが一致すれば“１”を加算器１６へ出力し、一致で
なければ“０”を加算器１６へ出力する。In 4-phase PSK, one symbol corresponds to 2 bits, so whether the synchronization pattern is an odd number or an even number can be determined from the symbol clock. Therefore, EX
The NOR circuits 1 to 14 compare two pieces of data input bit by bit, and if the two bit data match, output "1" to the adder 16, and if they do not match, "1" is output to the adder 16. 0'' to the adder 16.
【００１２】加算器１６は、ＥＸＮＯＲ回路１〜１４か
ら出力されたビット毎に加算していき、図３の（ｃ）に
あるように加算したデータをフリップフロップ１７及び
加算器１９の一方へ出力する。The adder 16 adds bits output from the EXNOR circuits 1 to 14, and outputs the added data to one of the flip-flop 17 and the adder 19, as shown in FIG. 3(c). do.
【００１３】フリップフロップ１７は、加算したデータ
を図３の（ｃ）チャートにある加算器１６の出力の同期
パターンの奇数番目のビットの一致検出出力により加算
したデータ■と同期パターンの偶数番目のビットの一致
検出出力により加算したデータ■をフリップフロップ１
７及び加算器１９の一方へ出力する。フリップフロップ
１７は、加算したデータである加算器１６の出力■、■
を１ビット遅延し、図３の（ｄ）にあるフリップフロッ
プ１７の出力を加算器１９の他方へ出力する。The flip-flop 17 converts the added data to the added data (2) based on the coincidence detection output of the odd-numbered bits of the synchronization pattern of the output of the adder 16 shown in the chart (c) of FIG. 3, and the even-numbered bits of the synchronization pattern. The data added by bit match detection output is sent to flip-flop 1.
7 and one of the adder 19. The flip-flop 17 receives the outputs of the adder 16, which are the added data.
is delayed by one bit, and the output of the flip-flop 17 shown in FIG. 3(d) is output to the other side of the adder 19.
【００１４】加算器１９は、図３の（ｄ）の１ビット遅
延して得られたデータと図３の（ｃ）のデータとを加算
することで１４個のビットデータだけを見ているだけで
、クロックパルスの１周期分に相当する１シンボルで交
互に比較しているので２８個のビットデータを扱ってい
ることと同等になり、図３の（ｅ）のように２８個のデ
ータを加算した結果を比較器２０へ出力したようになる
。The adder 19 only sees 14 bit data by adding the data obtained with a 1-bit delay in FIG. 3(d) and the data in FIG. 3(c). Since one symbol corresponding to one period of the clock pulse is compared alternately, it is equivalent to handling 28 bit data, and 28 pieces of data can be compared as shown in (e) in Figure 3. The result of the addition is output to the comparator 20.
【００１５】比較器２０は、予め設定された一致数を示
した許容数と入力されたデータとを比較して、許容数よ
り大きければ同期パターンであることを検出し、許容数
より小さければ、同期パターンでないことを検出する。[0015] The comparator 20 compares the input data with a permissible number indicating a preset number of matches, and if it is larger than the permissible number, it detects a synchronization pattern, and if it is smaller than the permissible number, Detects that it is not a synchronization pattern.
【００１６】[0016]
【発明の効果】本発明の同期パターン検出回路により、
受信信号の同期パターンを検出する際に同期パターンの
うち１ビット交互にビットデータ毎に一致検出を行って
いるので、ＥＸＮＯＲ回路及び加算回路等が削減出来、
回路構成の簡略化に大いに寄与する。[Effects of the Invention] With the synchronization pattern detection circuit of the present invention,
When detecting the synchronization pattern of the received signal, one bit of the synchronization pattern is alternately detected for each bit data, so EXNOR circuits and adder circuits, etc. can be reduced.
This greatly contributes to simplifying the circuit configuration.
【図１】本発明の原理説明図である。FIG. 1 is a diagram explaining the principle of the present invention.
【図２】本発明の一実施例を示す同期パターン検出回路
のブロック図である。FIG. 2 is a block diagram of a synchronization pattern detection circuit showing an embodiment of the present invention.
【図３】本発明の同期パターン検出回路のビットパター
ン図である。FIG. 3 is a bit pattern diagram of the synchronization pattern detection circuit of the present invention.
【図４】従来の同期パターン検出回路のブロック図であ
る。FIG. 4 is a block diagram of a conventional synchronization pattern detection circuit.
【図５】従来の同期パターン検出回路のビットパターン
図である。FIG. 5 is a bit pattern diagram of a conventional synchronization pattern detection circuit.
１〜１４、２１−１〜２１−２８，ＥＸＮＯＲ回路１５
，シフトレジスタ
１６、１９，加算器
１７，フリップフロップ
１８，セレクタ
２０，比較器1 to 14, 21-1 to 21-28, EXNOR circuit 15
, shift registers 16, 19, adder 17, flip-flop 18, selector 20, comparator
Claims (1)
期パターンを検出する時に、基地局から移動局へ送られ
た受信信号のビットパターンと予め決められた同期パタ
ーンとを１ビット毎に一致或いは不一致検出して、一致
或いは不一致した数を加算して予め決められた許容数と
の大小比較により同期パターンを検出する同期パターン
検出回路において、前記受信信号と前記同期パターンと
を受けて、前記受信信号のビットパターンを１ビットず
つシフトさせて得られた奇数番目或いは偶数番目の複数
のビットパターンと、前記予め決められた同期パターン
の複数のビットパターンのうちシンボルクロックに応じ
て交互に抽出された奇数番目のビットパターンと偶数番
目のビットパターンの一致或いは不一致検出を行う検出
部（１）と、前記一致或いは不一致検出した出力を加算
する第１の加算部（２）と、前記第１の加算部（２）の
加算された出力を前記受信信号の１クロック分遅延させ
る遅延部（３）と、前記第１の加算部（２）の出力と前
記遅延部（３）の出力とを加算する第２の加算部（４）
と、前記第２の加算部（４）の出力が予め決められた設
定数と比較して同期パターンを検出する比較部（５）と
を備えたことを特徴とする同期パターン検出回路。Claim 1: When detecting a synchronization pattern of a received signal between a base station and a mobile station, the bit pattern of the received signal sent from the base station to the mobile station and a predetermined synchronization pattern are detected bit by bit. A synchronization pattern detection circuit detects a synchronization pattern by detecting a match or a mismatch between the numbers, adding the number of matches or mismatches, and comparing the result with a predetermined allowable number. , a plurality of odd-numbered or even-numbered bit patterns obtained by shifting the bit pattern of the received signal one bit at a time, and a plurality of bit patterns of the predetermined synchronization pattern alternately according to a symbol clock. a detection unit (1) that detects a match or mismatch between the extracted odd-numbered bit pattern and the even-numbered bit pattern; a first addition unit (2) that adds the outputs of the detected match or mismatch; a delay unit (3) that delays the added output of the first adder (2) by one clock of the received signal; and an output of the first adder (2) and an output of the delay unit (3). a second addition unit (4) that adds
and a comparison section (5) for detecting a synchronization pattern by comparing the output of the second addition section (4) with a predetermined set number.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057420A JPH04291848A (en) | 1991-03-20 | 1991-03-20 | Synchronizing pattern detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057420A JPH04291848A (en) | 1991-03-20 | 1991-03-20 | Synchronizing pattern detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291848A true JPH04291848A (en) | 1992-10-15 |
Family
ID=13055160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057420A Withdrawn JPH04291848A (en) | 1991-03-20 | 1991-03-20 | Synchronizing pattern detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291848A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195402B1 (en) | 1996-09-25 | 2001-02-27 | Matsushita Electric Industrial Co., Ltd. | Pattern matching apparatus |
| US6393082B1 (en) | 1997-11-06 | 2002-05-21 | Nec Corporation | Signal synchronism detecting circuit |
-
1991
- 1991-03-20 JP JP3057420A patent/JPH04291848A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195402B1 (en) | 1996-09-25 | 2001-02-27 | Matsushita Electric Industrial Co., Ltd. | Pattern matching apparatus |
| US6393082B1 (en) | 1997-11-06 | 2002-05-21 | Nec Corporation | Signal synchronism detecting circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |