JPH0429072B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

「産業上利用分野」 この発明は、CPU（中央処理装置）制御よるカ
ラーデイスプレイ装置等に使用される表示制御装
置に関する。 「従来の技術」 一般に、CPU制御によるカラーデイスプレイ
装置において画像表示を行う場合は、予め
VRAM（ビデオRAM）内に表示ドツト対応でカ
ラーコードを記憶させておき、このカラーコード
を読み出し、RAMよつて構成されるカラールツ
クアツプテーブル（以、LUTと称する）によつ
てＲ（レツド）、Ｇ（グリー）、Ｂ（ブルー）カラー
データに変換し、このカラーデータを更Ｒ，Ｇ，
Ｂカラー信号（アナログ信号）に変換して、同期
信号と共にCRTカラー表示装置へ出力する。こ
の場合、上述したLUTに表示修飾データをカラ
ーコード対応で付加し、この表示修飾データに基
づいて、LUTから出力されたカラーデータを修
飾するようにすると、さらに表示を多彩に変化さ
せることができる。 「発明が解決しようとする問題点」 ところで、LUTに表示修飾データを付加した
場合においては、VRAM内のあるカラーコード
に対応するLUT内の表示修飾データがどのよう
になつているかをチエツクしたい場合が生じる。 そこでこの発明は、CPUが、VRAM内のカラ
ーコードに対応するLUT内の表示情報を短時間
でチエツクすることができるようにした表示制御
装置を提供することを目的としている。 「問題点を解決するための手段」 この発明は、表示ドツト対応でカラーコードが
記憶され、中央処理装置から供給されるアドレス
に応じたカラーコードが読み出されるビデオメモ
リと、カラーコードに対応して表示情報が記憶さ
れ、前記ビデオメモリから読み出されたカラーコ
ードを表示情報に変換して第１の出力端子から出
力するルツクアツプテーブルと、このルツクアツ
プテーブルから出力される前記表示情報に基づい
てアナログカラー信号を形成するカラー信号形成
手段と、を具備し、中央処理装置の制御の下にカ
ラー表示装置に表示を行う表示制御装置におい
て、 前記ルツクアツプテーブルを、前記ビデオメモ
リから読み出された前記カラーコードが第１のア
ドレス端子へ供給されたとき、同カラーコードに
対応する表示情報を前記第１の出力端子から出力
し、第２のアドレス端子へアドレスデータが供給
され、同時に、読み出し信号が供給されたとき、
該アドレスデータに対応する番地内の表示情報を
第２の出力端子から出力して前記中央処理装置へ
供給するデユアルポートメモリによつて構成し、 かつ、前記中央処理装置から出力される表示チ
エツク指令および前記ビデオメモリのアドレスに
応じて前記ビデオメモリからカラーコードを読み
出し、このカラーコードを前記デユアルポートメ
モリの第２のアドレス端子へ前記アドレスデータ
として供給するとともに、前記読み出し信号を前
記デユアルポートメモリへ供給する手段を設けた
ことを特徴としている。 「実施例」 以下、図面を参照してこの発明の一実施例につ
いて説明する。第１図はこの発明の一実施例によ
る表示制御装置を用いたドツト表示によるカラー
デイスプレイ装置の構成を示すブロツク図であ
る。以下、このデイスプレイ装置について詳述す
る。 (1) 概略構成 第１図において、１は表示コントローラ、２は
CPU、３はCPU２において用いられるプログラ
ムが記憶されたROMおよびデータ記憶用の
RAMからなるメモリ、４はビデオデイスプレイ
プロセツサ（以下、VDPと称す）、５はVRAM
である。VDP４は、CPU２からバスライン６を
介して供給されるカラーコードをVRAM５内に
書き込み、また、書き込んだカラーコードを順次
読み出し、ドツトデータDD７−０（８ビツト）
として表示コントローラ１の端子Ｔ２へ順次出力
する。また、CPU２が表示情報チエツク指令お
よびVRAM５のアドレスを出力した時は、同ア
ドレス内のカラーコードをVRA５から読み出し、
ラツチLa内に記憶すると共に、ストローブ信号
STBを出力する。ラツチLaの出力は、アドレス
データAD７−０として表示コントローラ１の端
子Ｔ７へ供給される。また、ストローブ信号
STBは、表示コントローラ１の端子Ｔ１８およ
びバツフア９の制御端子Ｃへ供給される。また、
このVDP４は、同期信号SYN・Ｉ，ブランキン
グ信号BLANK，デイスプレイタイミング信号
DTMG，ページセレクト信号PG−SELおよびド
ツトクロツクDCLKを各々表示コントローラ１へ
出力する。ここで、同期信号SYN・ＩはCRT表
示装置における表示の同期をとるための信号、ブ
ランキング信号BLANKは画面表示期間において
“１”、それ以外の期間において“０”となる信
号、デイスプレイタイミング信号DTMGは画像
表示期間において“１”、それ以外の期間におい
て“０”となる信号である。なお、画面表示期間
と画像表示期間とは異なる。すなわち、表示画面
は画像表示領域とボーダ領域とに分けられ、画像
は画像表示領域にのみ表示され、ボーダ領域は一
色で表示される。画像表示期間とは、画像表示領
域が走査される期間、また、画面表示期間とは画
面（画像表示領域およびボーダ領域）が走査され
る期間である。また、ページセレクト信号PG−
SELは、例えば0.5秒“１”，0.5秒“０”を繰り返
す信号、ドツトクロツクDCLKは、表示画面の各
ドツト表示のタイミングを示す信号である。イン
ターフエイス回路７は、CPU２と表示コントロ
ーラ１とを接続するための回路である。表示コン
トローラ１は、VDP４から供給されるドツトデ
ータDD７−０をＲ，Ｇ，Ｂカラーデータに変換
し、次いでこれらのカラーデータをレツドカラー
信号RS，グリーンカラー信号GS，ブルーカラー
信号BS（いずれもアナログ信号）に変換し、
CRT表示装置８へ出力する。また、この表示コ
ントローラ１は信号YSおよび同期信号SYN・Ｏ
をCRT表示装置８へ出力する。なお、このコン
トローラ１において、端子Ｔ１はCPU２のデー
タバスに直接接続されている。CRT表示装置８
は、テレビジヨン受像機の機能を有するカラー表
示装置であり、表示コントローラ１から供給され
る信号YSが“１”の時、同コントローラ１から
供給されるレツドカラー信号RS，グリーンカラ
ー信号GS，ブルーカラー信号BSおよび同期信号
SYN・Ｏに基づいてカラー表示を行い、また、
信号YSが“０”の時は、テレビジヨン信号によ
る表示を行う。 (2) 表示コントローラ１の詳細構成 第２図〜第４図は各々表示コントローラ１の詳
細構成を示す回路図である。この表示コントロー
ラ１は大きく分けると、第２図に示す制御部と、
第３図に示すRAMアドレス形成部と、第４図に
示すデユアルポートRAM１１およびカラーデー
タ修飾回路１２ｒ，１２ｇ，１２ｂに分けられ
る。以下、各部の構成を順次説明する。なお、各
部の動作については後に詳述する。 (2‐1) 制御部：第２図 この制御部は、主にCPU２と表示コントロー
ラ１との間のデータ授受の制御を行う回路であ
る。図において、１７は３ビツトのレジスタであ
り、そのロード端子Ｌへ供給されるドツトクロツ
クDCLKに基づいて入力データを読み込み、出力
端から出力する。このレジスタ１７は同期をとる
ためのレジスタである。すなわち、CPU２のク
ロツクパルスとVDP４から出力されるドツトク
ロツクDCLKとは同期がとられていない。したが
つて、CPU２のクロツクパルスに同期した信号
およびデータについては、ドツトクロツクDCLK
に同期した信号およびデータに直さなければなら
ない。レジスタ１７はこの目的で設けられたもの
である。また、同レジスタ１７の下方に示す
DFF（Ｄ型フリツプフロツプ）１８もこの目的で
設けられたものである。ポインタカウンタ１９
は、４ビツトのアツプカウンタであり、そのアツ
プ端子UPに供給される信号をアツプカウントし、
また、ロード端子Ｌへ信号が供給された時データ
WD３−０を読み込む。なお、データWD３−０
は、同図下部に示すレジスタ６０の出力の下位４
ビツトである。ライトデコーダ２０は、ポインタ
カウンタ１９の出力をデコードするもので、その
エネーブル端子ENヘライトストローブWRSTが
供給された時のみエネーブル状態となり、デコー
ド結果をストローブ信号Ｓ｜MW，…として出力す
る。同様に、リードデコーダ２１は、ポインタカ
ウンタ１９の出力をデコードし、そのデコード結
果をリードストローブRDSTが供給された時のみ
ストローブ信号Ｓ｜MR…として出力する。２２，
２７はバツフアであり、その制御端子Ｃへ“１”
信号が供給された時は入力データをそのまま出力
端から出力し、また、“０”信号が供給された時
は出力端がハイインピーダンス状態となる。ま
た、バツフア２７と端子Ｔ１とを接続するライン
は８ビツトの双方向バスである。レジスタ６０
は、そのロード端子Ｌへ信号CSが供給された時、
端子Ｔ１に得られるデータ、すなわちCPU２の
データバスのデータを読み込み、レジスタ２４へ
出力する。レジスタ２４は、ライトストローブ
WRSTが供給された時レジスタ６０の出力デー
タを読み込み、データWDB７−０として出力す
る。モードレジスタ２５は、ストローブ信号Ｓ｜
MDが供給された時データWDB５−０（データ
WDB７−０の下位６ビツト）を読み込む６ビツ
トのレジスタである。 (2‐2) RAMアドレス形成部；第３図 このRAMアドレス形成部は、ドツトデータ
（カラーコード）DD７−０を変換して新たなド
ツトデータDDa７−０とするブロツクＢ１と、
アドレスデータRWA７−０（８ビツト）および
BA１−０（２ビツト）を形成するブロツクＢ２
とから構成され、各データは各々デユアルポート
RAM１１（第４図）のアドレス端子AT２，AT
１（AT１−１，AT１−０）へ供給される。 ブロツクＢ１において、３０，３１は各々４ビ
ツトのページレジスタ、３２はマルチプレクサで
ある。このマルチプレクサ３２は、その制御端子
Ｃへ“１”信号が供給された時、入力端＜１＞の
データを出力し、“０”信号が供給された時は、
入力端＜０＞のデータを出力する。３３は同期用
レジスタ、３４は４ビツトのページマスクレジス
タ、３５は同期用レジスタ、３６〜３９はマルチ
プレクサである。また、ブロツクＢ２において、
４１は同期用レジスタ、４２はマルチプレクサ、
４３はワードカウンタ、４４はバイトカウンタで
ある。これらのカウンタ４３，４４は各々、ロー
ド端子Ｌへ信号が供給された時データWDB７−
０，WDB１−０を読み込み、また、エネーブル
端子ENへ“１”信号が供給されている場に、ア
ツプ端子UPの信号をアツプカウントする。また、
バイトカウンタ４４のキヤリイアウト信号COが
オアゲート４５の入力端へ供給されている。 (2‐3) デユアルポートRAM１１；第４図，第５
図，第６図 このデユアルポートRAM１１は、カラーコー
ドをカラーデータに変換するLUTであり、1024
バイトRAM１１ａと周辺回路とから構成されて
いる。第５図はRA１１ａの構成を示す図であ
り、こRAM１１ａの０〜３番地には各々、カラ
ーコード「０」対応するＲ，Ｇ，Ｂカラーデータ
よびアトリビユートビツト（各８ビツト）が記憶
され、４〜７番地には各々カラーコード「１」に
対応するＲ，Ｇ，Ｂカラーデータよびアトリビユ
ートビツトが記憶され、…、1020〜1023番地には
各々カラーコード「255」に対応するＲ，Ｇ，Ｂ
カラーデータおよびアトリビユートビツトが記憶
されている。そして、デユアルポートRAM１１
のアドレス端子AT２へ供給されるドツトデータ
DDa７−０（カラーコード）に基づいて、対応
するＲ，Ｇ，Ｂカラーデータおよびアトリビユー
トビツトが読み出され、Ｒ，Ｇ，Ｂカラーデータ
が各々出力端子Ｑ２〜Ｑ４からカラーデータRD
７−０，GD７−０，BD７−０として出力され、
また、アトリビユートビツトが出力端子Ｑ５から
出力される。この場合、アトリビユートビツトの
第７，第６ビツトがアトリビユートデータAD
７，AD６として出力される。なお、アトリビユ
ートビツトの第５〜第０ビツトは、この実施例に
おいては使用されていない。また、アトリビユー
トビツトの機能については後に説明する。 このように、第４図に示すデユアルポート
RAM１１は、そのアドレス端子AT２にドツト
データDDa７−０を印加した場合に、Ｒ，Ｇ，
Ｂカラーデータおよびアトリビユートビツトが読
み出されるが、の読み出しと全く独立して、
RAM１１ａの書き込み／読み出しをバイト単位
で行うことができるようになつている。すなわ
ち、このデユアルートRAM１１のアドレス端子
AT１へアドレスデータ（10ビツト）を印加し、
データ端子WDTへ８ビツトのデータを印加し、
そして、書き込み端子WTへパルス信号を印加す
れば、RAM１１ａの書き込みが行なわれ、ま
た、アドレス端子AT１へアドレスデータを印加
し、そして、読み出し端子RTへパルス信号を印
加すれば、該アドレスデータが示す番地内のデー
タが読み出され、出力端子Ｑ１から出力される。
前述したアドレスデータRWA７−０およびBA
１−０は、上述した読み出し／書き込みの際のア
ドレスを指定するデータであり、アドレスデータ
RWA７−０がアドレス端子AT１の上位８ビツ
トに、アドレスデータBA１−０が下位２ビツト
に各々印加される。 次に、上述したデユアルポートRAM１１の具
体的構成例について説明する。第６図は同構成例
を示す回路図である。この図において、１１ｂは
アドレス端子AT２へ供給されるドツトデータ
DDa７−０をデコードするデコーダ、１１ｃは
アドレス端子AT１−１へ供給されるアドレスデ
ータRWA７−０をデコードするデコーダであ
り、これらのデコーダの出力（共に256ビツト）
は各々メモリブロツク１１ｄへ供給される。１１
ｅはセレクタ回路であり、そ端子SLへ供給され
るアドレスデータBA１−０が「０」の時は、端
子DI，DO（各８ビツト）を各々端子SO１，SI１
に接続すると共、端子STへ供給される信号Ｓ｜
MWを端子SWE１から信号WEとして出力する。
同様に、端子SLへ供給されるアドレスデータBA
１−０が「１」の時は、端子DI，DOを各々端子
SO２，SI２に接続すると共に、端子STへ供給さ
れる信号Ｓ｜MWを端子SWE２から信号WEとして
出力する。アドレスデータBA１−０が「２」，
「３」の時も同様である。バツフア１１ｆは信号
Ｓ｜MR（“１”信号）が供給された時のみエネーブ
ル状態となるアンプである。メモリブロツク１１
ｄは第６図ロに示すメモリユニツトMUを縦方向
に32個、横方向に256個マトリツクス状に並べて
構成した回路である。メモリユニツトMUは、フ
リツプフロツプFFとアンドゲートAND１〜
AND３から構成されている。そして、フリツプ
フロツプFFの入力端子Ｄがセレクタ回路１１ｅ
の端子SO１〜SO４に接続され、アンドゲート
AND2の一方の入力端子がセレクタ回路１１ｅの
端子SWE１〜SWE４に接続され、アンドゲート
AND３の出力端がセレクタ回路１１ｅの端子SI
１〜SI４に接続され、また、アンドゲートAND
１の出力端が端子Ｑ２〜Ｑ５に接続される。ま
た、ラインＬ１にはデコーダ１１ｂの出力が、ラ
インＬ２にはデコーダ１１ｃの出力が供給され
る。以上の構成において、デコーダ１１ｂの出力
に応じてラインＬ１が“１”となると、アンドゲ
ートAND１が開となり、フリツプフロツプFFの
出力がアンドゲートAND１を介して端子Ｑ２〜
Ｑ５へ出力される。また、デコーダ１１ｃの出力
に応じてラインＬ２が“１”になると、アンドゲ
ートAND３が開となり、フリツプフロツプFFの
出力がアンドゲートAND３を介してセレクタ回
路１１ｅの端子SI１〜SI４へ出力される。また、
ラインＬ２が“１”の場合において、アンドゲー
トAND２へ信号WEが供給されると、同信号WE
がアンドゲートAND２を介してフリツプフロツ
プFFのトリガ端子Ｔへ供給され、これによりフ
リツプフロツプFFにデータが読み込まれる。 しかして、上記構成によれば、32×256個のフ
リツプフロツプFFから構成されるメモリに対し
て、前述した読み出し／書き込み動作を行うこと
がが可能となる。なお、第５図に示すRAM１１
ａが、32×256個のフリツプフロツプFFから構成
されるメモリを示していることは勿論である。 (2‐4) カラーデータ修飾回路１２ｒ，１２ｇ，
１２ｂ；第４図 このカラーデータ修飾回路１２ｒ〜１２ｂは
各々同一構成の回路であり、カラーデータRD７
−０，GD７−０，BD７−０をアトリビユート
信号ASに応じて修飾し、次いでこ修飾後のデー
タをアナログ信号に変換し、カラー信号RS，
GS，BSとして出力する。なおアトリビユート信
号ASとは、アトリビユートデータAD７をレジ
スタ４６によつて、１ドツトクロツクタイミング
（以下、単にタイミングという）遅延させた信号
である。 次に、カラーデータ修飾回路１２ｒにおいて、
４７ｒはアトリビユートRD７−０を１タイミン
グ遅延させて出力するレジスタ、４８ｒは上記信
号ASによつて制御されるマルチプレクサ、４９
ｒは加算回路、５０ｒはボーダ領域の色を決める
カラーデータが書き込まれるボーダレジスタであ
る。５１ｒはマルチプレクサ、５２ｒはマルチプ
レクサ５１ｒの出力を１タイミング遅延させるレ
ジスタ、５３ｒはバツフア、５４ｒはゲート回路
である。このゲート回路５４ｒは、その制御端子
Ｃに“１”信号が印加された時開状態、“０”信
号が印加された時閉状態となる。５５ｒはDAC
（デイジタル／アナログ変換器）であ、このDAC
５５ｒの出力がアンプ５６ｒを介して、カラー信
号RSとして出力される。 (3) 表示コトローラ１の動作 (3‐1) CPU２による書き込み時の動作 CPU２は、表示処理に先立つて表示コントロ
ーラ１内の各レジスタおよびデユアルポート
RAM１１書き込みを行う。この書き込み時に
は、ライトデコーダ２０（第２図）からストロー
ブ信号が出力される。また、各レジスタ等にはレ
ジスタ番号が割り当てられている。このレジスタ
番号，ストローブ信号，書き込みが行なわれるレ
ジスタ等との関係は次の通りである。 ０ Ｓ｜MW…デユアルポートRAM１１ １ Ｓ｜MD…モードレジスタ２５（第２図） ３ Ｓ｜WA…ワードカウンタ４３（第３図） ３ Ｓ｜BA…バイトカウンタ４４（第３図） ４ Ｓ｜MA…ページマスクレジスタ３４（第３
図） ５ Ｓ｜P0…ページレジスタ３０（第３図） ６ Ｓ｜P1…ページレジスタ３１（第３図） ７ Ｓ｜BR…ボーダレジスタ５０ｒ（第４図） ８ Ｓ｜BG…ボーダレジスタ５０ｇ（第４図） ９ Ｓ｜BB…ボーダレジスタ５０ｂ（第４図） 次に、書き込み時の動作を説明する。なお、イ
ンターフエイス７（第１図）には、ポートアドレ
スとして２アドレス割り当てられている。以下、
これらのアドレスをポートアドレスPA０，PA１
とする。 (i) レジスタ個別書き込み動作 この動作は、上述したレジスタ２５，４３，…
５０ｂのいずれか１つにデータを書き込む場合の
動作である。この場合、CPU２は、まずポート
アドレスPA０をアドレスバスに出力し、次いで
レジスタ番号をデータバスに出力し、そして、書
き込みパルスを出力する（以下、第１の処理とい
う）。ポートアドレスPA０が出力されると、イン
ターフエイス７がこれを検知し、信号AOとして
“０”を出力する。次いで、書き込みパルスが出
力されると、インターフエイス７がリード／ライ
ト信号WRとして“１”を出力すると共に、書き
込みパルスと同タイミグでパルス信号CSを出力
する。パルス信号CSがイターフエイス７から出
力されると、こ信号CSがレジスタ６０（第２図）
のロード端子Ｌへ供給され、これにより、データ
バス上のレジスタ番号がレジスタ６０に読み込ま
れ、ポインタカウンタ１９の入力端へ供給され
る。一方、信号AOが“０”、信号WRが“１”に
なると、アンドゲート６１（第２図）が開状態と
なり、パパルス信号CSが同アンドゲート６１お
よび同期用レジスタ１７を介してポインタカウン
タ１９のロード端子Ｌへ印加される。これによ
り、レジスタ６０に読み込まれたレジスタ番号
が、ポイタカウンタ１９に読み込まれ、ライトデ
コーダ２０へ出力される。 次に、CPU２はポートアドレスPA１をアドレ
スバスへ出力し、次いで書き込みデータをデータ
バスへ出力し、そして、書き込みパルスを出力す
る（以、第２の処理という）。インターフエイス
７は、ポートアドレスPA１を受け、信号AOと
して“１”を出力し、また、書き込みパルスを受
け、リード／ライト信号WRとして“１”を出力
すると共に、パルス信号CSを出力する。パルス
信号CSが出力されると、データバス上のデータ
がレジスタ６０に読み込まれる。また、信号
AO，WRが“１”になると、アンドゲート６２
が開状態となり、信号CSが同アンドゲート６２，
レジスタ１７を介して、ライトストローブ
WRSTとして出力される。このライトストロー
ブWRSTにより、レジスタ６０内のデータがレ
ジスタ２４内に読み込まれ、この読み込まれたデ
ータがレジスタ２５，４３…へ供給される。ま
た、ライトストローブWRSTが出力されると、
このストローブWRSTが出力されている間、ラ
イトデコーダ２０がエネーブル状態となり、ポイ
ンタカウンタ１９の出力に対応するストローブ信
号Ｓ｜MW…がライトデコーダ２０から出力され
る。これにより、同ストローブ信号が印加される
レジスタ２５，４３…にレジスタ２４内のデータ
が読み込まれる。 (ii) レジスタ連続書き込み動作 この動作は、複数のレジスタ２５，４３…内に
データを連続して書き込む場合の動作である。こ
の場合、CPU２は、まず上記(i)で説明した処理
によつてモードレジスタ２５（第２図）内に第１
ビツトが“１”となるデータを書き込む。これに
より、同レジスタ２５から出力される信号AUT
−INCが“１”となり、この“１”信号がアンド
ゲート６３（第２図左上）へ供給され、同アンド
ゲート６３が開状態となる。次に、例えばレジス
タ番号「４」〜「９」の各レジスタ３４，３０…
５０ｂにデータを書き込む場合は、CPU２が上
記(i)の処理によりレジスタ番号「４」のレジスタ
３４内にデータを書き込む。この書き込みが終了
した時点で、ポインタカウンタ１９内にはレジス
タ番号「４」が保持される。次にCPU２は、上
記(i)の処理における第２の処理、すなわち、ポー
トアドレスPA１の出力、レジスタ番号「５」の
レジスタ３０に書き込むべきデータの出力、書き
込みパルスの出力を行う。これにより、インター
フエイス７から信号AO，WRとして“１”が出
力されると共に、パルス信号CSが出力され、パ
ルス信号CSによつて上記データがレジスタ６０
に読み込まれる。次いで、ライトストローブ
WRSTが出力され、このライトストローブ
WRSTによつて、レジスタ６０内のデータがレ
ジスタ２４に読み込まれる。また、ライトストロ
ーブWRSTは、オアゲート６４，アンドゲート
６３，レジスタ１７を介してポインタカウンタ１
９のアツプ端子UPへ供給され、これにより、ポ
インタカウンタ１９がインクリメントされ、その
カウント出力が「５」となり、このカウント出力
「５」がライトデコーダ２０へ供給される。この
結果、ライトストローブWRSTのタイミングで
ライトデコーダ２０からストローブ信号Ｓ｜Ｐ０が
出力され、このストローブ信号Ｓ｜Ｐ０によつてレ
ジスタ２４内のデータがレジスタ３０（第２図）
内に読み込まれる。 以下同様に、CPU２が、上記第２の処理によ
つてレジスタ３１，５０ｒ，５０ｇ，５０ｂ内に
書き込むべきデータを順次出力すると、これらの
データが順次各レジスタに書き込まれる。 (iii) RAM個別書き込み動作 この動作は、RAM１１ａのいずれか１つの番
地内にのみデータを書き込む場合の動作である。
この場合、CPU２はまずモードレジスタ２５の
第５ビツトに“０”を書き込む。これにより、信
号DIR−RDが“０”となる。信号DIR−RDが
“０”になると、マルチプレクサ４２（第３図）
の入力端子＜０＞データ、すなわち、ワードカウ
ンタ４３の出力データWA７−０が同マルチプレ
クサ４２からデータRWA７−０として出力さ
れ、デユアルポートRAM１１へ供給される。次
にCPU２は、RAM１１ａのデータ書き込みを行
うべきアドレスの下位２ビツトをバイトカウンタ
４４に書き込み、次いで上位８ビツトをワードカ
ウンタ４３に書き込む。これにより、同アドレス
がデユアルポートRAM１１のアドレス端子AT
１へ供給される。次にCPU２は、ポインタカウ
ンタ１９に「０」を書き込み（前記第１の処理）、
次いで、書き込みデータを出力する（第２の処
理）。このデータは、一旦レジスタ２４（第２図）
内書き込まれ、次いでストローブ信号Ｓ｜MWによ
つてRAM１１ａの当該番地内に書き込まれる。 (iv) RAM連続書き込み動作 デユアルポートRAM１１内に連続してデータ
を書き込む場合は、CPU２が、まずモードレジ
スタ２５の第０，第１，第５ビツトに各々“０”
を書き込む。これにより、信号FIX−Ａ，AUT
−INC，DIR−RDが“０”となる。信号FIX−
Ａが“０”になると、インバータ６６（第３図）
の出力が“１”となり、バイトカウンタ４４がエ
ーブル状態となり、また、オアゲート４５がスル
ー状態となる。これにより、２個のカウンタ４
４，４３が１個の10ビツトのアツプカウンタに構
成される。また、信号DIR−RDが“０”になる
と、マルチプレクサ４２（第３図）の入力端子＜
０＞のデータが同マルチプレクサ４２から出力さ
れる。次にCPU２は、スタートアドレス下位２
ビツトをバイトカウンタ４４に書き込み、次いで
上位８ビツトをワードカウンタ４３に書き込む。
例えば、RAM１１ａの全エリア（1024バイト）
にデータを書き込む場合（以下、この場合で説明
する）は、カウンタ４４，４３に各々データ
「０」を書き込む。次にCPU２は、ポインタカウ
ンタ１９に「０」を書き込み、次いでRAM１１
ａの第０番地に書き込むべきデータを出力する。
このデータは、一旦レジスタ２４（第１図）内に
書き込まれ、次いでストローブ信号Ｓ｜MWによつ
てRAM１１ａの第０番地に書き込まれる。ま
た、ストローブ信号Ｓ｜MWはオアゲート６７（第
３図）を介してレジスタ４４，４３の各アツプ端
子UPへ供給される。これにより、カウンタ４４，
４３によつて構成される10ビツトのカウンタがイ
ンクリメントされる。以下、CPU２はRAM１１
ａの第１番地，第２番地…に書き込むべきデータ
を、前述した第２の処理によつて順次出力する。
これにより、RAM１１ａの各番地内に順次デー
タが書き込まれ、また、上述した10ビツトのカウ
ンタが順次インクリメントされる。 (3‐2) CPU２による読み出し時の動作 CPU２は、レジスタおよびデユアルポート
RAM１１内のデータを、随時、画像表示と無関
係に読み出すことができる。この読み出し時に
は、リードデコーダ２１（第２図）からストロー
ブ信号Ｓ｜MR…が出力される。また、読み出し可
能なデータには予めデータ番号が割り当てられて
いる。このデータ番号、ストローブ信号、読み出
しデータの関係は次の通りである。 ０ Ｓ｜MR…デユアルポートRAM１１内のデー
タ １ Ｓ｜ST…ステイタスデータ ２ Ｓ｜RR…ボーダレジスタ５２ｒ（第４図）内
のデータ ３ Ｓ｜RG…ボーダレジスタ５２ｇ（第４図）内
のデータ ４ Ｓ｜RB…ボーダレジスタ５２ｂ（第４図）内
のデータ ここで、ステイタスデータとは、信号DTMG
（第２図下部）、PG−SEL（第３図左部）、
BLANK３（第４図下部）の各状態を示すデータ
であり、これらの信号はバツフア２２（第２図）
の入力端へ印加されている。 次に、読み出し時の動作を説明する。 (i) データ個別読み出し動作 この動作は、データ番号「１」〜「４」のデー
タの内のいずれか１つを読み出す場合の動作であ
る。この場合、CPU２は、まず前述した第１の
処理によりポインタカウンタ１９内にデータ番号
を書き込む。次に、ポートアドレスPA１をアド
レスバスへ出力した後、読み出しパルスを出力す
る（以下、第３の処理と言う）。ポートアドレス
PA１が出力されると、インターフエイス７が信
号AOとして“１”を出力し、また、読み出しパ
ルスが出力されると、インターフエイス７が信号
WRとして“０”を出力すると共に、読み出しパ
ルスと同タイミングでパルス信号CSを出力する。
信号AOが“１”、信号WRが“０”になると、第
２図に示すアンドゲート６９が開状態となり、パ
ルス信号CSが同アンドゲート６９を通して出力
される。これにより、バツフア２７がスルー状態
となる。また、アンドゲート６９を通過したパル
ス信号は、同期用DFF１８を介して、リードス
トローブRDSTとして出力され、リードデコーダ
２１へ印加される。これにより、ポインタカウン
タ１９内のデータ番号に対応するストローブ信号
が同リードデコーダ２１から出力される。そし
て、例えばストローブ信号Ｓ｜STが出力された場
合は、バツフア２２がスルー状態となり、ステイ
タスデータがバツフア２２，２１を介してCPU
２のデータバスへ出力される。また、例えばスト
ローブ信号Ｓ｜RRが出力された場合は、第４図の
バツフア５３ｒがスルー状態となり、レジスタ５
２ｒ内のデータ（Ｒカラーデータ）が同バツフア
５３ｒ、バツフア２７を介してCPU２のデータ
バスへ出力される。CPU２のデータバスへ出力
されたデータは所定のタイミングでCPU２に読
み込まれる。 (ii) データ連続読み出し動作 この動作は、CPU２がデータ番号「１」〜
「４」のデータの内の複数のデータを連続して読
み出す場合の動作である。この動作は、前述した
レジスタ連続書き込み動作とほぼ同であり、した
がつて、詳しい説明は省略する。この場合、
CPU２が、まずモードレジスタ２５の第１ビツ
トに“１”を書き込み、次いで、ポインタカウン
タ１９に最初のデータ番号を書き込み、以後、上
述した第３の処理を繰り返す。これにより、各デ
ータが順次CPU２のデータバスへ出力される。 (iii) RAMデータ個別読み出し動作 デユアルポートRAM１１内のデータの内のい
ずれかを１つを読み出す場合は、CPU２が、ま
ずモードレジスタ２５の第５ビツトに“０”を書
き込み、次いで、ワードカウンタ４３、バイトカ
ウンタ４４（第３図）内にRAM１１ａのアドレ
スを書き込む。次に、ポインタカウンタ１９にデ
ータ番号「０」書き込み、いで第３の処理を行
う。この第３の処理により、リードデコーダ２１
（第２図）からストローブ信号Ｓ｜MRが出力され、
オアゲートORを介してデユアルポートRAM１
１のリード端子RTへ供給される。これにより、
レジスタ４３，４４の出力が示す番地内のデータ
が読み出され、出力端子Ｑ１から出力され、この
出力されたデータがバツフア２７を介してCPU
２のデータバスへ送られる。 (iv) RAMデータ連続読み出し動作 この場合、CPU２は、前述した「RAM連続書
き込み動作」の場合と同様に、まずモードレジス
タ２５の第０，第１，第５ビツトに各々“０”を
書き込み、次に、スタートアドレスの下位２ビツ
トをバイトカウンタ４４に、上位８ビツトをワー
ドカウンタ４３に書き込む。次に、ポインタカウ
ンタ１９にデータ番号「０」を書き込み、以後、
第３の処理を繰り返し行う。この第３の処理の繰
り返しにより、ストローブ信号Ｓ｜MRが繰り返し
出力され、このストローブ信号Ｓ｜MRによりレジ
スタ４３，４４からなる10ビツトのカウンタが逐
次インクリメントされる。これにより、デユアル
ポートRAM１１内のデータがバイト単位で順次
読み出され、バツフア２７を介してCPU２のデ
ータバスへ出力される。 (v) RAMデータ選択読み出し動作 この動作は、第５図に示すRAM１１ａ内のＲ
カラーデータのみ、またはＧカラーデータのみ、
またはＢカラーデータのみ、またはアトリビユー
トビツトのみを連続的に読み出す場合の動作であ
る。この場合、CPU２は、まずモードレジスタ
２５の第０，第１，第５ビツトに各々“１”，
“１”，“０”を書き込む。これにより、信号FIX
−BA，AUT−INCが“１”，信号DIR−RDが
“０”となる。信号FIX−BAが“１”になると、
インバータ６６（第３図）の出力が“０”信号と
なり、この“０”信号がバイトカウンタ４４のエ
ネーブル端子ENへ供給される。これにより、以
後バイトカウンタ４４のアツプ端子へパルス信号
が供給されても、バイトカウンタ４４のアツプカ
ウントが行なわれず、バイトカウンタ４４の出力
が一定値に保たれる。また、信号FIX−BAが
“０”信号になると、オアゲート４５（第３図）
の出力が“１”信号となり、この“１”信号がワ
ードカウンタ４３のエネーブル端子ENへ出力さ
れる。これにより、以後ワードカウンタ４３が単
独で８ビツトのカウンタとして動作し、そのアツ
プ端子UPへ供給されるパルス信号をアツプカウ
ントする。また、信号AUT−INCが“１”にな
ると、アンドゲート６３（第２図）が開状態とな
り、信号DIR−RDが“０”になると、ワードカ
ウンタ４３の出力が、マルチプレクサ４２（第３
図）から出力される。 次に、CPU２は、バイトカウンタ４４に、読
み出すべきデータの種類に対応する数値を書き込
む。すなわち、Ｒカラーデータを読み出す場合は
「０」を、Ｇカラーデータを読み出す場合は「１」
を、Ｂカラーデータを読み出す場合は「２」を、
アトリビユートビツトを読み出す場合は「３」を
各々書き込む（第５図参照）。次にCPU２は、ス
タートアドレスをワードカウンタ４３に書き込
み、次いでポインタカウンタ１９に「０」を書き
込む。以後、前述した第３の処理を繰り返し行
う。この第３の処理の繰り返しにより、ワードカ
ウンタ４３が逐次インクリメントされ、バイトカ
ウンタ４４の出力（アドレスデータBA１−０）
によつて決まるデータのみがRAM１１ａから順
次読み出される。 (vi) VRAM５内のカラーコードに対応するアト
リビユートビツト等の読み出し動作 このカラーデイスプレイ装置は、CPU２が、
VRAM５内のカラーコードに対応するデユアル
ポートRAM１１内のアトリビユートビツトある
いはカラーデータを極めて短時間でチエツクする
ことができるようになつている。 すなわち、CPU２が、例えばVRAM５内のカ
ラーコードに対応するアトリビユートビツトをチ
エツクする場合は、まず、初期セツト処理とし
て、信号DIR−RDを“１”とし、次いでバイト
カウンタ４４に「３」をセツトする。次に、
VDP４へ表示情報チエツク指令およびVRAM５
のアドレスを出力する。これにより、VRAM５
からカラーコードが読み出され、この読み出され
たカラーコードがラツチLa（第１図）内に記憶さ
れ、このラツチLa内のカラーコードが、端子Ｔ
７，レジスタ４１（第３図）、マルチプレクサ４
２を介してデユアルポートRAM１１のアドレス
端子AT１−１へ供給される。この時、同時に
VDP４からストローブ信号STBが出力され、表
示コントローラ１の端子Ｔ１８，オアゲートOR
（第４図）を介してデユアルポートRAM１１の
読み出し端子RTへ供給される。これにより、ラ
ツチLa内のカラーコードに対応するアトリビユ
ートビツトがデユアルポートRAM１１の出力端
子Ｑ１から出力され、端子Ｔ１１を介してバツフ
ア９（第１図）へ供給される。この時、バツフア
９はストローブ信号STBによつてスルー状態と
なつており、したがつて、端子Ｔ１１から出力さ
れたアトリビユートビツトは、同バツフア９を介
してバスライン６へ供給され、CPU２に読み込
まる。 なお、上記と同様の手順で、Ｒ，Ｇ，Ｂカラー
データをチエツクすることも勿論可能である。 次に、上述した読み出し動作の効果について説
明する。まず、上述した読み出し動作が出来ない
場合は次のような処理による。CPU２は、まず、
初期セツト処理、すなわち信号DIR−RDを“０”
とし（モードレジスタ２５のセツト）、次いでバ
イトカウンタ４４（第３図）内に、読み出すべき
データの種類に対応する数値を書き込む。例えば
アトリビユートビツトをチエツクしたい場合は
「３」を書き込む。次に、VRAM５のアドレスを
VDP４へ出力し、これによりVRAM５から読み
出されたカラーコードを内部に取り込む。次に
CPU２は、内部に取り込んだカラーコードをワ
ードカウンタ４３（第３図）内に書き込み、次い
で、前述した第１，第３の処理を順次行つて、デ
ユアルポートRAM１１から出力されるアトリビ
ユートビツトを読み込む。このように、上述した
読み出し動作ができない場合は、CPU２の処理
ステツプがかなり多くなつてしまう。 これに対し、上述した読み出し動作によれば、
CPU２が表示情報チエツク指令およびVRAM５
のアドレスを出力するだけで、アトリビユートビ
ツト等のチエツクを行うことができる。すなわ
ち、アトリビユートビツト等のチエツクを、あた
かもVRAM５内にアトリビユートビツト等が記
憶されている場合と同じ速さで行うことができ
る。 (3‐3) 基本表示動作 表示コントローラ１の最も基本的な動作は、
VDP４（第１図）から出力されるドツトデータ
DD７−０をＲ，Ｇ，Ｂカラーデータに変換し、
次いでこれらのカラーデータをアナログカラー信
号RS，GS，BSに変換し、CRT表示装置８へ出
力することである。以下、この場合の動作につい
て説明する。 この場合、CPU２は、まずモードレジスタ２
５の第２ビツトに“１”を書き込む。これによ
り、信号DISP−ENBが“１”信号となり、アン
ドゲート７１（第２図）が開状態となる。次にペ
ージマスクレジスタ３４（第３図）に４ビツトの
データ「０」を書き込む。これにより、マルチプ
レクサ３６〜３９の各制御端子Ｃへ“０”信号が
供給され、同期用レジスタ３３の出力がマルチプ
レクサ３６〜３９を通して出力される。すなわ
ち、この場合、ドツトデータDD７−０が同期用
レジスタ３３，３５を介して、ドツトデータ
DDa７−０としてデユアルポートRAM１１のア
ドレス端子AT２へ印加される状態となる。次
に、デユアルポートRAM１１にＦ，Ｇ，Ｂカラ
ーデータを書き込み、また、各アトリビユートビ
ツトとして“０…０”（８ビツト）を書き込む。
次に、ボーダレジスタ５０ｒ，５０ｇ，５０ｂ
（第４図）に各々ボーダ領域の色を指定するアト
リビユートを書き込む。次にCPU２は、VDP４
を介してVRAM５内にドツトデータ（カラーコ
ード）を書き込み、そして、VDP４へスタート
指令を出力する。VDP４は、このスタート指令
を受け、以後VRAM５からドツトデータを読み
出し、読み出したドツトデータをドツトデータ
DD７−０ととして表示コントローラ１の端子Ｔ
２へ逐次出力する。また、このドツトデータDD
７−０の出力と並行して、同期信号SYN・Ｉ、
ブランキング信号BLANK，デイスクプレイタイ
ミング信号DTMG，ドツトクロツクDCLKを
各々表示コントローラ１の端子Ｔ３，Ｔ４，Ｔ
５，Ｔ１７へ出力する。 表示コントローラ１の端子Ｔ２へ供給されたド
ツトデータDD７−０は、レジスタ３３，３５
（第３図）およびマルチプレクサ３６〜３９（上
位４ビツト）を介して、ドツトデータDDa７−
０としてデユアルポートRAM１１のアドレス端
子AT２へ印加される。これにより、デユアルポ
ートRAM１１の出力端子Ｑ２〜Ｑ４から各々、
ドツトデータDDa７−０に対応するＲ，Ｇ，Ｂ
カラーデータRD７−０，GD７−０，BD７−０
およびアトリビユートデータAD７，AD６（共
に“０”）が出力される。そして、カラーデータ
RD７−０は、１タイミング遅延用のレジスタ４
７ｒを介して、加算回路４９ｒの一方の入力端へ
印加される。この時、マルチプレクサ４８ｒの制
御端子Ｃには、アトリビユート信号AS“０”が印
加されており、したがつて、マルチプレクサ４８
ｒから、その入力端子＜０＞のデータ「０」が出
力されている。この結果、加算回路４９ｒの出力
は、レジスタ４７ｒの出力と同一のカラーデータ
となり、このカラーデータがマルチプレクサ５１
ｒの入力端子＜１＞へ供給される。 このマルチプレクサ５１ｒは、画像表示期間に
おいては加算回路４９ｒから出力される画像表示
用のカラーデータを出力し、それ以外の期間にお
いては、ボーダレジスタ５０ｒ内のボーダ色用の
カラーデータを出力するものである。すなわち、
VDP４から出力されるデイスプレイタイミング
信号DTMG（画像表示期間を示す信号）は、DFF
７２（第２図下部）によつてドツトクロツク
DCLKと同期がとられ、DFF７３によつて１タ
イミング遅延され、アンドゲート７１を介してマ
ルチプレクサ５１ｒの制御端子Ｃへ供給される。
これにより、画像表示期間においては加算回路４
９ｒから出力されるカラーデータが、それ以外の
期間においてはレジスタ５０ｒ内のカラーデータ
がマルチプレクサ５１ｒから出力され、レジスタ
５２ｒへ供給される。レジスタ５２ｒは、マルチ
プレクサ５１ｒから出力されるカラーデータを１
タイミング遅延させてゲート回路５４ｒへ供給す
る。ゲート回路５４ｒは信号BLANK３によつて
開閉制御される回路である。ここで、信号
BLANK３は、第４図下部に示すように、VDP
４から出力されるブランキング信号BLANK（画
面表示期間を示す信号）を同期用レジスタ７５に
よつてドツトクロツクDCLKと同期させ、遅延用
レジスタ４６，７６によつて２タイミング遅延さ
せた信号であり、したがつて、ゲート回路５４ｒ
は、画面表示期間において開となり、レジスタ５
２ｒ内のラーデータをDAC５５ｒへ出力する。
なお、ドツトデータDD７−０は、タイミング的
には、第３図のレジスタ３３，３５によつて同期
がとられ、第４図のレジスタ４７ｒ，５２ｒによ
つて２タイミング遅延されてゲート回路５４ｒへ
印加される。したがつて、ドツトデータDD７−
０がカラーデータに変換されてゲート回路５４ｒ
に印加されるタイミングと、ブランキング信号
BLANKが信号BLNK３として出力されるタイ
ミングと同じである。ゲート回路５４ｒを通過し
たカラーデータは、DAC５５ｒにおいてアナロ
グカラー信号に変換され、アンプ５６ｒを介して
カラー信号RSとしてCRT表示装置８へ出力され
る。 以上が、カラーデータRD７−０がカラー信号
RSに変換される過程である。カラーデータGD７
−０，BD７−０も全く同様の過程によつて、カ
ラー信号GS，BSに変換さる。 他方、VDP４から出力された同期信号SYN・
Ｉは、レジスタ７５（第４図下部）によつて同期
がとられ、レジスタ４６，７６によつて２タイミ
ング遅延され、アンプ７８を介して同期信号
SYN・ＯとしてCRT表示装置８へ出力される。
そして、上述したカラー信号RS，GS，BSおよ
び同期信号SYN・Ｏに基づいてCRT表示装置８
における画像表示が行なわれる。 (3‐4) ブリンク表示動作 この動作は、上述した基本表示動作に基づいて
表示されている画像をブリンクさせる場合の動作
である。この場合、CPU２は、ページレジスタ
３０，３１（第３図）に各々、第１，第２のデー
タ（各４ビツト）を書き込み、次にモードレジス
タ２５の第４ビツトに“１”を書き込み、次いで
ページマスクレジスタ３４にデータ“１，１，
１，１”を書き込む。モードレジスタ２５の第４
ビツトに“１”が書き込まれると、信号PG−
ENBが“１”信号となり、この“１”信号がア
ンゲート７５（第３図左部）の第１入力端へ供給
される。このアンドゲート７５の第２入力端へ
は、VDP４から出力される信号PG−SEL（0.5秒
“１”，0.5秒“０”となる信号）が、同期用DFF
７６を介して供給されている。したがつて、信号
PG−ENBが“１”信号になると、アンドゲート
７５から0.5秒“１”，0.5秒“０”の信号がマル
チプレクサ３２の制御端子Ｃへ出力され、これに
より、マルチプレクサ３２から、ページレジスタ
３０内の第１のデータ，ページレジスタ３１内の
第２のデータが0.5秒おきに交互に出力される。
そして、出力されたデータがマルチプレクサ３６
〜３９の入力端子＜１＞へ印加される。次に、ペ
ージマスクレジスタ３４に“１，１，１，１”が
書き込まれると、マルチプレクサ３６〜３９の各
制御端子Ｃへ“１”信号が供給されることから、
ドツトデータDD７−０の上位４ビツトに代え
て、ページレジジスタ３０，３１内の第１，第２
のデータが交互にマルチプレクサ３６〜３９から
出力され、ドツトデータDD７−０の下位４ビツ
トと共に、ドツトデータDDa７−０としてデユ
アルポートRAM１１のアドレス端子AT２へ出
力される。すなわち、ドツトデータDD７−０が
0.5秒ごとに変化することになり、したがつて、
表示画像がブリンクする。 なお、ページマスクレジスタ３４内に、例えば
“１，１，０，０”を書き込んだ場合はドツトデ
ータDDa７−０の上位２ビツトのみをページレ
ジスタ３０，３１内のデータに変えることがで
き、また、例えばページマスクレジスタ３４内に
“１，０，０，０を書込んだ場合は、ドツトデー
タDDa７−０の最上位ビツトのみを変えること
ができる。 (3‐5) カラーデータ修飾動作 この表示コントローラ１は、デユアルポート
RAM１１のアトリビユートビツトの第７ビツト
に“１”を書き込んでおくことにより、VRAM
４の書き換えを行うことなくカラーデータRD７
−０，GD７−０，BD７−０を変化させること
ができる。以下、この場合の動作を説明する。 いま、例えばあるカラーコードＫ１に対応する
アトリビユートビツトの第７ビツトに“１”を書
き込んだとする。この場合、ドツトデータDDa
７−０として、カラーコードＫ１がデユアルポー
トRAM１１のアドレス端子AT２へ印加される
と、デユアルポートRAM１１からカラーコード
Ｋ１に対応するカラーデータRD７−０，GD７
−０，BD７−０が各々出力されると共に、アト
リビユートデータAD７として“１”が出力され
る。そして、次のドツトクロツクDCLKによつ
て、これらのカラーデータがレジスタ４７ｒ，４
７ｇ，４７ｂに読み込まれると共に、アトリビユ
ートデータAG７“１”がレジスタ４６に読み込
まれ、これにより、アトリビユート信号ASが
“１”信号となる。アトリビユート信号ASが
“１”信号になり、この“１”信号がマルチプレ
クサ４８ｒの制御端子Ｃへ印加されると、レジス
タ５２ｒ内のカラーデータがマルチプレクサ４８
ｒを介して加算回路４９ｒへ供給され、これによ
り、加算回路４９ｒから、レジスタ４７ｒ内のカ
ラーデータと、レジスタ５２ｒ内のカラーデータ
とを加算した新たなカラーデータが出力される。
ここで、レジスタ５２ｒ内のカラーデータは、レ
ジスタ４７ｒ内のカラーデータより１ドツトクロ
ツクDCLK前に表示されるドツトの色を決めるデ
ータである。したがつて、、レジスタ４７ｒ内の
カラーデータにレジスタ５２ｒ内のカラーデータ
を加算するということは、レジスタ４７ｒ内のカ
ラーデータに、１ドツトクロツクDCLK前に表示
されるドツトのカラーデータを加算することを意
味する。 以上がカラーデータRD７−０についての修飾
動作である。カラーデータGD７−０，BD７−
０についても、アトリビユート信号ASが“１”
の場合に、同様の修飾が行なわれる。 「発明の効果」 以上説明したように、この発明によれば、表示
ドツト対応でカラーコードが記憶され、中央処理
装置から供給されるアドレスに応じたカラーコー
ドが読み出されるビデオメモリと、カラーコード
に対応して表示情報が記憶され、前記ビデオメモ
リから読み出されたカラーコードを表示情報に変
換して第１の出力端子から出力するルツクアツプ
テーブルと、このルツクアツプテーブルから出力
される前記表示情報に基づいてアナログカラー信
号を形成するカラー信号形成手段と、を具備し、
中央処理装置の制御の下にカラー表示装置に表示
を行う表示制御装置において、前記ルツクアツプ
テーブルを、前記ビデオメモリから読み出された
前記カラーコードが第１のアドレス端子へ供給さ
れたとき、同カラーコードに対応する表示情報を
前記第１の出力端子から出力し、第２のアドレス
端子ヘアドレスデータが供給され、同時に、読み
出し信号が供給されたとき、該アドレスデータに
対応する番地内の表示情報を第２の出力端子から
出力して前記中央処理装置へ供給するデユアルポ
ートメモリによつて構成し、かつ、前記中央処理
装置から出力される表示チエツク指令および前記
ビデオメモリのアドレスに応じて前記ビデオメモ
リからカラーコードを読み出し、このカラーコー
ドを前記デユアルポートメモリの第２のアドレス
端子へ記アドレスデータとして供給するととも
に、前記読み出し信号を前記デユアルポートメモ
リへ供給する手段を設けたCPUが、ビデオメモ
リ内のカラーコードに対応するLUT内の表示情
報を短時間でチエツクすることができる効果があ
る。 "Industrial Application Field" The present invention relates to a display control device used in a color display device or the like controlled by a CPU (Central Processing Unit). "Prior Art" Generally, when displaying images on a CPU-controlled color display device,
A color code is stored in VRAM (video RAM) in correspondence with the display dots, and this color code is read out and R (red), Convert to G (green), B (blue) color data, and further convert this color data to R, G,
It is converted into a B color signal (analog signal) and output to a CRT color display device along with a synchronization signal. In this case, by adding display modification data to the LUT mentioned above in correspondence with the color code, and modifying the color data output from the LUT based on this display modification data, the display can be further varied. . "Problem to be Solved by the Invention" By the way, when display modification data is added to the LUT, if you want to check how the display modification data in the LUT corresponds to a certain color code in VRAM. occurs. SUMMARY OF THE INVENTION An object of the present invention is to provide a display control device that allows a CPU to check display information in a LUT corresponding to a color code in VRAM in a short time. ``Means for Solving the Problems'' This invention provides a video memory in which a color code is stored corresponding to a display dot and a color code is read out in accordance with an address supplied from a central processing unit; A lookup table in which display information is stored and which converts the color code read from the video memory into display information and outputs it from a first output terminal; a color signal forming means for forming an analog color signal, and a display control device for displaying on a color display device under the control of a central processing unit, wherein the lookup table is read out from the video memory. When the color code is supplied to the first address terminal, display information corresponding to the color code is output from the first output terminal, address data is supplied to the second address terminal, and at the same time, a readout signal is output. When supplied,
A dual port memory that outputs display information in an address corresponding to the address data from a second output terminal and supplies it to the central processing unit, and a display check command output from the central processing unit. and reads a color code from the video memory according to the address of the video memory, supplies this color code to the second address terminal of the dual port memory as the address data, and sends the read signal to the dual port memory. It is characterized by having a means for supplying it. "Embodiment" Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a color display device with dot display using a display control device according to an embodiment of the present invention. This display device will be described in detail below. (1) Schematic configuration In Figure 1, 1 is a display controller, 2 is a
CPU 3 is a ROM in which programs used in CPU 2 are stored and data storage.
Memory consisting of RAM, 4 a video display processor (hereinafter referred to as VDP), 5 VRAM
It is. The VDP 4 writes the color code supplied from the CPU 2 via the bus line 6 into the VRAM 5, reads out the written color code sequentially, and outputs dot data DD7-0 (8 bits).
The data is sequentially outputted to the terminal T2 of the display controller 1 as follows. Also, when CPU2 outputs a display information check command and the address of VRAM5, the color code in the same address is read from VRA5,
Stored in latch La and strobe signal
Output STB. The output of latch La is supplied to terminal T7 of display controller 1 as address data AD7-0. Also, the strobe signal
STB is supplied to the terminal T18 of the display controller 1 and the control terminal C of the buffer 9. Also,
This VDP4 is a synchronization signal SYN/I, a blanking signal BLANK, and a display timing signal.
DTMG, page select signal PG-SEL and dot clock DCLK are each output to the display controller 1. Here, the synchronization signal SYN・I is a signal for synchronizing the display on the CRT display device, the blanking signal BLANK is a signal that is "1" during the screen display period and "0" during other periods, and the display timing signal DTMG is a signal that is "1" during the image display period and "0" during other periods. Note that the screen display period and the image display period are different. That is, the display screen is divided into an image display area and a border area, the image is displayed only in the image display area, and the border area is displayed in one color. The image display period is a period during which the image display area is scanned, and the screen display period is a period during which the screen (image display area and border area) is scanned. In addition, the page select signal PG−
SEL is a signal that repeats, for example, "1" for 0.5 seconds and "0" for 0.5 seconds, and dot clock DCLK is a signal that indicates the timing of displaying each dot on the display screen. The interface circuit 7 is a circuit for connecting the CPU 2 and the display controller 1. The display controller 1 converts the dot data DD7-0 supplied from the VDP 4 into R, G, B color data, and then converts these color data into a red color signal RS, a green color signal GS, and a blue color signal BS (all of which are analog signals). signal),
Output to CRT display device 8. This display controller 1 also has a signal YS and a synchronization signal SYN/O.
is output to the CRT display device 8. Note that in this controller 1, the terminal T1 is directly connected to the data bus of the CPU 2. CRT display device 8
is a color display device that has the function of a television receiver, and when the signal YS supplied from the display controller 1 is "1", the red color signal RS, green color signal GS, and blue color supplied from the controller 1 are displayed. Signal BS and synchronization signal
Color display is performed based on SYN・O, and
When the signal YS is "0", display is performed using a television signal. (2) Detailed configuration of display controller 1 FIGS. 2 to 4 are circuit diagrams each showing a detailed configuration of display controller 1. This display controller 1 can be roughly divided into a control section shown in FIG.
It is divided into a RAM address forming section shown in FIG. 3, and a dual port RAM 11 and color data modification circuits 12r, 12g, and 12b shown in FIG. The configuration of each part will be explained below. Note that the operation of each part will be explained in detail later. (2-1) Control unit: Figure 2 This control unit is a circuit that mainly controls data exchange between the CPU 2 and the display controller 1. In the figure, 17 is a 3-bit register, which reads input data based on the dot clock DCLK supplied to its load terminal L, and outputs it from its output terminal. This register 17 is a register for synchronization. That is, the clock pulse of the CPU 2 and the dot clock DCLK output from the VDP 4 are not synchronized. Therefore, for signals and data synchronized with the clock pulse of CPU2, the dot clock DCLK
signals and data that are synchronized with Register 17 is provided for this purpose. Also, shown below the same register 17
A DFF (D-type flip-flop) 18 is also provided for this purpose. pointer counter 19
is a 4-bit up counter that counts up the signal supplied to its up terminal UP,
Also, when a signal is supplied to the load terminal L, the data
Load WD3-0. In addition, data WD3-0
are the lower 4 outputs of the register 60 shown at the bottom of the figure.
It's bit. The write decoder 20 decodes the output of the pointer counter 19, becomes enabled only when its enable terminal EN is supplied with the write strobe WRST, and outputs the decoding result as a strobe signal S|MW, . Similarly, the read decoder 21 decodes the output of the pointer counter 19, and outputs the decoding result as a strobe signal S|MR only when the read strobe RDST is supplied. 22,
27 is a buffer, and “1” is sent to its control terminal C.
When a signal is supplied, the input data is output as is from the output terminal, and when a "0" signal is supplied, the output terminal enters a high impedance state. Further, the line connecting the buffer 27 and the terminal T1 is an 8-bit bidirectional bus. register 60
When the signal CS is supplied to the load terminal L,
The data obtained at the terminal T1, that is, the data on the data bus of the CPU 2, is read and output to the register 24. Register 24 is a light strobe
When WRST is supplied, the output data of register 60 is read and output as data WDB7-0. The mode register 25 receives the strobe signal S|
When MD is supplied, data WDB5-0 (data
This is a 6-bit register that reads the lower 6 bits of WDB7-0. (2-2) RAM address forming unit; Figure 3 This RAM address forming unit includes a block B1 that converts dot data (color code) DD7-0 to new dot data DDa7-0,
Address data RWA7-0 (8 bits) and
Block B2 forming BA1-0 (2 bits)
Each data is divided into dual ports.
Address terminals AT2, AT of RAM11 (Figure 4)
1 (AT1-1, AT1-0). In block B1, 30 and 31 are each 4-bit page registers, and 32 is a multiplexer. This multiplexer 32 outputs the data at the input terminal <1> when a "1" signal is supplied to its control terminal C, and when a "0" signal is supplied,
Outputs the data at input terminal <0>. 33 is a synchronization register, 34 is a 4-bit page mask register, 35 is a synchronization register, and 36 to 39 are multiplexers. Also, in block B2,
41 is a synchronization register, 42 is a multiplexer,
43 is a word counter, and 44 is a byte counter. These counters 43 and 44 each output data WDB7- when a signal is supplied to the load terminal L.
0, WDB1-0, and when a "1" signal is supplied to the enable terminal EN, the signal at the up terminal UP is counted up. Also,
A carry-out signal CO of the byte counter 44 is supplied to an input terminal of an OR gate 45. (2-3) Dual port RAM11; Figures 4 and 5
Figure 6 This dual port RAM 11 is a LUT that converts color codes into color data.
It consists of a byte RAM 11a and peripheral circuits. FIG. 5 is a diagram showing the configuration of the RA 11a. At addresses 0 to 3 of this RAM 11a, R, G, and B color data and attribute bits (8 bits each) corresponding to the color code "0" are stored. R, G, B color data and attribute bits corresponding to color code "1" are stored in addresses 4 to 7, respectively, and address bits 1020 to 1023 respectively correspond to color code "255". R, G, B
Color data and attribute bits are stored. And dual port RAM11
Dot data supplied to address terminal AT2 of
Based on DDa7-0 (color code), the corresponding R, G, B color data and attribute bits are read out, and the R, G, B color data is output from the output terminals Q2 to Q4 as color data RD.
Output as 7-0, GD7-0, BD7-0,
Also, the attribute bit is output from the output terminal Q5. In this case, the 7th and 6th bits of the attribute bit are the attribute data AD.
7, output as AD6. Note that the fifth to zeroth bits of the attribute bits are not used in this embodiment. Further, the function of the attribute bit will be explained later. In this way, the dual port shown in Figure 4
When dot data DDa7-0 is applied to the address terminal AT2, the RAM11 responds to R, G,
B color data and attribute bits are read out, but completely independently of the readout of
Writing/reading of the RAM 11a can be performed in byte units. In other words, the address terminal of this dual root RAM 11
Apply address data (10 bits) to AT1,
Apply 8-bit data to data terminal WDT,
Then, when a pulse signal is applied to the write terminal WT, writing to the RAM 11a is performed, and when address data is applied to the address terminal AT1 and a pulse signal is applied to the read terminal RT, the address data indicates The data within the address is read out and output from the output terminal Q1.
Address data RWA7-0 and BA mentioned above
1-0 is data that specifies the address for reading/writing mentioned above, and is address data.
RWA7-0 is applied to the upper 8 bits of the address terminal AT1, and address data BA1-0 is applied to the lower 2 bits. Next, a specific example of the configuration of the dual port RAM 11 described above will be explained. FIG. 6 is a circuit diagram showing an example of the same configuration. In this figure, 11b is dot data supplied to address terminal AT2.
Decoder 11c decodes DDa7-0, and decoder 11c decodes address data RWA7-0 supplied to address terminals AT1-1.The outputs of these decoders (both 256 bits)
are respectively supplied to the memory block 11d. 11
e is a selector circuit, and when the address data BA1-0 supplied to the terminal SL is "0", the terminals DI and DO (8 bits each) are connected to the terminals SO1 and SI1, respectively.
signal S | connected to terminal ST and supplied to terminal ST
MW is output from terminal SWE1 as signal WE.
Similarly, address data BA supplied to terminal SL
When 1-0 is “1”, terminals DI and DO are connected to each other.
It is connected to SO2 and SI2, and outputs the signal S|MW supplied to the terminal ST as the signal WE from the terminal SWE2. Address data BA1-0 is “2”,
The same applies to "3". The buffer 11f is an amplifier that becomes enabled only when the signal S|MR (“1” signal) is supplied. Memory block 11
d is a circuit constructed by arranging 32 memory units MU in the vertical direction and 256 memory units in the horizontal direction in a matrix as shown in FIG. 6B. Memory unit MU consists of flip-flop FF and AND gate AND1~
It consists of AND3. The input terminal D of the flip-flop FF is connected to the selector circuit 11e.
Connected to terminals SO1 to SO4 of the AND gate
One input terminal of AND2 is connected to terminals SWE1 to SWE4 of the selector circuit 11e, and the AND gate
The output terminal of AND3 is the terminal SI of the selector circuit 11e.
1 to SI4, and also the AND gate AND
The output end of 1 is connected to terminals Q2 to Q5. Further, the output of the decoder 11b is supplied to the line L1, and the output of the decoder 11c is supplied to the line L2. In the above configuration, when the line L1 becomes "1" in response to the output of the decoder 11b, the AND gate AND1 is opened, and the output of the flip-flop FF is transmitted via the AND gate AND1 to the terminals Q2 to
Output to Q5. Furthermore, when the line L2 becomes "1" in response to the output of the decoder 11c, the AND gate AND3 is opened, and the output of the flip-flop FF is outputted to the terminals SI1 to SI4 of the selector circuit 11e via the AND gate AND3. Also,
When the line L2 is "1", when the signal WE is supplied to the AND gate AND2, the signal WE
is supplied to the trigger terminal T of the flip-flop FF via the AND gate AND2, thereby reading data into the flip-flop FF. According to the above configuration, it is possible to perform the above-described read/write operations on the memory composed of 32×256 flip-flop FFs. Note that the RAM 11 shown in FIG.
Of course, a indicates a memory composed of 32×256 flip-flops FF. (2-4) Color data modification circuit 12r, 12g,
12b; FIG. 4 These color data modification circuits 12r to 12b have the same configuration, and color data RD7
-0, GD7-0, BD7-0 are modified according to the attribute signal AS, and then the data after this modification is converted to an analog signal, and the color signals RS,
Output as GS, BS. The attribute signal AS is a signal obtained by delaying the attribute data AD7 by one dot clock timing (hereinafter simply referred to as timing) by the register 46. Next, in the color data modification circuit 12r,
47r is a register that delays attribute RD7-0 by one timing and outputs it; 48r is a multiplexer controlled by the above signal AS; 49
r is an adder circuit, and 50r is a border register into which color data for determining the color of the border area is written. 51r is a multiplexer, 52r is a register that delays the output of the multiplexer 51r by one timing, 53r is a buffer, and 54r is a gate circuit. This gate circuit 54r becomes open when a "1" signal is applied to its control terminal C, and becomes closed when a "0" signal is applied. 55r is DAC
(digital/analog converter), and this DAC
55r is output as a color signal RS via an amplifier 56r. (3) Operation of the display controller 1 (3-1) Operation during writing by the CPU 2 Prior to display processing, the CPU 2 controls each register in the display controller 1 and the dual port.
Write to RAM11. During this writing, a strobe signal is output from the write decoder 20 (FIG. 2). Further, a register number is assigned to each register. The relationship between this register number, the strobe signal, the register to which writing is performed, etc. is as follows. 0 S|MW...Dual port RAM 11 1 S|MD...Mode register 25 (Fig. 2) 3 S|WA...Word counter 43 (Fig. 3) 3 S|BA...Byte counter 44 (Fig. 3) 4 S| MA...Page mask register 34 (third
) 5 S|P0...Page register 30 (Figure 3) 6 S|P1...Page register 31 (Figure 3) 7 S|BR...Border register 50r (Figure 4) 8 S|BG...Border register 50g (Figure) (Fig. 4) 9 S|BB...Border register 50b (Fig. 4) Next, the operation at the time of writing will be explained. Note that two addresses are assigned to the interface 7 (FIG. 1) as port addresses. below,
These addresses are used as port addresses PA0 and PA1
shall be. (i) Register individual write operation This operation is performed by registers 25, 43,...
This is an operation when writing data to any one of 50b. In this case, the CPU 2 first outputs the port address PA0 to the address bus, then outputs the register number to the data bus, and then outputs a write pulse (hereinafter referred to as the first process). When the port address PA0 is output, the interface 7 detects this and outputs "0" as the signal AO. Next, when the write pulse is output, the interface 7 outputs "1" as the read/write signal WR, and outputs the pulse signal CS at the same timing as the write pulse. When the pulse signal CS is output from the interface 7, this signal CS is sent to the register 60 (Fig. 2).
As a result, the register number on the data bus is read into the register 60 and supplied to the input terminal of the pointer counter 19. On the other hand, when the signal AO becomes "0" and the signal WR becomes "1", the AND gate 61 (FIG. 2) becomes open, and the pulse signal CS passes through the AND gate 61 and the synchronization register 17 to the pointer counter 19. is applied to the load terminal L of. As a result, the register number read into the register 60 is read into the pointer counter 19 and output to the write decoder 20. Next, the CPU 2 outputs the port address PA1 to the address bus, then outputs the write data to the data bus, and then outputs a write pulse (hereinafter referred to as the second process). The interface 7 receives the port address PA1 and outputs "1" as the signal AO, and also receives the write pulse and outputs "1" as the read/write signal WR and outputs the pulse signal CS. When the pulse signal CS is output, the data on the data bus is read into the register 60. Also, the signal
When AO and WR become “1”, AND gate 62
is in the open state, and the signal CS is the AND gate 62,
Write strobe via register 17
Output as WRST. This write strobe WRST causes the data in the register 60 to be read into the register 24, and this read data is supplied to the registers 25, 43, . . . . Also, when the write strobe WRST is output,
While this strobe WRST is being output, the write decoder 20 is enabled, and the strobe signal S|MW corresponding to the output of the pointer counter 19 is output from the write decoder 20. As a result, the data in the register 24 is read into the registers 25, 43, . . . to which the same strobe signal is applied. (ii) Register continuous write operation This operation is an operation when data is continuously written into a plurality of registers 25, 43, . . . . In this case, the CPU 2 first stores the first value in the mode register 25 (FIG. 2) by the process described in (i) above.
Write data that makes the bit “1”. As a result, the signal AUT output from the same register 25
-INC becomes "1", this "1" signal is supplied to the AND gate 63 (upper left in FIG. 2), and the AND gate 63 becomes open. Next, for example, each register 34, 30 with register numbers "4" to "9"...
When writing data to the register 50b, the CPU 2 writes the data into the register 34 with register number "4" by performing the process (i) above. When this writing is completed, the register number "4" is held in the pointer counter 19. Next, the CPU 2 performs the second process in the process (i) above, that is, outputs the port address PA1, outputs the data to be written to the register 30 with register number "5", and outputs a write pulse. As a result, "1" is output from the interface 7 as the signals AO and WR, and the pulse signal CS is output, and the above data is transferred to the register 60 by the pulse signal CS.
is loaded into. Then light strobe
WRST is output and this light strobe
The data in register 60 is read into register 24 by WRST. Also, the write strobe WRST is sent to the pointer counter 1 via the OR gate 64, the AND gate 63, and the register 17.
As a result, the pointer counter 19 is incremented, its count output becomes "5", and this count output "5" is supplied to the write decoder 20. As a result, the strobe signal S|P0 is output from the write decoder 20 at the timing of the write strobe WRST, and the data in the register 24 is transferred to the register 30 (FIG. 2) by this strobe signal S|P0.
loaded within. Similarly, when the CPU 2 sequentially outputs data to be written into the registers 31, 50r, 50g, and 50b by the second process, these data are sequentially written into each register. (iii) RAM individual write operation This operation is for writing data only into any one address of the RAM 11a.
In this case, the CPU 2 first writes "0" to the fifth bit of the mode register 25. As a result, the signal DIR-RD becomes "0". When the signal DIR-RD becomes “0”, the multiplexer 42 (Fig. 3)
The input terminal <0> data, that is, the output data WA7-0 of the word counter 43 is output from the multiplexer 42 as data RWA7-0, and is supplied to the dual port RAM 11. Next, the CPU 2 writes the lower 2 bits of the address at which data is to be written in the RAM 11a to the byte counter 44, and then writes the higher 8 bits to the word counter 43. As a result, the same address is set to address terminal AT of dual port RAM11.
1. Next, the CPU 2 writes "0" to the pointer counter 19 (the first process),
Next, write data is output (second process). This data is temporarily stored in the register 24 (Fig. 2).
Then, it is written into the corresponding address of the RAM 11a by the strobe signal S|MW. (iv) RAM continuous write operation When writing data continuously into the dual port RAM 11, the CPU 2 first sets the 0th, 1st, and 5th bits of the mode register 25 to “0”.
Write. This allows the signal FIX-A, AUT
-INC and DIR-RD become "0". Signal FIX−
When A becomes “0”, the inverter 66 (Fig. 3)
The output becomes "1", the byte counter 44 goes into an enabled state, and the OR gate 45 goes into a through state. As a result, two counters 4
4 and 43 are configured into one 10-bit up counter. Also, when the signal DIR-RD becomes "0", the input terminal of the multiplexer 42 (Fig. 3) <
0> data is output from the multiplexer 42. Next, CPU2 uses the start address lower 2
The bits are written to byte counter 44 and then the upper eight bits are written to word counter 43.
For example, the entire area of RAM11a (1024 bytes)
When writing data to (this case will be explained below), data "0" is written to each of the counters 44 and 43. Next, the CPU 2 writes "0" to the pointer counter 19, and then writes "0" to the RAM 11.
Outputs the data to be written to address 0 of a.
This data is once written into the register 24 (FIG. 1), and then written into address 0 of the RAM 11a by the strobe signal S|MW. Further, the strobe signal S|MW is supplied to each up terminal UP of the registers 44 and 43 via an OR gate 67 (FIG. 3). As a result, the counter 44,
43 is incremented. Below, CPU2 is RAM11
The data to be written to the first address, second address, etc. of a are sequentially outputted by the second process described above.
As a result, data is sequentially written into each address of the RAM 11a, and the above-mentioned 10-bit counter is sequentially incremented. (3-2) Operation when reading by CPU2 CPU2 has registers and dual ports.
Data in the RAM 11 can be read out at any time regardless of image display. At the time of reading, a strobe signal S|MR... is output from the read decoder 21 (FIG. 2). Furthermore, data numbers are assigned in advance to readable data. The relationship among this data number, strobe signal, and read data is as follows. 0 S|MR...Data 1 in dual port RAM 11 S|ST...Status data 2 S|RR...Data 3 in border register 52r (Figure 4) S|RG...Data in border register 52g (Figure 4) 4 S|RB...Data in the border register 52b (Fig. 4) Here, the status data means the signal DTMG
(Figure 2 bottom), PG-SEL (Figure 3 left),
This is data indicating each state of BLANK3 (lower part of Figure 4), and these signals are buffer 22 (Figure 2).
is applied to the input terminal of Next, the operation at the time of reading will be explained. (i) Data individual read operation This operation is for reading any one of the data numbers "1" to "4". In this case, the CPU 2 first writes the data number into the pointer counter 19 by the first process described above. Next, after outputting the port address PA1 to the address bus, a read pulse is output (hereinafter referred to as the third process). port address
When PA1 is output, the interface 7 outputs "1" as the signal AO, and when the read pulse is output, the interface 7 outputs the signal AO.
It outputs "0" as WR and also outputs a pulse signal CS at the same timing as the read pulse.
When the signal AO becomes "1" and the signal WR becomes "0", the AND gate 69 shown in FIG. 2 becomes open, and the pulse signal CS is outputted through the AND gate 69. This causes the buffer 27 to enter the through state. Further, the pulse signal that has passed through the AND gate 69 is outputted as a read strobe RDST via the synchronization DFF 18 and applied to the read decoder 21 . As a result, a strobe signal corresponding to the data number in the pointer counter 19 is output from the read decoder 21. For example, when the strobe signal S|ST is output, the buffer 22 becomes a through state, and the status data is passed through the buffers 22 and 21 to the CPU.
It is output to the second data bus. Further, for example, when the strobe signal S|RR is output, the buffer 53r in FIG. 4 becomes a through state, and the register 5
The data (R color data) in 2r is output to the data bus of the CPU 2 via the buffer 53r and the buffer 27. The data output to the data bus of the CPU 2 is read into the CPU 2 at a predetermined timing. (ii) Continuous data read operation In this operation, CPU2 reads data number “1”
This is an operation when a plurality of data out of "4" data are read out consecutively. This operation is almost the same as the register continuous write operation described above, so detailed explanation will be omitted. in this case,
The CPU 2 first writes "1" to the first bit of the mode register 25, then writes the first data number to the pointer counter 19, and thereafter repeats the third process described above. As a result, each piece of data is sequentially output to the data bus of the CPU 2. (iii) RAM data individual read operation When reading one of the data in the dual port RAM 11, the CPU 2 first writes “0” to the fifth bit of the mode register 25, and then reads the word counter 43. , writes the address of the RAM 11a into the byte counter 44 (FIG. 3). Next, the data number "0" is written into the pointer counter 19, and the third process is performed. With this third process, the read decoder 21
A strobe signal S|MR is output from (Fig. 2),
Dual port RAM1 via OR gate OR
1 lead terminal RT. This results in
The data within the address indicated by the outputs of the registers 43 and 44 is read out and output from the output terminal Q1, and this output data is sent to the CPU via the buffer 27.
2 data bus. (iv) RAM data continuous read operation In this case, the CPU 2 first writes “0” to the 0th, 1st, and 5th bits of the mode register 25, as in the case of the “RAM continuous write operation” described above. Next, the lower two bits of the start address are written into the byte counter 44, and the upper eight bits are written into the word counter 43. Next, write the data number "0" to the pointer counter 19, and from then on,
The third process is repeated. By repeating this third process, the strobe signal S|MR is repeatedly output, and a 10-bit counter consisting of registers 43 and 44 is successively incremented by this strobe signal S|MR. As a result, the data in the dual port RAM 11 is sequentially read out in byte units and output to the data bus of the CPU 2 via the buffer 27. (v) RAM data selection read operation This operation is performed by selecting the R in the RAM 11a shown in FIG.
Color data only or G color data only,
Alternatively, this operation is performed when only B color data or only attribute bits are read out continuously. In this case, the CPU 2 first sets the 0th, 1st, and 5th bits of the mode register 25 to "1" and
Write “1” and “0”. This allows the signal FIX
-BA, AUT-INC become "1" and signal DIR-RD becomes "0". When the signal FIX-BA becomes “1”,
The output of the inverter 66 (FIG. 3) becomes a "0" signal, and this "0" signal is supplied to the enable terminal EN of the byte counter 44. As a result, even if a pulse signal is thereafter supplied to the up terminal of the byte counter 44, the up-counting of the byte counter 44 is not performed, and the output of the byte counter 44 is maintained at a constant value. Also, when the signal FIX-BA becomes a “0” signal, the OR gate 45 (Fig. 3)
The output becomes a "1" signal, and this "1" signal is output to the enable terminal EN of the word counter 43. Thereby, the word counter 43 independently operates as an 8-bit counter and counts up the pulse signal supplied to its up terminal UP. Further, when the signal AUT-INC becomes "1", the AND gate 63 (FIG. 2) becomes open, and when the signal DIR-RD becomes "0", the output of the word counter 43 is
Figure) is output. Next, the CPU 2 writes a numerical value corresponding to the type of data to be read into the byte counter 44. In other words, when reading R color data, set "0", and when reading G color data, set "1".
, "2" to read B color data,
When reading the attribute bits, write "3" to each (see FIG. 5). Next, the CPU 2 writes the start address into the word counter 43 and then writes "0" into the pointer counter 19. Thereafter, the third process described above is repeated. By repeating this third process, the word counter 43 is sequentially incremented, and the output of the byte counter 44 (address data BA1-0)
Only the data determined by is sequentially read from the RAM 11a. (vi) Reading operation of attribute bits, etc. corresponding to the color code in VRAM 5 In this color display device, the CPU 2
The attribute bit or color data in the dual port RAM 11 corresponding to the color code in the VRAM 5 can be checked in an extremely short time. That is, when the CPU 2 checks the attribute bit corresponding to the color code in the VRAM 5, for example, it first sets the signal DIR-RD to "1" as an initial set process, and then sets "3" to the byte counter 44. Set. next,
Display information check command to VDP4 and VRAM5
Outputs the address of. This allows VRAM5
The color code is read out from the terminal T, the read color code is stored in the latch La (Fig. 1), and the color code in the latch La is transferred to the terminal T.
7, register 41 (Figure 3), multiplexer 4
2 to the address terminal AT1-1 of the dual port RAM 11. At this time, at the same time
Strobe signal STB is output from VDP4, terminal T18 of display controller 1, OR gate OR
(FIG. 4) and is supplied to the read terminal RT of the dual port RAM 11. As a result, the attribute bit corresponding to the color code in the latch La is output from the output terminal Q1 of the dual port RAM 11 and supplied to the buffer 9 (FIG. 1) via the terminal T11. At this time, the buffer 9 is in a through state due to the strobe signal STB, so the attribute bit output from the terminal T11 is supplied to the bus line 6 via the buffer 9, and is sent to the CPU 2. Load. Note that it is of course possible to check the R, G, and B color data using the same procedure as above. Next, the effects of the above read operation will be explained. First, if the read operation described above cannot be performed, the following process is performed. First, CPU2
Initial set processing, that is, setting the signal DIR-RD to “0”
(setting the mode register 25), and then writing a numerical value corresponding to the type of data to be read into the byte counter 44 (FIG. 3). For example, if you want to check the attribute bit, write "3". Next, set the address of VRAM5 to
The color code is output to the VDP4, and the color code read from the VRAM5 is thereby taken into the unit. next
The CPU 2 writes the color code imported into the word counter 43 (FIG. 3), and then sequentially performs the first and third processes described above to read the attribute bits output from the dual port RAM 11. Load. In this way, if the above-mentioned read operation cannot be performed, the number of processing steps of the CPU 2 increases considerably. On the other hand, according to the read operation described above,
CPU2 commands display information check and VRAM5
You can check attribute bits, etc. by simply outputting the address of the address. That is, checking of attribute bits, etc. can be performed at the same speed as if the attribute bits, etc. were stored in the VRAM 5. (3-3) Basic display operation The most basic operation of the display controller 1 is as follows.
Dot data output from VDP4 (Figure 1)
Convert DD7-0 to R, G, B color data,
Next, these color data are converted into analog color signals RS, GS, BS and output to the CRT display device 8. The operation in this case will be explained below. In this case, CPU2 first registers mode register 2.
Write “1” to the second bit of 5. As a result, the signal DISP-ENB becomes a "1" signal, and the AND gate 71 (FIG. 2) becomes open. Next, 4-bit data "0" is written into the page mask register 34 (FIG. 3). As a result, a "0" signal is supplied to each control terminal C of the multiplexers 36-39, and the output of the synchronization register 33 is outputted through the multiplexers 36-39. That is, in this case, the dot data DD7-0 is transferred to the dot data DD7-0 via the synchronization registers 33 and 35.
The signal is applied to the address terminal AT2 of the dual port RAM 11 as DDa7-0. Next, F, G, and B color data are written in the dual port RAM 11, and "0...0" (8 bits) is written as each attribute bit.
Next, border registers 50r, 50g, 50b
(Fig. 4), write attributes specifying the color of each border area. Next, CPU2 is VDP4
The dot data (color code) is written into the VRAM 5 via the VRAM 5, and a start command is output to the VDP 4. VDP4 receives this start command, reads the dot data from VRAM5, and converts the read dot data into dot data.
Terminal T of display controller 1 as DD7-0
Sequential output to 2. Also, this dot data DD
In parallel with the output of 7-0, the synchronization signal SYN・I,
Blanking signal BLANK, disk play timing signal DTMG, and dot clock DCLK are sent to terminals T3, T4, and T of display controller 1, respectively.
5, output to T17. The dot data DD7-0 supplied to the terminal T2 of the display controller 1 is sent to the registers 33 and 35.
(Fig. 3) and multiplexers 36 to 39 (upper 4 bits), the dot data DDa7-
It is applied as 0 to the address terminal AT2 of the dual port RAM 11. As a result, from the output terminals Q2 to Q4 of the dual port RAM 11,
R, G, B corresponding to dot data DDa7-0
Color data RD7-0, GD7-0, BD7-0
and attribute data AD7, AD6 (both "0") are output. And color data
RD7-0 is register 4 for one timing delay.
It is applied to one input terminal of the adder circuit 49r via the adder circuit 7r. At this time, the attribute signal AS "0" is applied to the control terminal C of the multiplexer 48r.
Data "0" of its input terminal <0> is output from r. As a result, the output of the adder circuit 49r becomes the same color data as the output of the register 47r, and this color data is transferred to the multiplexer 51.
It is supplied to the input terminal <1> of r. This multiplexer 51r outputs the color data for image display output from the adder circuit 49r during the image display period, and outputs the color data for the border color in the border register 50r during other periods. be. That is,
The display timing signal DTMG (signal indicating the image display period) output from VDP4 is DFF
72 (lower part of Figure 2)
It is synchronized with DCLK, delayed by one timing by DFF 73, and supplied to control terminal C of multiplexer 51r via AND gate 71.
As a result, during the image display period, the addition circuit 4
During the other periods, the color data in the register 50r is outputted from the multiplexer 51r and supplied to the register 52r. The register 52r converts the color data output from the multiplexer 51r into 1
The timing is delayed and the signal is supplied to the gate circuit 54r. The gate circuit 54r is a circuit whose opening/closing is controlled by the signal BLANK3. Here, the signal
BLANK3 is VDP as shown in the lower part of Figure 4.
This signal is obtained by synchronizing the blanking signal BLANK (signal indicating the screen display period) outputted from 4 with the dot clock DCLK by the synchronization register 75 and delaying it by 2 timings by the delay registers 46 and 76. Then, the gate circuit 54r
is open during the screen display period, and register 5
The error data within 2r is output to the DAC55r.
In terms of timing, the dot data DD7-0 is synchronized by the registers 33 and 35 in FIG. 3, is delayed by two timings by the registers 47r and 52r in FIG. 4, and is sent to the gate circuit 54r. applied. Therefore, dot data DD7-
0 is converted into color data and sent to the gate circuit 54r.
The timing and blanking signal applied to
This is the same timing at which BLANK is output as signal BLNK3. The color data that has passed through the gate circuit 54r is converted into an analog color signal by the DAC 55r, and output to the CRT display device 8 as a color signal RS via the amplifier 56r. The above is how color data RD7-0 is a color signal.
This is the process of being converted to RS. Color data GD7
-0 and BD7-0 are also converted into color signals GS and BS through the same process. On the other hand, the synchronization signal SYN・
I is synchronized by register 75 (lower part of FIG. 4), delayed by two timings by registers 46 and 76, and outputted as a synchronizing signal via amplifier 78.
It is output to the CRT display device 8 as SYN・O.
Then, the CRT display device 8
Image display is performed in . (3-4) Blink display operation This operation is for blinking the displayed image based on the basic display operation described above. In this case, the CPU 2 writes the first and second data (4 bits each) to the page registers 30 and 31 (FIG. 3), and then writes "1" to the fourth bit of the mode register 25. Next, data “1, 1,
1, 1” is written. The fourth
When “1” is written to the bit, the signal PG-
ENB becomes a "1" signal, and this "1" signal is supplied to the first input terminal of the ungate 75 (left side in FIG. 3). The signal PG-SEL output from VDP4 (a signal that is "1" for 0.5 seconds and "0" for 0.5 seconds) is input to the second input terminal of this AND gate 75.
76. Therefore, the signal
When PG-ENB becomes a “1” signal, a signal of “1” for 0.5 seconds and “0” for 0.5 seconds is output from the AND gate 75 to the control terminal C of the multiplexer 32. As a result, the multiplexer 32 outputs a signal in the page register 30. The first data in the page register 31 and the second data in the page register 31 are output alternately every 0.5 seconds.
Then, the output data is sent to the multiplexer 36
~39 input terminal <1>. Next, when "1, 1, 1, 1" is written in the page mask register 34, a "1" signal is supplied to each control terminal C of the multiplexers 36 to 39.
Instead of the upper 4 bits of dot data DD7-0, the first and second bits in page registers 30 and 31
These data are alternately outputted from the multiplexers 36 to 39 and outputted to the address terminal AT2 of the dual port RAM 11 as dot data DDa7-0 together with the lower 4 bits of the dot data DD7-0. In other words, dot data DD7-0 is
It will change every 0.5 seconds, so
The displayed image blinks. Note that if, for example, "1, 1, 0, 0" is written in the page mask register 34, only the upper 2 bits of the dot data DDa7-0 can be changed to the data in the page registers 30 and 31, and For example, if "1, 0, 0, 0" is written in the page mask register 34, only the most significant bit of dot data DDa7-0 can be changed. (3-5) Color data modification operation This display Controller 1 is dual port
By writing “1” to the 7th bit of the attribute bit of RAM11, the VRAM
Color data RD7 without rewriting 4.
-0, GD7-0, and BD7-0 can be changed. The operation in this case will be explained below. For example, suppose that "1" is written to the seventh bit of the attribute bit corresponding to a certain color code K1. In this case, dot data DDa
7-0, when the color code K1 is applied to the address terminal AT2 of the dual port RAM 11, the color data RD7-0, GD7 corresponding to the color code K1 is sent from the dual port RAM 11.
-0 and BD7-0 are respectively output, and "1" is output as attribute data AD7. Then, by the next dot clock DCLK, these color data are transferred to registers 47r and 47r.
At the same time, the attribute data AG7 "1" is read into the register 46, and thereby the attribute signal AS becomes a "1" signal. When the attribute signal AS becomes a "1" signal and this "1" signal is applied to the control terminal C of the multiplexer 48r, the color data in the register 52r is transferred to the multiplexer 48.
The color data is supplied to the adder circuit 49r via r, and the adder circuit 49r outputs new color data obtained by adding the color data in the register 47r and the color data in the register 52r.
Here, the color data in register 52r is data that determines the color of a dot to be displayed one dot clock DCLK before the color data in register 47r. Therefore, adding the color data in register 52r to the color data in register 47r means adding the color data of a dot displayed one dot clock DCLK ago to the color data in register 47r. means. The above is the modification operation for color data RD7-0. Color data GD7-0, BD7-
Also for 0, the attribute signal AS is “1”
A similar modification is made in the case of "Effects of the Invention" As explained above, according to the present invention, there is provided a video memory in which a color code is stored corresponding to a display dot, and a color code is read out in accordance with an address supplied from a central processing unit; a lookup table in which display information is stored correspondingly, converts the color code read from the video memory into display information and outputs it from a first output terminal; and the display information outputted from the lookup table. color signal forming means for forming an analog color signal based on;
In a display control device that displays on a color display device under the control of a central processing unit, the lookup table is read out from the video memory when the color code is supplied to a first address terminal. Display information corresponding to the color code is output from the first output terminal, address data is supplied to the second address terminal, and at the same time, when a read signal is supplied, the display within the address corresponding to the address data is output. A dual port memory outputs information from a second output terminal and supplies the information to the central processing unit; A CPU is provided with means for reading a color code from a video memory, supplying the color code to a second address terminal of the dual port memory as address data, and supplying the read signal to the dual port memory. This has the advantage that display information in the LUT corresponding to the color code in memory can be checked in a short time.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例による表示コント
ローラ１を用いたカラーデイデイスクプレイ装置
の構成を示すブロツク図、第２図〜第４図は各々
表示コントローラ１の詳細を示す回路図であり、
第２図は制御部の構成を示す図、第３図はRAM
アドレス形成部の構成を示す図、第４図はデユア
ルポートRAM１１およびカラーデータ修飾回路
１２ｒ，１２ｇ，１２ｂの構成を示す図、第５図
はデユアルポートRAM１１内に設けられている
RAM１１ａの構成を示す図、第６図イ，ロは共
にデユアルポートRAM１１の具体的構成例を示
す回路図である。 １…表示コントローラ、１１…デユアルポート
RAM、１２ｒ，１２ｇ，１２ｂ…カラーデータ
修飾回路。 FIG. 1 is a block diagram showing the configuration of a color display controller using a display controller 1 according to an embodiment of the present invention, and FIGS. 2 to 4 are circuit diagrams showing details of the display controller 1.
Figure 2 shows the configuration of the control section, Figure 3 shows the RAM
FIG. 4 is a diagram showing the configuration of the address forming section, FIG. 4 is a diagram showing the configuration of the dual port RAM 11 and color data modification circuits 12r, 12g, 12b, and FIG. 5 is a diagram showing the configuration of the dual port RAM 11.
A diagram showing the configuration of the RAM 11a, and FIGS. 6A and 6B are both circuit diagrams showing a specific example of the configuration of the dual port RAM 11. 1...Display controller, 11...Dual port
RAM, 12r, 12g, 12b...color data modification circuit.

Claims (1)

【特許請求の範囲】 １ 表示ドツト対応でカラーコードが記憶され、
中央処理装置から供給されるアドレスに応じたカ
ラーコードが読み出されるビデオメモリと、 カラーコードに対応して表示情報が記憶され、
前記ビデオメモリから読み出されたカラーコード
を表示情報に変換して第１の出力端子から出力す
るルツクアツプテーブルと、 このルツクアツプテーブルから出力される前記
表示情報に基づいてアナログカラー信号を形成す
るカラー信号形成手段と、 を具備し、中央処理装置の制御の下にカラー表示
装置に表示を行う表示制御装置において、 前記ルツクアツプテーブルを、前記ビデオメモ
リから読み出された前記カラーコードが第１のア
ドレス端子へ供給されたとき、同カラーコードに
対応する表示情報を前記第１の出力端子から出力
し、第２のアドレス端子ヘアドレスデータが供給
され、同時に、読み出し信号が供給されたとき、
該アドレスデータに対応する番地内の表示情報を
第２の出力端子から出力して前記中央処理装置へ
供給するデユアルポートメモリによつて構成し、 かつ、前記中央処理装置から出力される表示チ
エツク指令および前記ビデオメモリのアドレスに
応じて前記ビデオメモリからカラーコードを読み
出し、このカラーコードを前記デユアルポートメ
モリの第２のアドレス端子へ前記アドレスデータ
として供給するとともに、前記読み出し信号を前
記デユアルポートメモリへ供給する手段を設けた ことを特徴とする表示制御装置。[Claims] 1. Color codes are stored in correspondence with display dots,
A video memory that reads color codes according to addresses supplied from the central processing unit, and a video memory that stores display information corresponding to the color codes.
a lookup table that converts the color code read from the video memory into display information and outputs it from a first output terminal; and an analog color signal is formed based on the display information outputted from the lookup table. A display control device for displaying on a color display device under the control of a central processing unit, comprising: a color signal forming unit; When the color code is supplied to the address terminal, display information corresponding to the same color code is output from the first output terminal, address data is supplied to the second address terminal, and at the same time, when a read signal is supplied,
A dual port memory that outputs display information in an address corresponding to the address data from a second output terminal and supplies it to the central processing unit, and a display check command output from the central processing unit. and reads a color code from the video memory according to the address of the video memory, supplies this color code to the second address terminal of the dual port memory as the address data, and sends the read signal to the dual port memory. A display control device characterized by being provided with supply means.