JPH04287149A - Serial data communication system - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は，マスター装置から複数
のスレーブ装置にシリアルデータを送出するシリアルデ
ータ通信方式に関するものであり，特に，３本のケーブ
ルを用いて，マスター装置からデータを送信するスレー
ブ装置を指定して複数のスレーブ装置に対して同時にシ
リアルデータを送出し，指定されたスレーブ装置が受信
シリアルデータを取り込むようにしたシリアルデータ通
信方式に関する。[Industrial Field of Application] The present invention relates to a serial data communication method for transmitting serial data from a master device to multiple slave devices, and in particular to a method for transmitting data from a master device using three cables. The present invention relates to a serial data communication method in which a slave device is designated and serial data is simultaneously sent to a plurality of slave devices, and the designated slave device captures the received serial data.
【０００２】0002
【従来の技術】少ないケーブル本数でデータを伝送（通
信）する方法としてシリアルデータ通信方式がある。そ
のようなシリアルデータ通信方式の従来の構成例を図４
に示す。このシリアルデータ通信方式は，マイクロコン
ピュータの演算制御装置（ＣＰＵ）２１と第１の集積回
路（ＩＣ）２２および第２のＩＣ２３が，それぞれ２本
からなる複数のケーブル２４を介して接続されている。
このシリアルデータ伝送方式は，ＣＰＵ２１から第１の
ＩＣ２２または第２のＩＣ２３に一方向にシリアルデー
タを送出する通信方式である。そのデータ伝送のタイミ
ング図を図５に示す。ＣＰＵ２１から第１のＩＣ２２に
シリアルデータを伝送する場合，ＣＰＵ２１はシリアル
データ出力端子ＳＤＯおよびクロック端子ＣＬＫからシ
リアルデータＤＡＴＡとともにクロックＣＬＫを出力す
る。第１のＩＣ２２および第２のＩＣ２３のそれぞれの
シリアルデータ入力端子ＳＤＩおよびクロック端子ＣＬ
ＫにはＣＰＵ２１からのシリアルデータＤＡＴＡおよび
クロックＣＬＫが入力され，第１のＩＣ２２および第２
のＩＣ２３はそれぞれ，シリアルデータＤＡＴＡを入力
する。しかしながら，シリアルデータＤＡＴＡを一時的
に入力するのみで，正式にはその内部に取り込まず，外
部に出力しない。シリアルデータＤＡＴＡの送出が終了
すると，ＣＰＵ２１は第１のＩＣ２２に対するロード信
号ＬＯＡＤを端子ＬＤ１から出力する。第１のＩＣ２２
はロード信号ＬＯＡＤをそのロード端子ＬＯＡＤで受信
すると，上記入力したシリアルデータＤＡＴＡを正式に
取り込んで，外部に出力する。一方，ロード信号ＬＯＡ
Ｄが入力されない第２のＩＣ２３は入力したシリアルデ
ータＤＡＴＡをそ内部に正式に取り込まない。2. Description of the Related Art A serial data communication method is known as a method for transmitting (communication) data using a small number of cables. Figure 4 shows an example of the conventional configuration of such a serial data communication system.
Shown below. In this serial data communication method, a microcomputer's arithmetic and control unit (CPU) 21, a first integrated circuit (IC) 22, and a second IC 23 are connected via a plurality of cables 24 each consisting of two cables. . This serial data transmission method is a communication method in which serial data is sent in one direction from the CPU 21 to the first IC 22 or the second IC 23. A timing diagram of the data transmission is shown in FIG. When transmitting serial data from the CPU 21 to the first IC 22, the CPU 21 outputs the clock CLK along with the serial data DATA from the serial data output terminal SDO and the clock terminal CLK. The serial data input terminal SDI and clock terminal CL of the first IC 22 and the second IC 23, respectively.
Serial data DATA and clock CLK from the CPU 21 are input to K, and the first IC 22 and the second
Each of the ICs 23 receives serial data DATA. However, the serial data DATA is only temporarily inputted, and is not formally taken into the device and not outputted to the outside. When the sending of the serial data DATA is completed, the CPU 21 outputs a load signal LOAD to the first IC 22 from the terminal LD1. First IC22
When receiving the load signal LOAD at its load terminal LOAD, it formally takes in the input serial data DATA and outputs it to the outside. On the other hand, load signal LOA
The second IC 23 to which D is not input does not formally capture the input serial data DATA therein.
【０００３】図６に従来の他のシリアルデータ通信方式
の構成を示す。このシリアルデータ通信方式は，ＣＰＵ
２５と第１のＩＣ２２，第２のＩＣ２３とが３本のケー
ブルで接続されている。ここで，第１のＩＣ２２のシリ
アルデータ出力端子ＳＤＯと次段の第２のＩＣ２３のシ
リアルデータ入力端子ＳＤＩとが接続されている。第２
のＩＣ２３以降のＩＣ（図示せず）についても同様であ
る。図７に図６のＣＰＵ２５から第１のＩＣ２２，第２
のＩＣ２３および第３のＩＣ（図示せず）にシリアルデ
ータＤＡＴＡを伝送するタイミング図を示す。ＣＰＵ２
５は場合，３個のＩＣに対するシリアルデータＤＡＴＡ
３〜データＤＡＴＡ１をクロックＣＬＫとともに出力す
る。これらのシリアルデータＤＡＴＡ３〜データＤＡＴ
Ａ１は順次，第１のＩＣ２２，第２のＩＣ２３を介して
入力され，第３のＩＣに出力していく。３個のシリアル
データＤＡＴＡ３〜データＤＡＴＡ１を送出すると，Ｃ
ＰＵ２５はパルス状のロード信号ＬＯＡＤを出力する。
このロード信号ＬＯＡＤは第１のＩＣ２２〜第３のＩＣ
に同時に入力され，それぞれのＩＣはロード信号ＬＯＡ
Ｄが入力された時点において自己のＩＣに一時的に入力
されているシリアルデータＤＡＴＡをその内部に正式に
取り込んで，外部に出力する。FIG. 6 shows the configuration of another conventional serial data communication system. This serial data communication method is
25, the first IC 22, and the second IC 23 are connected by three cables. Here, the serial data output terminal SDO of the first IC 22 and the serial data input terminal SDI of the second IC 23 at the next stage are connected. Second
The same applies to ICs (not shown) subsequent to IC23. In FIG. 7, from the CPU 25 in FIG.
A timing diagram for transmitting serial data DATA to the IC 23 and a third IC (not shown) is shown. CPU2
5, serial data DATA for 3 ICs
3-Output data DATA1 together with clock CLK. These serial data DATA3 to data DAT
A1 is sequentially input via the first IC 22 and the second IC 23, and output to the third IC. When three serial data DATA3 to data DATA1 are sent, C
The PU 25 outputs a pulse-like load signal LOAD. This load signal LOAD is applied to the first IC 22 to the third IC
are simultaneously input to the load signal LOA, and each IC receives the load signal LOA.
At the time when D is input, the serial data DATA that is temporarily input to its own IC is formally taken into the IC and output to the outside.
【０００４】0004
【発明が解決しようとする課題】図４に示したシリアル
データ通信方式においては，ＣＰＵ２１に接続されるＩ
Ｃの数だけロード信号ＬＯＡＤを出力するケーブルが必
要となる他，ＣＰＵ２１にもそのケーブル本数だけの端
子を設けなければならないという問題がある。シリアル
データ通信方式を構成するＩＣの数はシステムによって
異なるから，広い用途に使用する場合を考慮すると，Ｃ
ＰＵ２１の端子数を相当設けなければならず，ピンが無
駄になるという問題がある。また，そのＣＰＵに設けた
ピン数以上のＩＣとは接続できないという問題がある。
一方，図７に示したシリアルデータ通信方式においては
，常に，全ＩＣの個数だけのシリアルデータＤＡＴＡを
送出しなければならず，伝送速度が低下するという問題
がある。したがって，本発明は，スレーブ装置の数に依
存せずにマスター装置を構成することができ，マスター
装置と複数のスレーブ装置との間の接続ケーブルの本数
を少なくすることができ，さらに，伝送速度を低下させ
ないシリアルデータ通信方式を提供することを目的とす
る。[Problem to be Solved by the Invention] In the serial data communication system shown in FIG.
There is a problem in that not only the number of cables for outputting the load signal LOAD as many as C are required, but also the CPU 21 must be provided with terminals corresponding to the number of cables. The number of ICs that make up the serial data communication method varies depending on the system, so considering the case where it is used for a wide range of applications,
There is a problem in that a considerable number of terminals of the PU 21 must be provided, and pins are wasted. Another problem is that it is not possible to connect to an IC with more pins than the number of pins provided on the CPU. On the other hand, in the serial data communication system shown in FIG. 7, there is a problem that serial data DATA equal to the number of all ICs must be sent at all times, resulting in a reduction in transmission speed. Therefore, according to the present invention, a master device can be configured without depending on the number of slave devices, the number of connection cables between the master device and a plurality of slave devices can be reduced, and furthermore, the transmission speed can be reduced. The purpose of the present invention is to provide a serial data communication method that does not degrade performance.
【０００５】[0005]
【課題を解決するための手段】上記問題を解決するため
，本発明のシリアルデータ通信方式は，クロックととも
にスレーブ装置の識別コードを含むシリアルデータを送
出しシリアルデータの送出終了時にロード信号を出力す
るマスター装置と，このマスター装置からの上記シリア
ルデータを上記クロックに応答して同時的に入力し，ロ
ード信号の受信に応答して入力したシリアルデータを取
り込むように接続された複数のスレーブ装置と，複数の
スレーブ装置の任意の１つから上記シリアルデータに含
まれるスレーブ装置の識別コードを入力し，マスター装
置からのロード信号に応答して対応するスレーブ装置の
ロードパルス入力端子を付勢するデコード手段を有する
。[Means for Solving the Problems] In order to solve the above problem, the serial data communication method of the present invention transmits serial data including the identification code of the slave device together with a clock, and outputs a load signal when the transmission of the serial data is completed. a master device; a plurality of slave devices connected to simultaneously input the serial data from the master device in response to the clock and to capture the input serial data in response to reception of a load signal; decoding means for inputting the slave device identification code included in the serial data from any one of the plurality of slave devices and energizing the load pulse input terminal of the corresponding slave device in response to the load signal from the master device; has.
【０００６】[0006]
【作用】マスター装置に対して複数のスレーブ装置とは
並列的に，クロックおよびシリアルデータをそれぞれ伝
送する２本のケーブルで接続されている。３本目のケー
ブルはマスター装置からロード信号をで伝送するのに使
用される。マスター装置からは，クロックとともにシリ
アルデータが出力されると，複数のスレーブ装置に，ク
ロックに応答して同時にシリアルデータを一時的に入力
する。しかし，その内部に正式には取り込まず，外部に
は出力しない。シリアルデータにはマスター装置から実
質的なデータを伝送する相手先のスレーブ装置のコード
が含まれている。デコード手段は任意のスレーブ装置か
らスレーブ装置識別コードを入力してデコードする。こ
のデコードした信号は，マスター装置からデコード手段
に第３番目のケーブルを介してロード信号が印加された
とき，対応するスレーブ装置のロード信号入力端子に出
力する。このロード信号を受信したスレーブ装置は上記
一時的に入力状態にあるシリアルデータを正式にその内
部に取り込んで，外部に出力する。[Operation] A master device is connected to a plurality of slave devices in parallel by two cables that transmit clocks and serial data, respectively. The third cable is used to transmit the load signal from the master device. When the master device outputs serial data together with a clock, the serial data is temporarily input to a plurality of slave devices at the same time in response to the clock. However, it is not formally incorporated into it, nor is it output to the outside. The serial data includes the code of the slave device to which the master device transmits substantial data. The decoding means inputs a slave device identification code from an arbitrary slave device and decodes it. This decoded signal is output to the load signal input terminal of the corresponding slave device when a load signal is applied from the master device to the decoding means via the third cable. Upon receiving this load signal, the slave device formally takes in the serial data that is temporarily in the input state and outputs it to the outside.
【０００７】[0007]
【実施例】図１に本発明のシリアルデータ通信方式の第
１実施例の回路構成図を示す。このシリアルデータ通信
方式は，マスター装置としてのマイクロコンピュータの
演算制御装置（ＣＰＵ）１と複数のスレーブ装置として
の第１の集積回路（ＩＣ）３〜第３のＩＣ５を有し，Ｃ
ＰＵ１と第１のＩＣ３〜第３のＩＣ５との間は２本のケ
ーブル２Ａ，２Ｂで接続されている。このシリアルデー
タ通信方式においてもＣＰＵ１から第１のＩＣ３〜第３
のＩＣ５に一方向にシリアルデータが伝送される。図１
のシリアルデータ通信方式はさらにシフトレジスタ７お
よびデコーダ８からなるデコード手段を有している。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a circuit diagram of a first embodiment of the serial data communication system of the present invention. This serial data communication system has a microcomputer arithmetic and control unit (CPU) 1 as a master device, and first integrated circuits (IC) 3 to third ICs 5 as multiple slave devices.
Two cables 2A and 2B connect the PU1 and the first IC3 to the third IC5. In this serial data communication method as well, from the CPU1 to the first IC3 to the third
Serial data is transmitted to the IC5 in one direction. Figure 1
The serial data communication system further includes decoding means consisting of a shift register 7 and a decoder 8.
【０００８】なお，このシリアルデータ通信方式は，た
とえば，複数のＴＶ受像機を自動的に試験検査するため
，マスター装置としてのＣＰＵ１から調整信号をシリア
ルデータとして出力し，試験検査されるそれぞれの受像
機に接続されそのインターフェースとして機能するスレ
ーブ装置としての第１のＩＣ３〜第３のＩＣ５からなる
試験検査システムに適用される。[0008] In this serial data communication method, for example, in order to automatically test and inspect a plurality of TV receivers, the CPU 1 as a master device outputs an adjustment signal as serial data, and transmits the adjustment signal to each receiver to be tested and inspected. The present invention is applied to a test/inspection system consisting of a first IC 3 to a third IC 5 as slave devices connected to a machine and functioning as an interface thereof.
【０００９】ケーブル２ＡはＣＰＵ１のクロック端子Ｃ
ＬＫから出力されるクロックＣＬＫを伝送し，ケーブル
２ＢはＣＰＵ１のシリアルデータ出力端子ＳＤＯから出
力されるシリアルデータを伝送する。第３番目のケーブ
ル２ＣはＣＰＵ１のロード端子ＬＯＡＤからデコーダ８
にに出力されるロード信号ＬＯＡＤを伝送する。クロッ
クＣＬＫおよびシリアルデータは，第１のＩＣ３〜第３
のＩＣ５のクロック端子ＣＬＫおよびシリアルデータ入
力端子ＳＤＩに入力される。Cable 2A is connected to clock terminal C of CPU1.
Clock CLK outputted from LK is transmitted, and cable 2B transmits serial data outputted from serial data output terminal SDO of CPU1. The third cable 2C is from the load terminal LOAD of CPU1 to the decoder 8.
The load signal LOAD output to the terminal is transmitted. The clock CLK and serial data are sent from the first IC3 to the third IC3.
is input to the clock terminal CLK and serial data input terminal SDI of IC5.
【００１０】図２にＣＰＵ１から出力される信号のタイ
ミング図を示す。ＣＰＵ１のシリアルデータ出力端子Ｓ
ＤＯから出力されるシリアルデータは，その先頭にデー
タＤＡＴＡを伝送すべきＩＣの識別コードを示すＩＣ番
号ＩＣＮＯが付加されている。ＣＰＵ１から出力される
クロックＣＬＫはＩＣ番号ＩＣＮＯと本来のデータＤＡ
ＴＡとをシリアル伝送するに必要なパルス数だけ出力さ
れる。ＣＰＵ１から出力されるロード信号ＬＯＡＤはシ
リアルデータＤＡＴＡの送出終了時点においてパルス信
号として出力される。FIG. 2 shows a timing chart of signals output from the CPU 1. Serial data output terminal S of CPU1
The serial data output from the DO has an IC number ICNO added to the beginning thereof indicating the identification code of the IC to which the data DATA is to be transmitted. The clock CLK output from CPU1 is the IC number ICNO and original data DA.
Only the number of pulses necessary for serial transmission with TA is output. The load signal LOAD output from the CPU 1 is output as a pulse signal at the end of sending the serial data DATA.
【００１１】図２に示すＩＣ番号ＩＣＮＯおよびデータ
ＤＡＴＡからなるシリアルデータは第１のＩＣ３〜第３
のＩＣ５に同時に入力される。しかしながら，正式には
ＩＣ３ＩＣ５の内部には取り込まれず，一時的に保持さ
れて，外部には出力されない。デコード手段を構成する
シフトレジスタ７は，クロックＣＬＫに応答し，第１の
ＩＣ３に入力されたシリアルデータのうち，ＩＣ番号Ｉ
ＣＮＯ（信号Ｓ３）を入力する。シフトレジスタ７への
ＩＣ番号ＩＣＮＯの入力はどのＩＣから入力してもよい
。シフトレジスタ７に入力されたＩＣ番号ＩＣＮＯはデ
コーダ８において解読され，ＩＣ番号ＩＣＮＯに対応す
る１つのＩＣが特定される。ＣＰＵ１からロード信号Ｌ
ＯＡＤがデコーダ８の端子Ｇに印加されると，デコーダ
８は解読したＩＣに対応する出力端子から対応するＩＣ
，たとえば，第２のＩＣ４のロード端子ＬＯＡＤに，デ
コード出力Ｓ８２を出力する。デコーダ８からロード信
号ＬＯＡＤを入力した第２のＩＣ４は上記仮に入力して
いるシリアルデータをその内部に正式に取り込んで，外
部に出力する。なお，第２のＩＣ４は，ＩＣ番号ＩＣＮ
Ｏを取り込んで外部に出力する必要はない。正式にシリ
アルデータを内部に取り込んで，外部に出力できるＩＣ
は１つだけであり，この場合，他のＩＣはこの正式なシ
リアルデータの取り込み動作および外部出力動作を行わ
ない。これにより，ＣＰＵ１から指定した第２のＩＣ４
にのみシリアルデータが正式に取り込まれたことになる
。この取り込まれたシリアルデータによって，第２のＩ
Ｃ４に接続されたＴＶ受像機が検査される。Serial data consisting of IC number ICNO and data DATA shown in FIG.
are simultaneously input to IC5. However, it is not formally taken into the IC3IC5, but is held temporarily and is not output to the outside. The shift register 7 constituting the decoding means responds to the clock CLK and selects the IC number I of the serial data input to the first IC 3.
Input CNO (signal S3). The IC number ICNO may be input to the shift register 7 from any IC. The IC number ICNO input to the shift register 7 is decoded by the decoder 8, and one IC corresponding to the IC number ICNO is specified. Load signal L from CPU1
When OAD is applied to the terminal G of the decoder 8, the decoder 8 outputs the corresponding IC from the output terminal corresponding to the decoded IC.
, for example, outputs the decode output S82 to the load terminal LOAD of the second IC4. The second IC 4 which receives the load signal LOAD from the decoder 8 formally takes in the provisionally input serial data and outputs it to the outside. Note that the second IC4 has the IC number ICN
There is no need to take in O and output it to the outside. An IC that can formally capture serial data internally and output it externally.
There is only one IC, and in this case, other ICs do not perform this formal serial data capture operation or external output operation. As a result, the second IC4 specified by CPU1
Serial data was officially incorporated only in This captured serial data allows the second I
The TV receiver connected to C4 is tested.
【００１２】図１のシリアルデータ通信方式の構成から
明らかなように，図４に示したＣＰＵ２１のロード信号
を出力する端子の数，および，ロード信号を伝送するた
めのケーブル本数の問題が解決され，接続されるＩＣの
数に依存しない構成となっている。また，図１のシリア
ルデータ通信方式は複数のＩＣに対して同時的にシリア
ルデータを送出するから，図６に示したシリアルデータ
通信方式における伝送速度の低下の問題を解決している
。さらに，図１のシリアルデータ通信方式はデコード手
段としてのシフトレジスタ７とデコーダ８を設けている
だけであり回路構成の複雑はなく，また，回路動作の複
雑さ，ＣＰＵ１における通信動作の複雑の増加もない。As is clear from the configuration of the serial data communication system shown in FIG. 1, the problems of the number of terminals for outputting the load signal of the CPU 21 and the number of cables for transmitting the load signal shown in FIG. 4 have been solved. , the configuration is independent of the number of connected ICs. Furthermore, since the serial data communication system shown in FIG. 1 simultaneously sends serial data to a plurality of ICs, it solves the problem of reduced transmission speed in the serial data communication system shown in FIG. Furthermore, the serial data communication system shown in FIG. 1 only has a shift register 7 and a decoder 8 as decoding means, so the circuit configuration is not complicated, and the complexity of the circuit operation and communication operation in the CPU 1 increase. Nor.
【００１３】図３に本発明のシリアルデータ通信方式の
第２実施例の構成を示す。このシリアルデータ通信方式
は，図１に示したデコード手段の回路構成を代えたもの
であり，デコード手段として，第１のＩＣ３に対して，
マグニチュードコンパレータ１５，シフトレジスタ１６
を有し，さらに，ＡＮＤゲート１１を有している。第２
のＩＣ４に対するデコード手段としてのアドレス一致回
路１８，第３のＩＣ５に対するデコード手段としてのア
ドレス一致回路１９もそれぞれ，マグニチュードコンパ
レータ１５およびシフトレジスタ１６と同様の回路構成
である。ＣＰＵ１と第１のＩＣ３〜第３のＩＣ５は，図
１における場合と同様に，ケーブル２Ａ，２Ｂを介して
接続されている。FIG. 3 shows the configuration of a second embodiment of the serial data communication system of the present invention. This serial data communication method is a modification of the circuit configuration of the decoding means shown in FIG. 1, and as the decoding means,
Magnitude comparator 15, shift register 16
It further has an AND gate 11. Second
The address matching circuit 18 as a decoding means for the second IC 4 and the address matching circuit 19 as a decoding means for the third IC 5 have the same circuit configuration as the magnitude comparator 15 and the shift register 16, respectively. The CPU 1 and the first IC 3 to third IC 5 are connected via cables 2A and 2B, as in the case in FIG.
【００１４】図３のシリアルデータ通信方式においても
，ＣＰＵ１から出力されるシリアルデータ，クロックＣ
ＬＫ，および，ロード信号ＬＯＡＤの信号波形（または
フォーマット）とタイミングは図２に示したものと同じ
である。したがって，シリアルデータはＩＣ番号ＩＣＮ
ＯとデータＤＡＴＡとを含む。In the serial data communication system shown in FIG. 3, the serial data and clock C output from the CPU 1 are also
The signal waveforms (or formats) and timings of LK and load signal LOAD are the same as those shown in FIG. Therefore, the serial data is IC number ICN
0 and data DATA.
【００１５】第１のＩＣ３に対するデータ伝送について
述べると，図１におけるシフトレジスタ７への入力と同
様に，第１のＩＣ３からＩＣ番号ＩＣＮＯがシフトレジ
スタ１６に入力される。シフトレジスタ１６に入力され
たＩＣ番号ＩＣＮＯはマグニチュードコンパレータ１５
に出力される。マグニチュードコンパレータ１５には第
１のＩＣ３のアドレスが予め設定されており，シフトレ
ジスタ１６からのＩＣ番号ＩＣＮＯと一致した時，ＡＮ
Ｄゲート１１に「ハイ」レベルの一致信号Ｓ１５を出力
する。シリアルデータの伝送終了時点で，ＣＰＵ１から
ロード信号ＬＯＡＤがパルス信号としてＡＮＤゲート１
１に出力されると，ＡＮＤゲート１１からロード信号Ｌ
ＯＡＤに応じた「ハイ」レベルのパルス信号が第１のＩ
Ｃ３のロード端子ＬＯＡＤに入力されて，第１のＩＣ３
がすでに入力されたシリアルデータを正式に取り込み，
外部に出力する。他のＩＣの動作についても上記同様と
なる。Regarding data transmission to the first IC 3, the IC number ICNO is input from the first IC 3 to the shift register 16, similar to the input to the shift register 7 in FIG. The IC number ICNO input to the shift register 16 is input to the magnitude comparator 15.
is output to. The address of the first IC3 is preset in the magnitude comparator 15, and when it matches the IC number ICNO from the shift register 16, the AN
A "high" level match signal S15 is output to the D gate 11. At the end of serial data transmission, the load signal LOAD is sent from the CPU 1 as a pulse signal to the AND gate 1.
1, the load signal L is output from the AND gate 11.
A “high” level pulse signal corresponding to the OAD is the first I
It is input to the load terminal LOAD of C3, and the first IC3
formally imports the serial data that has already been input,
Output to outside. The same applies to the operations of other ICs.
【００１６】図３のシリアルデータ通信方式はデコード
手段が異なるだけで，図１に示したシリアルデータ通信
方式と同じ動作であり，上述した図１のシリアルデータ
通信方式における効果と同じ効果を得ることができる。The serial data communication method shown in FIG. 3 operates in the same way as the serial data communication method shown in FIG. 1, except for the decoding means, and can obtain the same effects as the serial data communication method shown in FIG. 1 described above. Can be done.
【００１７】図２のシリアルデータ通信方式において，
各ＩＣ，たとえば，第１のＩＣ３内にＡＮＤゲート１１
，マグニチュードコンパレータ１５およびシフトレジス
タ１６の回路を組み込んで，１つのＩＣとして形成する
こともできる。これにより，回路構成および配線がより
簡単になる。In the serial data communication system shown in FIG.
AND gate 11 in each IC, for example the first IC3.
, magnitude comparator 15, and shift register 16 may be incorporated into one IC. This simplifies the circuit configuration and wiring.
【００１８】[0018]
【発明の効果】以上に述べたように，本発明のシリアル
データ通信方式によれば，スレーブ装置の数に依存せず
マスター装置を構成することができ，またマスター装置
と複数のスレーブ装置を接続するケーブル本数もスレー
ブ装置の数に依存しない。また本発明のシリアルデータ
通信方式によれば，複数のスレーブ装置に対して同時的
にシリアルデータを送出しているから，複数のスレーブ
装置を順次シリアル伝送する場合に生ずるデータの伝送
遅延が生じない。[Effects of the Invention] As described above, according to the serial data communication system of the present invention, a master device can be configured regardless of the number of slave devices, and a master device and a plurality of slave devices can be connected. The number of cables to be connected also does not depend on the number of slave devices. Furthermore, according to the serial data communication method of the present invention, serial data is sent to multiple slave devices simultaneously, so there is no data transmission delay that occurs when serial data is transmitted sequentially to multiple slave devices. .
【図１】本発明の第１実施例のシリアルデータ通信方式
の構成図である。FIG. 1 is a configuration diagram of a serial data communication system according to a first embodiment of the present invention.
【図２】図１における伝送信号フォーマットおよび伝送
タイミングを示す図である。FIG. 2 is a diagram showing a transmission signal format and transmission timing in FIG. 1;
【図３】本発明の第２実施例のシリアルデータ通信方式
の構成図である。FIG. 3 is a configuration diagram of a serial data communication system according to a second embodiment of the present invention.
【図４】従来のシリアルデータ通信方式の構成を示す図
である。FIG. 4 is a diagram showing the configuration of a conventional serial data communication system.
【図５】図４における伝送信号フォーマットおよびタイ
ミングを示す図である。FIG. 5 is a diagram showing a transmission signal format and timing in FIG. 4;
【図６】従来の他のシリアルデータ通信方式の構成を示
す図である。FIG. 6 is a diagram showing the configuration of another conventional serial data communication method.
【図７】図６における伝送信号フォーマットおよびタイ
ミングを示す図である。FIG. 7 is a diagram showing a transmission signal format and timing in FIG. 6;
１ ＣＰＵ
２Ａ〜２Ｃ ケーブル
３〜５ ＩＣ
７ シフトレジスタ
８ デコーダ
１１〜１３ ＡＮＤゲート
１５ マグニチュードコンパレータ１６
シフトレジスタ
１８，１９ アドレス一致回路1 CPU 2A-2C Cable 3-5 IC 7 Shift register 8 Decoder 11-13 AND gate 15 Magnitude comparator 16
Shift register 18, 19 Address matching circuit
Claims (1)
コードを含むシリアルデータを送出しシリアルデータの
送出終了時にロード信号を出力するマスター装置と，こ
のマスター装置からの上記シリアルデータを上記クロッ
クに応答して同時的に入力し，ロード信号の受信に応答
して入力したシリアルデータを取り込むように接続され
た複数のスレーブ装置と，複数のスレーブ装置の任意の
１つから上記シリアルデータに含まれるスレーブ装置の
識別コードを入力し，マスター装置からのロード信号に
応答して対応するスレーブ装置のロードパルス入力端子
を付勢するデコード手段を有することを特徴とするシリ
アルデータ通信方式。Claim 1: A master device that transmits serial data including an identification code of a slave device along with a clock and outputs a load signal when transmission of the serial data is completed, and a master device that simultaneously transmits the serial data from the master device in response to the clock. Identification of a plurality of slave devices connected to input the input serial data in response to reception of a load signal, and a slave device included in the serial data from any one of the plurality of slave devices. 1. A serial data communication system comprising decoding means for inputting a code and energizing a load pulse input terminal of a corresponding slave device in response to a load signal from a master device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07590391A JP3488250B2 (en) | 1991-03-15 | 1991-03-15 | Serial data communication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07590391A JP3488250B2 (en) | 1991-03-15 | 1991-03-15 | Serial data communication method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287149A true JPH04287149A (en) | 1992-10-12 |
| JP3488250B2 JP3488250B2 (en) | 2004-01-19 |
Family
ID=13589764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07590391A Expired - Fee Related JP3488250B2 (en) | 1991-03-15 | 1991-03-15 | Serial data communication method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3488250B2 (en) |
-
1991
- 1991-03-15 JP JP07590391A patent/JP3488250B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JP3488250B2 (en) | 2004-01-19 |
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