JPH04283793A - Smoothing circuit - Google Patents

Abstract

PURPOSE:To convert parallel data from an image memory into serial data without generating any discontinuance of data in a display even on a screen where areas after a smoothing process and unprocessed areas are both present. CONSTITUTION:Display data which are read out of the image memory 21, latched by a latch circuit 22, and not smoothed are latched and delayed by one cycle of a read of the image memory 21 by a latch circuit 23 with data load pulses (c), which control the start timing of parallel/serial conversion, before being converted by a parallel/serial converting circuit 25, and the time when the parallel/serial conversion is started by reading the parallel data out of the image memory 21 is switched by a switching circuit 24 at the border on a smoothing area and thus adjusted to the time in case of the smoothing process.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、画像メモリに格納され
たパターンデータを補間処理することにより滑らかな表
示を行う処理をした文字、パターンと処理をしていない
文字、パターンが画面上に混在したときにも矛盾のない
表示が行える表示装置におけるスムージング回路に関す
るものである。[Industrial Application Field] The present invention interpolates pattern data stored in an image memory to provide a smooth display of processed characters and patterns, and unprocessed characters and patterns coexist on the screen. The present invention relates to a smoothing circuit in a display device that can provide consistent display even when

【０００２】0002

【従来の技術】表示画面に文字、図形などのキャラクタ
パターンデータを表示するシステム、たとえば文字放送
システムでは、キャラクタジェネレータなどに格納され
たキャラクタパターンデータに対応したコード信号を受
信し、このコード信号によりキャラクタパターンデータ
を読み出して画像メモリに書き込んでいる。そしてキャ
ラクタパターンデータが書き込まれた後、画像メモリか
らキャラクタパターンデータを読み出して表示している
。[Prior Art] A system for displaying character pattern data such as letters and figures on a display screen, such as a teletext system, receives a code signal corresponding to character pattern data stored in a character generator, etc. Character pattern data is read and written to image memory. After the character pattern data is written, the character pattern data is read out from the image memory and displayed.

【０００３】しかしながら、近年ＥＤＴＶなどのテレビ
ジョン受信機の高画質化にともない上記システムも滑ら
かな文字の表示の要求が高まった。そこで、画像メモリ
に格納されたパターンデータの情報量が表示画面に表示
可能な情報量よりも少ない場合には、画像メモリから読
み出したパターンデータを補間処理することにより滑ら
かな画像を表示するスムージング処理が行われるように
なった。However, in recent years, as the image quality of television receivers such as EDTV has become higher, there has been an increasing demand for the above-mentioned system to display smooth characters. Therefore, if the amount of information in the pattern data stored in the image memory is smaller than the amount of information that can be displayed on the display screen, smoothing processing is performed to display a smooth image by interpolating the pattern data read out from the image memory. started to take place.

【０００４】このスムージング処理の中で、画像メモリ
から表示用のパターンデータおよび各画素についてスム
ージング処理を行うか否かを判定するスムージング用の
パターンデータをパラレルデータとして読みだしそれら
をシリアルデータに変換する従来の並列／直列変換回路
ブロックの一例について説明する。During this smoothing process, display pattern data and smoothing pattern data for determining whether or not to perform smoothing processing on each pixel are read out from the image memory as parallel data and converted into serial data. An example of a conventional parallel/serial conversion circuit block will be described.

【０００５】図３、図４、図５は従来のスムージング回
路における並列／直列変換回路ブロックのブロック図、
スムージング処理を行わない画面および行う画面におけ
る回路各部のタイミング図を示す。図３において、１１
は画像メモリ、１２、１４は画像メモリ１１から出力さ
れる表示用のパターンデータおよびスムージング用のパ
ターンデータをラッチするラッチ回路、１３、１５はラ
ッチ回路１２、１４の出力であるパラレルデータをシリ
アルデータに並列／直列変換する並列／直列変換回路、
１６はラッチ回路のラッチパルスおよび並列／直列変換
回路のデータロードパルスを発生するパルス発生回路で
ある。FIGS. 3, 4, and 5 are block diagrams of parallel/serial conversion circuit blocks in conventional smoothing circuits,
The timing diagrams of each part of the circuit in a screen where smoothing processing is not performed and a screen where smoothing processing is performed are shown. In FIG. 3, 11
is an image memory, 12 and 14 are latch circuits that latch the display pattern data and smoothing pattern data output from the image memory 11, and 13 and 15 convert the parallel data output from the latch circuits 12 and 14 into serial data. Parallel/serial conversion circuit that converts parallel/serial to
A pulse generating circuit 16 generates a latch pulse for the latch circuit and a data load pulse for the parallel/serial conversion circuit.

【０００６】以下、図４を参照しながらスムージング処
理を行わない画面での並列／直列変換動作を説明する。 （Ａ）　は画像メモリ１１からのパラレルデータ読み出
しのタイミングを示す。この画像メモリ１１からの表示
用のパターンデータをラッチパルスａによりラッチ回路
１２にラッチする。（Ｂ）　はラッチ回路１２にラッチ
されたデータを示す。そして、ラッチ回路１２でラッチ
された表示用のパターンデータをロードパルスｃのタイ
ミングで並列／直列変換回路１３にデータシフトし、並
列／直列変換を始める。（Ｄ）　は並列／直列変換回路
１３の出力を示す。The parallel/serial conversion operation on a screen without smoothing processing will be described below with reference to FIG. (A) shows the timing of reading parallel data from the image memory 11. The pattern data for display from the image memory 11 is latched into the latch circuit 12 by the latch pulse a. (B) shows data latched by the latch circuit 12. Then, the display pattern data latched by the latch circuit 12 is data-shifted to the parallel/serial conversion circuit 13 at the timing of the load pulse c, and parallel/serial conversion is started. (D) shows the output of the parallel/serial conversion circuit 13.

【０００７】次に、図５を参照しながらスムージング処
理を行う画面での並列／直列変換動作を説明する。（Ａ
）　は画像メモリ１１からのパラレルデータ読み出しの
タイミングを示す。この画像メモリ１１からの表示用の
パターンデータをラッチパルスａによりラッチ回路１２
にラッチする。（Ｂ）　はラッチ回路１２にラッチされ
たデータを示す。 同様に、スムージング用のパターンデータをラッチパル
スｂによりラッチ回路１４にラッチする。（Ｃ）　はラ
ッチ回路１４にラッチされたデータを示す。そして、ラ
ッチ回路１２、１４でラッチされた表示用のパターンデ
ータおよびスムージング用のパターンデータをロードパ
ルスｃのタイミングで並列／直列変換回路１３、１５に
データシフトし、並列／直列変換を始める。（Ｄ）（Ｅ
）は並列／直接変換回路１３、１５の出力を示す。Next, the parallel/serial conversion operation on the screen where smoothing processing is performed will be explained with reference to FIG. (A
) indicates the timing of reading parallel data from the image memory 11. The pattern data for display from the image memory 11 is transferred to the latch circuit 12 by the latch pulse a.
Latch to. (B) shows data latched by the latch circuit 12. Similarly, pattern data for smoothing is latched into the latch circuit 14 by the latch pulse b. (C) shows data latched by the latch circuit 14. Then, the display pattern data and smoothing pattern data latched by the latch circuits 12 and 14 are data-shifted to the parallel/serial conversion circuits 13 and 15 at the timing of the load pulse c, and parallel/serial conversion is started. (D) (E
) indicates the outputs of the parallel/direct conversion circuits 13 and 15.

【０００８】ここで、スムージング処理を行うとき画像
メモリからの単位時間当たりの読みだし情報量は表示用
データとは独立にスムージング用データを読み出すため
、スムージング処理を行わないときの読みだし情報量の
２倍となる。並列／直列変換の変換速度に関しては、ス
ムージング処理を行う前、つまりスムージング画素を付
加する前の表示データにおける表示密度はスムージング
処理を行ってない画像のものと等しくなるため、スムー
ジング処理を行うか否かにかかわらず、並列／直列変換
の変換速度は等しくなる。[0008] Here, when smoothing processing is performed, the amount of information read out from the image memory per unit time is the same as the amount of information read out when smoothing processing is not performed, since smoothing data is read out independently of display data. It will be doubled. Regarding the conversion speed of parallel/serial conversion, the display density of the display data before smoothing processing, that is, before adding smoothing pixels, is equal to that of the image without smoothing processing, so it depends on whether smoothing processing is performed or not. Regardless, the conversion speed of parallel/serial conversion will be the same.

【０００９】また、表示装置の表示能力として、スムー
ジング処理を行った後のデータを表示する能力があれば
、表示データ面積は小さくなるが画像メモリに格納され
た表示データをスムージング処理せずに、スムージング
処理後のデータと同等の表示密度で表示することは可能
である。以下、スムージング処理したデータ領域をスム
ージング領域と呼び、スムージング処理せず、表示デー
タ面積を小さくして、スムージング処理後のデータと同
等の表示密度で表示した領域を高密度通常表示領域と呼
ぶことにする。[0009] Furthermore, if the display device has the ability to display data after smoothing processing, the display data area stored in the image memory can be displayed without smoothing processing, although the display data area will be smaller. It is possible to display the data at the same display density as the data after smoothing processing. Hereinafter, the data area that has undergone smoothing processing will be referred to as the smoothing area, and the area that is not smoothed, has a smaller display data area, and is displayed with the same display density as the data after smoothing processing will be referred to as the high-density normal display area. do.

【００１０】0010

【発明が解決しようとする課題】しかしながら、一画面
中にスムージング領域と高密度通常表示領域が混在した
場合、スムージング領域は表示データとスムージングデ
ータを読み出した後並列／直列変換を開始し、高密度通
常表示領域は表示データを読み出した後すぐ並列／直列
変換を開始するため、画像メモリからデータを読みだし
始めてから並列／直列変換を開始するまでの時間が両者
により異なり、このような構成では、両領域の境界にお
いて並列／直列変換された後のシリアルデータに不連続
を生じるという問題を有していた。However, when a smoothing area and a high-density normal display area coexist on one screen, the smoothing area starts parallel/serial conversion after reading the display data and smoothing data, and the high-density Normally, the display area starts parallel/serial conversion immediately after reading the display data, so the time from when data is read from the image memory to the start of parallel/serial conversion differs depending on the two, and in such a configuration, This has the problem of causing discontinuity in serial data after parallel/serial conversion at the boundary between both areas.

【００１１】具体例として高密度通常表示領域からスム
ージング領域へ移る境界について説明する。図６はその
タイミング図を示す。図６において、（Ａ）　は画像メ
モリからの読みだしタイミングを示し、高密度通常表示
領域の表示データの画像メモリからのデータの読みだし
は、スムージング領域の表示密度と同等とするためにス
ムージング領域におけるスムージングデータ読みだし時
にも高密度通常表示領域は表示データを読み出すことに
なる。（Ｂ）、（Ｃ）　は画像メモリからの表示データ
およびスムージングデータをラッチパルスａ，ｂにより
ラッチしたタイミングを示す。さらにこのラッチ回路１
２、１４から出力される（Ｂ）　、（Ｃ）　を並列／直
列変換回路１３、１５に入力しロードパルスｃにより並
列／直列変換すると、（Ｄ），（Ｅ）　のようになる。 ここで、高密度通常表示領域とスムージング領域の境界
である表示データ４と表示データ１′に注目すると上記
したように画像メモリからデータを読みだし始めてから
並列／直列変換を開始するまでの時間がスムージング処
理を行なうか否かにより異なり、表示データ４の並列／
直列変換が終了した後表示データ１′の並列／直列変換
が開始されるまでに並列／直列変換後のシリアルデータ
に不連続な部分、つまり空白ができる。As a specific example, the boundary between the high-density normal display area and the smoothing area will be explained. FIG. 6 shows the timing diagram. In FIG. 6, (A) shows the read timing from the image memory, and the reading of display data from the image memory of the high-density normal display area is performed in the smoothing area in order to equalize the display density of the smoothing area. Display data is also read from the high-density normal display area when reading smoothing data in . (B) and (C) show the timing at which display data and smoothing data from the image memory are latched by latch pulses a and b. Furthermore, this latch circuit 1
When the outputs (B) and (C) outputted from the circuits 2 and 14 are inputted to the parallel/serial conversion circuits 13 and 15 and subjected to parallel/serial conversion using the load pulse c, the results become as shown in (D) and (E). Here, if we pay attention to display data 4 and display data 1', which are the boundaries between the high-density normal display area and the smoothing area, as mentioned above, the time from the start of reading data from the image memory to the start of parallel/serial conversion is It depends on whether or not smoothing processing is performed.
After the serial conversion is completed and before the parallel/serial conversion of the display data 1' is started, a discontinuous portion, that is, a blank space is created in the serial data after the parallel/serial conversion.

【００１２】本発明は上記問題に鑑み、一画面中にスム
ージング領域と高密度通常表示領域が混在した場合にも
その領域の境界においてそれぞれのデータの表示が連続
となるようなスムージング回路を提供することを目的と
するものである。In view of the above-mentioned problems, the present invention provides a smoothing circuit that allows data to be displayed continuously at the boundaries of the areas even when a smoothing area and a high-density normal display area coexist on one screen. The purpose is to

【００１３】[0013]

【課題を解決するための手段】上記課題を解決するため
に本発明のスムージング回路は、単位画素によって行方
向および列方向のマトリックスを構成するパターンデー
タが格納される画像メモリと、この画像メモリからパタ
ーンデータをパラレルデータとして読みだし、これを２
系統に分けてその一方の出力を表示用のパターンデータ
としてラッチする第１のラッチ回路と、上記第１のラッ
チ回路の出力をさらに２系統に分け、その一方をラッチ
する第２のラッチ回路と、上記第２のラッチ回路の出力
と第１のラッチ回路の出力の２系統に分けたもう一方を
入力し、上記表示用のパターンデータをスムージング領
域とそうでない領域とに区別する画面切り換えパルスに
より切り換える切り換え回路と、上記切り換え回路によ
り得られた表示用のパターンデータを並列／直列変換す
る第１の並列／直列変換回路と、上記画像メモリからの
もう一方の出力をスムージング用のパターンデータとし
てラッチする第３のラッチ回路と、上記第３のラッチ回
路の出力を並列／直列変換する第２の並列／直列変換回
路と、上記ラッチ回路のラッチパルス、切り換え回路の
画面切り換えパルス、並列／直列変換回路のデータロー
ドパルスを発生するパルス発生回路とを備え、上記第２
のラッチ回路のラッチパルスとしてデータロードパルス
を用いることにより、データの不連続が生じることなく
画像メモリからのパラレルデータをシリアルデータに変
換できる構成にしたものである。[Means for Solving the Problems] In order to solve the above problems, the smoothing circuit of the present invention includes an image memory in which pattern data forming a matrix in the row direction and column direction is stored by unit pixels, and a smoothing circuit from the image memory. Read the pattern data as parallel data and convert it to 2
A first latch circuit that divides the output into two systems and latches the output of one of the systems as pattern data for display, and a second latch circuit that further divides the output of the first latch circuit into two systems and latches one of the systems. , inputs the other divided into two systems, the output of the second latch circuit and the output of the first latch circuit, and uses a screen switching pulse to distinguish the pattern data for display into a smoothing area and a non-smoothing area. a switching circuit for switching, a first parallel/serial conversion circuit for converting display pattern data obtained by the switching circuit into parallel/serial, and latching the other output from the image memory as pattern data for smoothing. a second parallel/serial conversion circuit that converts the output of the third latch circuit into parallel/serial, a latch pulse of the latch circuit, a screen switching pulse of the switching circuit, and a parallel/serial conversion circuit. a pulse generating circuit that generates a data load pulse for the circuit;
By using a data load pulse as a latch pulse for the latch circuit, parallel data from an image memory can be converted into serial data without causing data discontinuity.

【００１４】[0014]

【作用】本作用は上記した構成によって、スムージング
処理を行わない場合の表示データは並列／直列変換を行
う前にデータロードパルスにより第２のラッチ回路で画
像メモリからの読み出し周期１周期分だけ遅延させてお
いて、画像メモリからパラレルデータを読み出してから
並列／直列変換を開始するまでの時間をスムージング処
理を行う場合の時間と合わせ、これによりスムージング
処理を行った領域と行ってない領域が一画面中に混在す
る画面においても、表示上、データの不連続が生じない
ように画像メモリからのパラレルデータをシリアルデー
タに変換できるようにする。[Operation] With the above-mentioned configuration, the display data when smoothing processing is not performed is delayed by one reading period from the image memory in the second latch circuit by the data load pulse before performing parallel/serial conversion. The time from reading parallel data from the image memory to starting parallel/serial conversion is combined with the time for smoothing processing, and this allows the areas that have been smoothed and the areas that have not been smoothed to be separated. To convert parallel data from an image memory into serial data so that data discontinuity does not occur on display even on mixed screens.

【００１５】[0015]

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本発明の一実施例のスムー
ジング回路のブロック図を示す。２１は単位画素によっ
て行方向および列方向のマトリックスを構成するパター
ンデータが格納されている画像メモリ、２２、２３は画
像メモリ２１から出力される表示データをラッチするラ
ッチ回路、２６は画像メモリ２１から出力されるスムー
ジングデータをラッチするラッチ回路、２４はラッチ回
路２２でラッチされたスムージング処理を行なうときに
用いる表示データとスムージング処理を行わないときに
用いる表示データとをスムージング領域か否かを区別す
る画面切り換えパルスにより切り換える切り換え回路、
２５、２７はパラレルデータ形式である表示データおよ
びスムージングデータをシリアルデータに並列／直列変
換する並列／直列変換回路、２８はラッチ回路のラッチ
パルス、切り換え回路の画面切り換えパルス、並列／直
列変換回路のデータロードパルスを発生するパルス発生
回路である。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a block diagram of a smoothing circuit according to an embodiment of the present invention. 21 is an image memory in which pattern data forming a matrix in the row and column directions is stored by unit pixels; 22 and 23 are latch circuits that latch display data output from the image memory 21; and 26 is a latch circuit from the image memory 21. A latch circuit 24 latches the output smoothing data, and a latch circuit 24 distinguishes between display data latched by the latch circuit 22 and used when performing smoothing processing, and display data used when not performing smoothing processing, whether or not they are in a smoothing area. Switching circuit that switches by screen switching pulse,
25 and 27 are parallel/serial conversion circuits that convert display data and smoothing data in parallel data format into serial data, 28 is a latch pulse of a latch circuit, a screen switching pulse of a switching circuit, and a parallel/serial conversion circuit of a parallel/serial conversion circuit. This is a pulse generation circuit that generates data load pulses.

【００１６】このように構成されたスムージング回路に
ついて、以下図１および図１の各部タイミングを示す図
２を用いてその動作を説明する。図２において、（Ａ）
　は画像メモリ２１からの読み出しデータである。この
読み出しデータからラッチパルスａにより表示データを
選択してラッチ回路２２にラッチすることにより（Ｂ）
　を得る。さらにそのラッチ回路２２の出力を示す（Ｂ
）　をロードパルスｃによりラッチ回路２３にラッチす
ることにより画像メモリ２１からの読み出し周期１周期
分だけ遅延させた（Ｃ）　を得る。ラッチ回路２１，　
ラッチ回路２２でラッチした表示データを切り換え回路
２４に入力し、スムージング領域か否かを区別する画面
切り換えパルスｄにより切り換え、スムージング領域で
は画像メモリ２１より読みだしたデータをラッチしたラ
ッチ回路２２の出力を選択し、高密度通常表示領域では
ラッチ回路２２の出力をさらに並列／直列変換の開始タ
イミングを制御するロードパルスｃによりラッチしたラ
ッチ回路２３の出力を選択する。この切り換え回路２４
の出力を並列／直列変換回路２５に入力し、ロードパル
スｃのタイミングに合せて並列／直列変換することによ
りスムージング領域でも高密度通常表示領域でも画像メ
モリからの表示データ読み始めから読みだし２周期分遅
れて並列／直列変換を開始し、（Ｅ）　のようにスムー
ジング領域と高密度通常表示領域の境界でも連続したシ
リアル表示データを得ることができる。The operation of the smoothing circuit constructed in this way will be explained below with reference to FIG. 1 and FIG. 2 showing the timing of each part of FIG. 1. In Figure 2, (A)
is read data from the image memory 21. By selecting display data from this read data using latch pulse a and latching it into the latch circuit 22 (B)
get. Furthermore, the output of the latch circuit 22 is shown (B
) is latched in the latch circuit 23 by the load pulse c, thereby obtaining (C) delayed by one reading cycle from the image memory 21. latch circuit 21,
The display data latched by the latch circuit 22 is input to the switching circuit 24, and the display data is switched by the screen switching pulse d that distinguishes whether or not the area is a smoothing area.In the smoothing area, the output of the latch circuit 22 latches the data read from the image memory 21. In the high-density normal display area, the output of the latch circuit 23 is selected, which is obtained by latching the output of the latch circuit 22 with a load pulse c that controls the start timing of parallel/serial conversion. This switching circuit 24
The output of is input to the parallel/serial conversion circuit 25, and parallel/serial conversion is performed in synchronization with the timing of the load pulse c, so that both the smoothing area and the high-density normal display area can be read from the beginning of display data reading from the image memory for 2 cycles. Parallel/serial conversion is started after a delay of 1 minute, and continuous serial display data can be obtained even at the boundary between the smoothing area and the high-density normal display area as shown in (E).

【００１７】また、スムージング処理を行なうか否かを
判定するのに用いるスムージングデータはラッチ回路２
２と同様に、画像メモリ２１からの読み出しデータより
ラッチパルスｂによりスムージングデータを選択してラ
ッチ回路２６にラッチし、得られた（Ｃ）　を表示デー
タと同様ロードパルスｃにより並列／直列変換回路２７
で並列／直列変換することによりシリアルスムージング
データ（Ｆ）　を得る。Furthermore, the smoothing data used to determine whether or not to perform smoothing processing is supplied to the latch circuit 2.
Similarly to 2, smoothing data is selected from the read data from the image memory 21 by the latch pulse b and latched into the latch circuit 26, and the obtained data (C) is sent to the parallel/serial conversion circuit by the load pulse c in the same way as the display data. 27
Serial smoothing data (F) is obtained by parallel/serial conversion.

【００１８】[0018]

【発明の効果】以上のように本発明によれば、スムージ
ング処理を行わない場合の表示データは並列／直列変換
を行う前に、並列／直列変換の開始のタイミング制御す
るデータロードパルスにより第２のラッチ回路で画像メ
モリからの読み出し周期１周期分だけ遅延させておき、
画像メモリからパラレルデータを読み出してから並列／
直列変換を開始するまでの時間をスムージング処理を行
う場合の時間と合わせることにより、スムージング処理
を行った領域と行っていない領域が一画面中に混在する
画面においても、表示上、データの不連続が生じること
なく画像メモリからのパラレルデータをシリアルデータ
に変換することが可能となる。As described above, according to the present invention, before performing parallel/serial conversion, display data when smoothing processing is not performed is performed using a data load pulse that controls the timing of the start of parallel/serial conversion. The latch circuit is used to delay the readout from the image memory by one period.
Read parallel data from image memory and then parallel/
By combining the time required to start serial conversion with the time required to perform smoothing processing, data can be discontinuous on display even on screens where areas that have been smoothed and areas that have not been smoothed coexist on one screen. It becomes possible to convert parallel data from the image memory into serial data without causing any problems.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明の一実施例のスムージング回路のブロッ
ク図である。FIG. 1 is a block diagram of a smoothing circuit according to an embodiment of the present invention.

【図２】図１のスムージング回路の各部のタイミング図
である。FIG. 2 is a timing diagram of each part of the smoothing circuit of FIG. 1;

【図３】従来方式のスムージング回路のブロック図であ
る。FIG. 3 is a block diagram of a conventional smoothing circuit.

【図４】図３のスムージング回路のスムージング処理を
行わない画面における各部のタイミング図である。FIG. 4 is a timing diagram of each part on a screen where smoothing processing of the smoothing circuit of FIG. 3 is not performed;

【図５】図３のスムージング回路のスムージング処理を
行う画面におけるタイミング図である。FIG. 5 is a timing chart on a screen for performing smoothing processing of the smoothing circuit of FIG. 3;

【図６】図３のスムージング回路のスムージング処理を
行った領域と行っていない領域が一画面中に混在する画
面におけるタイミング図である。6 is a timing diagram for a screen in which areas subjected to smoothing processing by the smoothing circuit of FIG. 3 and areas not subjected to smoothing coexist in one screen; FIG.

【符号の説明】[Explanation of symbols]

２１　　　　　　　　　　画像メモリ ２２、２３、２６　　ラッチ回路 21 Image memory 22, 23, 26 latch circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　単位画素によって行方向および列方向
のマトリックスを構成するパターンデータが格納される
画像メモリと、この画像メモリからパターンデータをパ
ラレルデータとして読みだし、これを２系統に分けてそ
の一方の出力を表示用のパターンデータとしてラッチす
る第１のラッチ回路と、上記第１のラッチ回路の出力を
さらに２系統に分け、その一方の出力をラッチする第２
のラッチ回路と、上記第２のラッチ回路の出力と第１の
ラッチ回路の出力の２系統に分けたもう一方の出力を入
力し、上記表示用のパターンデータをスムージング領域
とそうでない領域とに区別する画面切り換えパルスによ
り切り換える切り換え回路と、上記切り換え回路により
得られた表示用のパターンデータを並列／直列変換する
第１の並列／直列変換回路と、上記画像メモリからのも
う一方の出力をスムージング用のパターンデータとして
ラッチする第３のラッチ回路と、上記第３のラッチ回路
の出力を並列／直列変換する第２の並列／直列変換回路
と、上記ラッチ回路のラッチパルス、切り換え回路の画
面切り換えパルス、並列／直列変換回路のデータロード
パルスを発生するパルス発生回路とを備え、上記第２の
ラッチ回路のラッチパルスとしてデータロードパルスを
用いることにより、データの不連続が生じることなく画
像メモリからのパラレルデータをシリアルデータに変換
可能に構成したことを特徴とするスムージング回路。1. An image memory in which pattern data forming a matrix in the row direction and column direction is stored by unit pixels, and the pattern data is read out from this image memory as parallel data, divided into two systems, and one of the two systems is provided. A first latch circuit that latches the output of the above as pattern data for display, and a second latch circuit that further divides the output of the first latch circuit into two systems and latches one of the outputs.
input the latch circuit and the other output divided into two systems, the output of the second latch circuit and the output of the first latch circuit, and divide the pattern data for display into the smoothing area and the non-smoothing area. A switching circuit that switches according to a screen switching pulse to distinguish between them, a first parallel/serial conversion circuit that converts the display pattern data obtained by the switching circuit into parallel/serial, and another output from the image memory that smooths the output. a third latch circuit that latches as pattern data for the above, a second parallel/serial conversion circuit that converts the output of the third latch circuit into parallel/serial, the latch pulse of the latch circuit, and the screen switching of the switching circuit. and a pulse generation circuit that generates a data load pulse for the parallel/serial conversion circuit, and uses the data load pulse as a latch pulse for the second latch circuit to transfer data from the image memory without causing data discontinuity. A smoothing circuit characterized in that it is configured to be able to convert parallel data into serial data.