JPH04282742A - Digital signal processor - Google Patents

Abstract

PURPOSE:To attain rapid processing by efficiently transferring output data from a digital signal processor(DSP) for transferring and processing the output data of a computing element to another computing element through a memory having plural I/O ports. CONSTITUTION:A recognizing means 4 for inputting transfer completion signals L outputted from a main computer(MC) 2, recognizing access states from the MC 2 to plural dual port memories (DPMs) 5 to 7 and outputting a signal C0 is connected to the DPMs 5 to 7 through an address bus(AB) 11 and a data bus(DB) 12 for the DSP 1, the MC 2 connected to the other ports of the DPMs 5 to 7 through an AB 13 and a DB 14 is connected to an access controller(AC) 9 for determining the access order of the MC 2 to the DPMs 5 to 7 and an order storing means 8 for storing the input order of storage end signals S outputted from the DSP 1 is connected to the AC 9 for outputting storage end order information through a signal line 15.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、入力信号を前段の演算
器で前処理し、その出力データを次段の主演算装置で演
算処理するデジタル信号処理装置に係り、特に、前段の
演算器で前処理した出力データを主演算装置に転送する
装置に関する。[Field of Industrial Application] The present invention relates to a digital signal processing device that preprocesses an input signal in a preceding stage arithmetic unit, and performs arithmetic processing on the output data in a next stage main arithmetic unit. The present invention relates to a device for transmitting preprocessed output data to a main processing unit.

【０００２】0002

【従来の技術】一般に、信号処理は、信号処理の対象と
なる信号を演算器で前処理して、その結果を次段の主演
算処理装置で演算処理する方式が多く用いられる。特に
、前処理用の演算器には、高速演算用のデジタル信号処
理プロセッサ（以下、ＤＳＰと略称する。）が用いられ
る場合が多い。2. Description of the Related Art Generally, in signal processing, a method is often used in which a signal to be subjected to signal processing is pre-processed by an arithmetic unit, and the result is arithmetic-processed by a main arithmetic processing unit in the next stage. In particular, a high-speed calculation digital signal processor (hereinafter abbreviated as DSP) is often used as a preprocessing calculation unit.

【０００３】このような信号処理方法では、ＤＳＰで得
られた出力データを主演算処理装置に転送する必要があ
る。この転送方法は、特開平１−１９４０５２　号公報
に開示のものが挙げられる。これは、ＤＳＰの出力デー
タをデュアルポートメモリに格納して、この格納したデ
ータをマイクロコンピュータ等の外部機器がバッファを
介して入力するものである。デュアルポートメモリは、
アドレスバスとデータバスをそれぞれ二つずつ持ってお
り、両方のバスから別々にアクセスできるようになって
いるが、同時刻にはアクセスできないメモリである。こ
のため、外部機器、又は、ＤＳＰがバッファを制御して
外部機器とＤＳＰとが同時にデュアルポートメモリをア
クセスしないようにしている。このような制御方法では
、外部機器が主演算処理装置であれば、演算処理装置が
データを入力する時に、ＤＳＰにデュアルポートメモリ
のアクセスを禁止する信号を印加し、ＤＳＰがデュアル
ポートメモリにアクセスしない間に格納されているデー
タを取り込む方法がある。また、これと逆の方法、即ち
、ＤＳＰが主演算処理装置にデュアルポートメモリのア
クセスを禁止する信号を印加し、主演算処理装置がデュ
アルポートメモリをアクセスしない間にデータを出力す
る方法も考えられる。[0003] In such a signal processing method, it is necessary to transfer output data obtained by the DSP to the main processing unit. This transfer method is disclosed in Japanese Patent Laid-Open No. 1-194052. This stores the output data of the DSP in a dual port memory, and inputs the stored data to an external device such as a microcomputer via a buffer. Dual port memory
Memory has two address buses and two data buses, and can be accessed separately from both buses, but cannot be accessed at the same time. For this reason, the external device or the DSP controls the buffer to prevent the external device and the DSP from accessing the dual port memory at the same time. In such a control method, if the external device is the main processing unit, when the processing unit inputs data, a signal is applied to the DSP that prohibits access to the dual port memory, and the DSP is prevented from accessing the dual port memory. There is a way to import data stored while the computer is not running. We are also considering the opposite method, in which the DSP applies a signal to the main processing unit that prohibits access to the dual port memory, and outputs data while the main processing unit does not access the dual port memory. It will be done.

【０００４】0004

【発明が解決しようとする課題】しかし、従来の方法で
は、主演算処理装置がデュアルポートメモリをアクセス
している間、ＤＳＰはデータの格納ができず主演算処理
装置がデュアルポートメモリのアクセスを終了するまで
デュアルポートメモリへのデータの格納を待たなくては
ならない。あるいは、ＤＳＰがデュアルポートメモリを
アクセスしている間、主演算処理装置はデータの取り込
みができず主演算処理装置がデュアルポートメモリのア
クセスを終了するまで待たなくてはならない。However, in the conventional method, the DSP cannot store data while the main processing unit is accessing the dual port memory, so the main processing unit cannot access the dual port memory. You have to wait until the data is stored in the dual port memory until it is finished. Alternatively, while the DSP is accessing the dual port memory, the main processing unit cannot take in data and must wait until the main processing unit finishes accessing the dual port memory.

【０００５】このように、従来の方法では、デュアルポ
ートメモリがアクセスされている間、ＤＳＰか主演算処
理装置のどちらかがメモリへのアクセスができず、動作
待機時間が長くなり、信号処理速度の低下の原因になっ
た。As described above, in the conventional method, while the dual port memory is being accessed, either the DSP or the main processing unit cannot access the memory, which increases the operation standby time and reduces the signal processing speed. This caused a decline in

【０００６】本発明の目的は、動作待機時間を低減した
デジタル信号処理装置を提供することにある。An object of the present invention is to provide a digital signal processing device with reduced operation standby time.

【０００７】[0007]

【課題を解決するための手段】上記目的を達成するため
、本発明は一つの前処理用演算器に複数個のデュアルポ
ートメモリのあるポートを接続し、デュアルポートメモ
リの他方のポートには主演算処理装置を接続し、前処理
用演算器が一つのデュアルポートメモリにデータの格納
を終了したことを示す格納終了信号を送出し、格納終了
信号を受信して受信順序を記憶する順序記憶手段を設け
、順序記憶手段の出力信号により主演算装置へアクセス
すべきデュアルポートメモリを伝え、かつ、デュアルポ
ートメモリのアクセスを制御するアクセス制御手段を設
け、また、主演算処理装置がデュアルポートメモリへの
アクセスが完了したことを示す格納完了信号を出力し、
格納完了信号を受信して前処理用演算器が次にデータを
格納可能なデュアルポートメモリを認識する認識手段を
設け、認識手段の出力信号により前処理用演算器がデー
タを格納する。[Means for Solving the Problems] In order to achieve the above object, the present invention connects one port of a plurality of dual-port memories to one preprocessing arithmetic unit, and connects the other port of the dual-port memory to the main Sequence storage means that connects the arithmetic processing unit, sends out a storage end signal indicating that the preprocessing arithmetic unit has finished storing data in one dual port memory, receives the storage end signal, and stores the reception order. an access control means for transmitting the dual port memory to be accessed to the main processing unit by the output signal of the order storage means and controlling access to the dual port memory; Outputs a storage completion signal indicating that the access to is completed,
Recognition means is provided for receiving the storage completion signal and recognizing the dual port memory in which the preprocessing arithmetic unit can store the next data, and the preprocessing arithmetic unit stores the data based on the output signal of the recognition means.

【０００８】[0008]

【作用】ＤＳＰは一つのデュアルポートメモリにデータ
の格納を終了する度に格納終了信号を送出し、次の処理
を実行する。ＤＳＰは、この動作をサイクリックに繰り
返す。また、順序記憶手段は、ＤＳＰの処理速度が演算
処理装置の処理速度より速くデータ格納済みのデュアル
ポートメモリが複数ある場合のアクセス順序決定のため
に格納終了信号の入力順序を記憶する。アクセス制御手
段は、順序記憶手段に記憶してある格納終了信号の入力
順序より主演算処理装置が次にアクセスすべきデュアル
ポートメモリを選択して、その結果を主演算装置に出力
し、デュアルポートメモリから主演算処理装置にデータ
を転送する。認識手段は主演算処理装置から出力される
転送完了信号がどのデュアルポートメモリに対応するも
のかを認識し、ＤＳＰが次に出力データを格納すべきデ
ュアルポートメモリを選択し、ＤＳＰに選択した結果を
出力する。これによって、ＤＳＰは、認識手段で選択さ
れたデュアルポートメモリにデータを格納する。このよ
うにすれば、主演算処理装置は、ＤＳＰがアクセスして
いるデュアルポートメモリとは別のデータ格納済みデュ
アルポートメモリからデータを取り込むことができ、Ｄ
ＳＰと主演算処理装置は効率良くメモリへアクセスする
ことができる。[Operation] Each time the DSP finishes storing data in one dual port memory, it sends out a storage completion signal and executes the next process. The DSP cyclically repeats this operation. Further, the order storage means stores the input order of the storage end signals for determining the access order when there are a plurality of dual port memories in which data has been stored, where the processing speed of the DSP is faster than the processing speed of the arithmetic processing unit. The access control means selects the dual port memory to be accessed next by the main processing unit based on the input order of the storage end signals stored in the order storage means, outputs the result to the main processing unit, and selects the dual port memory to be accessed next by the main processing unit. Transfer data from memory to the main processing unit. The recognition means recognizes which dual port memory the transfer completion signal output from the main processing unit corresponds to, selects the dual port memory in which the DSP should store the output data next, and informs the DSP of the selected result. Output. This causes the DSP to store data in the dual port memory selected by the recognition means. In this way, the main processing unit can take in data from a dual port memory where data is stored, which is different from the dual port memory that the DSP is accessing.
The SP and main processing unit can efficiently access memory.

【０００９】[0009]

【実施例】以下、本発明の実施例を図面を用いて説明す
る。Embodiments Hereinafter, embodiments of the present invention will be described with reference to the drawings.

【００１０】図１は、本発明の一実施例であり、デュア
ルポートメモリを三個用いたデジタル信号処理装置の機
能ブロック図である。FIG. 1 is a functional block diagram of a digital signal processing device using three dual port memories, which is an embodiment of the present invention.

【００１１】図１において前処理用演算装置１はＤＳＰ
である。ＤＳＰ１は、デジタル信号Ｄｉｎを入力し、ア
ドレスバス１１とデータバス１２を介してデュアルポー
トメモリ５，６，７の一つのポートと認識装置４に接続
されている。認識装置４には転送完了信号Ｌ１，Ｌ２，
Ｌ３　が入力され、ＤＳＰ１にはデュアルポートメモリ
へのアクセスタイミング信号Ｃ０　を出力する。また、
デュアルポートメモリ５，６，７の他方のポートはホス
ト計算機２のアドレスバス１３，データバス１４に接続
されている。アドレスバス１３、データバス１４にはホ
スト計算機２の他にアクセス制御器９が接続されている
。また、アクセス制御器９には、信号線１５を介して格
納順序記憶器８が接続されている。格納順序記憶器８へ
は、ＤＳＰ１から格納終了信号Ｓ１，Ｓ２，Ｓ３　が入
力される。ホスト計算機２からは、認識装置４へ転送完
了信号Ｌ１，Ｌ２，Ｌ３　を出力する。In FIG. 1, a preprocessing arithmetic unit 1 is a DSP.
It is. The DSP 1 receives a digital signal Din and is connected to one port of the dual port memories 5, 6, 7 and the recognition device 4 via an address bus 11 and a data bus 12. The recognition device 4 receives transfer completion signals L1, L2,
L3 is input, and the dual port memory access timing signal C0 is output to the DSP1. Also,
The other ports of the dual port memories 5, 6, and 7 are connected to the address bus 13 and data bus 14 of the host computer 2. In addition to the host computer 2, an access controller 9 is connected to the address bus 13 and the data bus 14. Furthermore, a storage order storage device 8 is connected to the access controller 9 via a signal line 15 . Storage completion signals S1, S2, and S3 are inputted to the storage order memory 8 from the DSP 1. The host computer 2 outputs transfer completion signals L1, L2, and L3 to the recognition device 4.

【００１２】以下、動作について説明する。The operation will be explained below.

【００１３】ＤＳＰ１は図２のような処理フローチャー
トに従って動作し、ホスト計算機２は図３のような処理
フローチャートに応じて動作している。また、認識装置
の動作フローチャートを図４に、格納順序記憶器８の動
作フローチャートを図５に示す。The DSP 1 operates according to the processing flowchart shown in FIG. 2, and the host computer 2 operates according to the processing flowchart shown in FIG. Further, an operation flowchart of the recognition device is shown in FIG. 4, and an operation flowchart of the storage order storage device 8 is shown in FIG.

【００１４】図１において、ＤＳＰ１はデジタル信号Ｄ
ｉｎを入力し、前処理演算を行い、その結果をアドレス
バス１１とデータバス１２を介してデュアルポートメモ
リ５，６，７のうち認識装置４で選択されたものに格納
する。一般に、ＤＳＰは素子内部に小容量のメモリを持
っているため、前処理演算の結果はある程度蓄えること
かできる。そこで、処理の効率を良くするため、ある程
度のデータを内部メモリに蓄えてからデュアルポートメ
モリへ格納する。認識装置４は、転送完了信号Ｌ１，Ｌ
２，Ｌ３　を取り込んでその有無によりホスト計算機２
が既に転送済みのデュアルポートメモリを選択し、対応
するデュアルポートメモリのアドレスを発生し、タイミ
ング信号Ｃ０　を出力する。これによりＤＳＰ１は前処
理演算結果を格納するデュアルポートメモリをアクセス
する。その後、ＤＳＰ１は格納終了信号Ｓ１，Ｓ２，Ｓ
３　のうち格納したデュアルポートメモリに対応する格
納終了信号を出力する。In FIG. 1, DSP1 receives a digital signal D.
in, performs a preprocessing operation, and stores the result in one of the dual port memories 5, 6, and 7 selected by the recognition device 4 via the address bus 11 and data bus 12. Generally, a DSP has a small-capacity memory inside the device, so the results of preprocessing operations can be stored to some extent. Therefore, in order to improve processing efficiency, a certain amount of data is stored in internal memory and then stored in dual port memory. The recognition device 4 receives transfer completion signals L1, L
2, L3 is imported and depending on the presence or absence of the host computer 2
selects the dual port memory to which data has already been transferred, generates the address of the corresponding dual port memory, and outputs the timing signal C0. This causes the DSP 1 to access the dual port memory that stores the preprocessing calculation results. After that, DSP1 outputs storage end signals S1, S2, S
3. Outputs a storage end signal corresponding to the dual port memory in which the data was stored.

【００１５】アクセス制御器９は格納順序記憶器８から
の出力を信号線１５を介して入力し、早い順番の格納終
了信号に対応したデュアルポートメモリのアドレスを発
生しアドレスバス１３に出力すると共に信号Ｃ１　によ
って転送のタイミングをホスト計算機２に伝える。これ
によって、ホスト計算機２はデータの転送を行う。ホス
ト計算機２はデータ転送を終了すると該当する転送完了
信号を出力する。The access controller 9 inputs the output from the storage order memory 8 via the signal line 15, generates an address for the dual port memory corresponding to the storage end signal of the earliest order, and outputs it to the address bus 13. The transfer timing is communicated to the host computer 2 by the signal C1. As a result, the host computer 2 transfers data. When the host computer 2 completes the data transfer, it outputs a corresponding transfer completion signal.

【００１６】格納順序記憶器８はＤＳＰ１から出力され
る格納終了信号Ｓ１，Ｓ２，Ｓ３　を入力し、入力した
順序を記憶する。例えば、まず、ＤＳＰ１がデュアルポ
ートメモリ５にデータを格納したなら、格納終了信号Ｓ
１　を出力する。格納順序記憶器８は、このＳ１　を入
力して最初に入力したことを記憶してアクセス制御器９
へ伝え、ホスト計算機２がデータの転送を開始する。ホ
スト計算機２がデータ転送を完了する前にＤＳＰ１がデ
ュアルポートメモリ６にデータを格納し格納終了信号Ｓ
２を出力した場合、Ｓ２を二番目に入力したことを記憶
する。この後、ホスト計算機２がデュアルポートメモリ
５からのデータ転送を終了したとすると、アクセス制御
器９を介して信号線１５よりその情報を受けてＳ２　を
最初とするように記憶の内容を書き替える。このように
、ＤＳＰ１がデュアルポートメモリをアクセスする毎に
格納終了信号の入力順を記憶し、ホスト計算機２がデー
タ転送を終了することにより記憶の内容を更新する。The storage order memory 8 receives the storage end signals S1, S2, S3 outputted from the DSP 1, and stores the input order. For example, first, if the DSP 1 stores data in the dual port memory 5, the storage end signal S
Outputs 1. The storage order memory 8 inputs this S1, stores the first input, and stores it in the access controller 9.
The host computer 2 then starts transferring the data. Before the host computer 2 completes data transfer, the DSP 1 stores the data in the dual port memory 6 and sends a storage completion signal S.
If 2 is output, it is remembered that S2 was input second. After this, when the host computer 2 finishes transferring data from the dual port memory 5, it receives this information from the signal line 15 via the access controller 9 and rewrites the memory contents so that S2 is the first. . In this way, each time the DSP 1 accesses the dual port memory, the input order of the storage end signals is stored, and the stored contents are updated when the host computer 2 ends the data transfer.

【００１７】ここで、動作例を図６に示す。デュアルポ
ートメモリ５に対する格納終了信号をＳ１，転送完了信
号をＬ１，デュアルポートメモリ６に対する格納終了信
号をＳ２，転送完了信号をＬ２，デュアルポートメモリ
７に対する格納終了信号をＳ３　，転送完了信号をＬ３
　とする。また、以下、ＤＳＰ１が内部メモリに蓄えら
れたデータをまとめてブロックと称する。An example of operation is shown in FIG. S1 is the storage completion signal for the dual port memory 5, L1 is the transfer completion signal, S2 is the storage completion signal for the dual port memory 6, L2 is the transfer completion signal, S3 is the storage completion signal for the dual port memory 7, and L3 is the transfer completion signal.
shall be. Further, hereinafter, the data stored in the internal memory of the DSP 1 will be collectively referred to as a block.

【００１８】図６において、時刻Ｔ１　からＤＳＰ１が
動作を開始したとすると、ＤＳＰ１はブロック■に対す
る演算処理をし、その結果を格納する。このとき、デュ
アルポートメモリ５，６，７には、データが格納されて
いないため、どのデュアルポートメモリでもアクセス可
能であり、データを格納することができる。そこで、Ｄ
ＳＰ１は時刻Ｔ２　でデュアルポートメモリ５にブロッ
ク■のデータを格納する。格納したら格納終了信号Ｓ１
　を出力する。ホスト計算機２はＳ１　を受けてデュア
ルポートメモリ５からブロック■のデータの転送を開始
する。一方、ブロック■のデータを転送中にＤＳＰ１は
次のブロック■の演算を行い時刻Ｔ３　でデュアルポー
トメモリ６にブロック■のデータを格納して格納終了信
号Ｓ２　を出力する。この時、ホスト計算機２はブロッ
ク■のデータを転送中であるためＳ２　を受信したこと
を格納順序記憶器８で記憶し、転送を終了した時刻Ｔ４
　に転送完了信号Ｌ１　を出力する。これによって認識
装置４はデュアルポートメモリ５にデータの格納が可能
となったことを認識する。そこで、ＤＳＰ１にデュアル
ポートメモリ５をアクセスさせ次のブロック■のデータ
を時刻Ｔ５で格納する。また、時刻Ｔ６では、デュアル
ポートメモリ５，６にＤＳＰ１の演算結果のデータが格
納されているため、ＤＳＰ１はデュアルポートメモリ７
にブロック■のデータを格納し、格納終了信号Ｓ３を出
力する。このとき、格納順序記憶器８は格納終了信号を
Ｓ１，Ｓ２，Ｓ３の順で記憶するため、アクセス制御器
９によって制御されたホスト計算機２は時刻Ｔ７　でデ
ュアルポートメモリ７からデータを転送する。このよう
に、ＤＳＰ１とホスト計算機２は並列にデュアルポート
メモリのアクセスを連続的に行うことができる。In FIG. 6, when the DSP 1 starts operating at time T1, the DSP 1 performs arithmetic processing on block (2) and stores the results. At this time, since no data is stored in the dual port memories 5, 6, and 7, any dual port memory can be accessed and data can be stored therein. Therefore, D
SP1 stores the data of block (2) in the dual port memory 5 at time T2. Once stored, storage end signal S1
Output. The host computer 2 receives S1 and starts transferring the data of block (2) from the dual port memory 5. On the other hand, while transferring the data of block (2), the DSP 1 performs calculations on the next block (2), stores the data of block (2) in the dual port memory 6 at time T3, and outputs a storage completion signal S2. At this time, the host computer 2 is in the process of transferring the data of block ■, so the storage order memory 8 stores the fact that it has received S2, and the transfer ends at time T4.
A transfer completion signal L1 is output to. As a result, the recognition device 4 recognizes that data can now be stored in the dual port memory 5. Therefore, the DSP 1 is caused to access the dual port memory 5 and the data of the next block (2) is stored at time T5. Moreover, at time T6, since the data of the calculation result of DSP1 is stored in the dual port memories 5 and 6, the DSP1 is stored in the dual port memory 7.
The data of block (2) is stored in and a storage end signal S3 is output. At this time, since the storage order storage 8 stores the storage end signals in the order of S1, S2, and S3, the host computer 2 controlled by the access controller 9 transfers the data from the dual port memory 7 at time T7. In this way, the DSP 1 and the host computer 2 can continuously access the dual port memory in parallel.

【００１９】デュアルポートメモリが二個、あるいは四
個以上である場合も同様の方法でデュアルポートメモリ
をアクセスすれば良い。[0019] Even when there are two or four or more dual port memories, the dual port memories may be accessed using the same method.

【００２０】このようにして、前処理用演算処理装置と
ホスト計算機とがお互いにアクセス可能なデュアルポー
トメモリを探し、両者が同時に同一のデュアルポートメ
モリをアクセスすることがないため、データの転送が効
率良く行われる。[0020] In this way, the preprocessing arithmetic processing unit and the host computer search for a mutually accessible dual port memory, and since both do not access the same dual port memory at the same time, data transfer is prevented. It is done efficiently.

【００２１】[0021]

【発明の効果】本発明によれば、ＤＳＰと演算処理装置
のメモリへのアクセスが効率的に行われ、信号処理時間
の短縮を図ることができる。According to the present invention, the memory of the DSP and the arithmetic processing unit can be accessed efficiently, and the signal processing time can be shortened.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明の一実施例であり、デュアルポートメモ
リを三個用いたデジタル信号処理装置のブロック図。FIG. 1 is a block diagram of a digital signal processing device using three dual port memories, which is an embodiment of the present invention.

【図２】前処理用演算処理装置の動作フローチャート。FIG. 2 is an operation flowchart of the preprocessing arithmetic processing device.

【図３】ホスト計算機の動作フローチャート。FIG. 3 is an operation flowchart of the host computer.

【図４】認識装置の動作フローチャート。FIG. 4 is an operation flowchart of the recognition device.

【図５】格納順序制御器の動作フローチャート。FIG. 5 is an operation flowchart of the storage order controller.

【図６】前処理用演算装置とホスト計算機の動作タイミ
ングを示す説明図。FIG. 6 is an explanatory diagram showing the operation timing of a preprocessing arithmetic unit and a host computer.

【符号の説明】[Explanation of symbols]

１…前処理用演算装置、２…ホスト計算機、４…認識装
置、５，６，７…デュアルポートメモリ、８…格納順序
記憶器、９…アクセス制御器。DESCRIPTION OF SYMBOLS 1... Preprocessing arithmetic device, 2... Host computer, 4... Recognition device, 5, 6, 7... Dual port memory, 8... Storage order storage device, 9... Access controller.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】第一の演算装置に入力信号を印加し、前記
第一の演算装置の出力信号を複数の入出力ポートを持つ
データ記憶手段の第一の入出力ポートに入力し、前記デ
ータ記憶手段の他の前記入出力ポートより出力信号を入
力する第二の演算装置からなるデジタル信号処理装置に
おいて、前記データ記憶手段を並列に複数個設け、前記
第一の演算装置が前記データ記憶手段毎に出力信号を出
力し終わったことを示す格納終了信号を出力し、前記格
納終了信号を入力し、入力した順序を記憶する順序記憶
手段と、前記順序記憶手段により前記データ記憶手段へ
のアクセスを制御するアクセス制御手段を設け、前記ア
クセス制御手段により前記第二の演算装置を制御し前記
データ記憶手段から前記第二の演算手段へ出力信号を転
送し、前記第二の演算手段は転送を終了した前記データ
記憶手段に対応する転送完了信号を出力し、前記転送完
了信号を入力して前記転送完了信号の対応する前記デー
タ記憶手段を認識し、前記第一の演算装置に認識した前
記データ記憶手段をアクセスさせる認識手段を設けたこ
とを特徴とするデジタル信号処理装置。1. Applying an input signal to a first arithmetic device, inputting an output signal of the first arithmetic device to a first input/output port of data storage means having a plurality of input/output ports, A digital signal processing device comprising a second arithmetic unit that inputs an output signal from the other input/output port of the storage means, wherein a plurality of the data storage means are provided in parallel, and the first arithmetic unit is connected to the data storage means. a sequence storage means for outputting a storage end signal indicating that the output signal has been outputted each time, inputting the storage end signal and storing the input order; and accessing the data storage means by the sequence storage means. an access control means for controlling the second arithmetic unit, the access control means to control the second arithmetic unit and transfer an output signal from the data storage means to the second arithmetic unit, and the second arithmetic unit to control the transfer. Outputting a transfer completion signal corresponding to the completed data storage means, inputting the transfer completion signal to recognize the data storage means to which the transfer completion signal corresponds, and transmitting the recognized data to the first arithmetic unit. A digital signal processing device characterized in that it is provided with recognition means for accessing storage means.