JPH0428228A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要］
半導体装置の製造方法に関し、
シリコン酸化膜に高電界を加えても正孔蓄積による絶縁
破壊を生じ難くすることができる半導体装置及びその製
造方法を提供することを目的とし、少なくともシリコン
を含有する酸化膜に該酸化膜耐圧を向上させるために窒
素イオンを注入角度５度以上１０度以下の範囲でイオン
注入し、次いで熱処理する工程を含むように構成する。
破壊を生じ難くすることができる半導体装置及びその製
造方法を提供することを目的とし、少なくともシリコン
を含有する酸化膜に該酸化膜耐圧を向上させるために窒
素イオンを注入角度５度以上１０度以下の範囲でイオン
注入し、次いで熱処理する工程を含むように構成する。
本発明は、シリコン酸化膜を有する半導体装置の製造方
法において、電界を加えたときの歩留まりを向上させる
ためにシリコン酸化膜に窒素を注入した絶縁膜に関する
。
法において、電界を加えたときの歩留まりを向上させる
ためにシリコン酸化膜に窒素を注入した絶縁膜に関する
。
近年のＬＳＩの高集積化に伴い、ゲート酸化膜や蓄積キ
ャパシター酸化膜に用いられるシリコン酸化膜は増々薄
くなってきている。一方電源電圧はスケールダウンに比
べて下げることができず、シリコン酸化膜にかかる電界
強度は増加する傾向にある。高電界ではシリコン酸化膜
は絶縁破壊を起こし易く、歩留まりも低下する。このた
め、歩留まりを向上させるため、容易に絶縁破壊を起こ
さないシリコン酸化膜を形成する技術が要求されている
。
ャパシター酸化膜に用いられるシリコン酸化膜は増々薄
くなってきている。一方電源電圧はスケールダウンに比
べて下げることができず、シリコン酸化膜にかかる電界
強度は増加する傾向にある。高電界ではシリコン酸化膜
は絶縁破壊を起こし易く、歩留まりも低下する。このた
め、歩留まりを向上させるため、容易に絶縁破壊を起こ
さないシリコン酸化膜を形成する技術が要求されている
。
従来の半導体装置においては、ゲート酸化膜（シリコン
酸化膜）や蓄積キャパシター酸化膜（シリコン酸化膜）
を酸素雰囲気中で熱処理あるいはＣＶＤ法により形成し
、そのシリコン酸化膜上部にポリＳｉ等の電極を堆積す
る等してＭＯ３構造を得ていた。
酸化膜）や蓄積キャパシター酸化膜（シリコン酸化膜）
を酸素雰囲気中で熱処理あるいはＣＶＤ法により形成し
、そのシリコン酸化膜上部にポリＳｉ等の電極を堆積す
る等してＭＯ３構造を得ていた。
ところが、」二層した半導体装置の製造方法では、素子
が微細化されるとスケーリングの法則により設計上シリ
コン酸化膜の膜厚を薄くしなければならず、このため、
シリコン酸化膜に加わる電界強度が大きくなりトンネル
電流が流れ易くなる。以下、これについては第４図に示
すシリコン酸化膜のエネルギーバンドを用いて具体的に
説明する。
が微細化されるとスケーリングの法則により設計上シリ
コン酸化膜の膜厚を薄くしなければならず、このため、
シリコン酸化膜に加わる電界強度が大きくなりトンネル
電流が流れ易くなる。以下、これについては第４図に示
すシリコン酸化膜のエネルギーバンドを用いて具体的に
説明する。
まず、ポリＳｉから電子を注入する場合を考える。シリ
コン酸化膜膜厚が厚い場合は、第４図（ａ）に示すバリ
ア幅Ｈ１が大きくなり電界強度が小さいためトンネル電
流はほとんど流れない。
コン酸化膜膜厚が厚い場合は、第４図（ａ）に示すバリ
ア幅Ｈ１が大きくなり電界強度が小さいためトンネル電
流はほとんど流れない。
ところが、シリコン酸化膜膜厚が薄くなると、第４図（
ｂ）に示すバリア幅Ｈ２が小さくなり電界強度が大きく
なるため、シリコン酸化膜に注入された電子は高いエネ
ルギーを持つので、インパクト・アイオニゼーションを
引き起こし電子と正孔が発生ずる。この時、シリコン酸
化膜中の移動度が高い電子は抜けるが正孔は酸化膜中に
残る。そして、時間とともに正札は酸化膜中に蓄積され
、それに伴い電子のトンネル確率が増加してトンネル電
流が増加する（第４図（Ｃ））。トンネル電流が増加す
ると蓄積される正孔も増えて電流増加に加速がつき、遂
には絶縁破壊に到る。
ｂ）に示すバリア幅Ｈ２が小さくなり電界強度が大きく
なるため、シリコン酸化膜に注入された電子は高いエネ
ルギーを持つので、インパクト・アイオニゼーションを
引き起こし電子と正孔が発生ずる。この時、シリコン酸
化膜中の移動度が高い電子は抜けるが正孔は酸化膜中に
残る。そして、時間とともに正札は酸化膜中に蓄積され
、それに伴い電子のトンネル確率が増加してトンネル電
流が増加する（第４図（Ｃ））。トンネル電流が増加す
ると蓄積される正孔も増えて電流増加に加速がつき、遂
には絶縁破壊に到る。
したがって、初期不良の少ない酸化膜が得られたとして
も、高電界を印加すると正孔が蓄積され絶縁破壊すると
いった問題を生じていた。
も、高電界を印加すると正孔が蓄積され絶縁破壊すると
いった問題を生じていた。
そこで本発明は、シリコン酸化膜に高電界を加えても正
孔蓄積による絶縁破壊を生じ難くすることができる半導
体装置の製造方法を提供することを目的とする。
孔蓄積による絶縁破壊を生じ難くすることができる半導
体装置の製造方法を提供することを目的とする。
本発明による半導体装置の製造方法は上記目的達成のた
め、少なくともシリコンを含有する酸化膜に該酸化膜耐
圧を向上させるために窒素イオンを注入角度５度以上１
０度以下の範囲でイオン注入し、次いで熱処理する工程
を含むものである。
め、少なくともシリコンを含有する酸化膜に該酸化膜耐
圧を向上させるために窒素イオンを注入角度５度以上１
０度以下の範囲でイオン注入し、次いで熱処理する工程
を含むものである。
本発明において、窒素イオンの注入角度の下限を５度と
したのは、注入角度が５度より小さくなると酸化膜表面
で反射され、イオン種が酸化膜中に取り込まれなくなっ
てしまうからである。また、注入角度の上限を１０度と
したのは、注入角度が１０度より大きくなると酸化膜を
突き抜けてＳｉノ＜ルクに達してしまうので、イオン種
が酸化膜中に取り込まれなくなり、また、注入加速電圧
を低く制御することが困難となってしまうからである。
したのは、注入角度が５度より小さくなると酸化膜表面
で反射され、イオン種が酸化膜中に取り込まれなくなっ
てしまうからである。また、注入角度の上限を１０度と
したのは、注入角度が１０度より大きくなると酸化膜を
突き抜けてＳｉノ＜ルクに達してしまうので、イオン種
が酸化膜中に取り込まれなくなり、また、注入加速電圧
を低く制御することが困難となってしまうからである。
本発明においては、前記酸化膜はリンが含有されている
ＰＳＧ膜、リン及びボロンが含有されているＢＰＳＧ膜
であってもよい。
ＰＳＧ膜、リン及びボロンが含有されているＢＰＳＧ膜
であってもよい。
本発明では、第３図（ｂ）に示す如くシリコン酸化膜中
にＮを位置するようにし、シリコン酸化膜の禁制帯中に
１−ラップを形成する。このため、シリコン酸化膜に高
電界を印加して電子をトンネルさせても、キャリアはト
ラップを介してシリコン酸化膜から抜けるためシリコン
酸化膜中に電荷が溜まることはない（ｊ＋、ｊｚ）。そ
のため、従来の第３図（ａ）に示す何もイオン注入して
いない場合化じるようなエネルギー・バンドがベンディ
ングすることもなく 、］、ＯＭＶ ／ ｃｍ以上の高
電界がかかるまで容易に絶縁破壊しない。
にＮを位置するようにし、シリコン酸化膜の禁制帯中に
１−ラップを形成する。このため、シリコン酸化膜に高
電界を印加して電子をトンネルさせても、キャリアはト
ラップを介してシリコン酸化膜から抜けるためシリコン
酸化膜中に電荷が溜まることはない（ｊ＋、ｊｚ）。そ
のため、従来の第３図（ａ）に示す何もイオン注入して
いない場合化じるようなエネルギー・バンドがベンディ
ングすることもなく 、］、ＯＭＶ ／ ｃｍ以上の高
電界がかかるまで容易に絶縁破壊しない。
したがって、このシリコン酸化膜をＭＯＳゲトやキャパ
シターの絶縁膜に用いた場合には、高電界に対し絶縁破
壊し難くすることができるため、信顛性の高いＬＳＩを
構成することができる。
シターの絶縁膜に用いた場合には、高電界に対し絶縁破
壊し難くすることができるため、信顛性の高いＬＳＩを
構成することができる。
以下、本発明を図面に基づいて説明する。
第１図及び第２図は本発明に係る半導体装置の製造方法
の一実施例を説明する図であり、第１図は一実施例の製
造方法を説明する図、第２図は一実施例の効果を説明す
る図である。図示例の製造方法はＭＯ３Ｉ−ランジスク
等の製造方法に適用することができる。第１図において
、ｌはＳｉ等からなる基板、２はＳ ｉ ０２等からな
るシリコン酸化膜、２ａ！ｉ′Ｎが含有されたシリコン
酸化膜である。
の一実施例を説明する図であり、第１図は一実施例の製
造方法を説明する図、第２図は一実施例の効果を説明す
る図である。図示例の製造方法はＭＯ３Ｉ−ランジスク
等の製造方法に適用することができる。第１図において
、ｌはＳｉ等からなる基板、２はＳ ｉ ０２等からな
るシリコン酸化膜、２ａ！ｉ′Ｎが含有されたシリコン
酸化膜である。
次に、その製造方法について説明する。
まず、第１図（ａ）に示す例えばｐ型Ｓ ｉ （１００
）からなる基板ｌを用い、第１図（ｂ）に示すように、
例えば１０００℃の乾燥酸素雰囲気中で基板１上にシリ
コン酸化膜２を膜厚が例えば２０ｎｍで形成する。
）からなる基板ｌを用い、第１図（ｂ）に示すように、
例えば１０００℃の乾燥酸素雰囲気中で基板１上にシリ
コン酸化膜２を膜厚が例えば２０ｎｍで形成する。
次に、第１図（Ｃ）に示すように、Ｎを７°の角度、エ
ネルギー１０ ＫｅＶでシリコン酸化膜２にイオン注入
することにより、第１図（ｄ）に示すような中央にＲＰ
（分布のピーク）を持つＮが含有されたシリコン酸
化膜２ａを得ることができる。
ネルギー１０ ＫｅＶでシリコン酸化膜２にイオン注入
することにより、第１図（ｄ）に示すような中央にＲＰ
（分布のピーク）を持つＮが含有されたシリコン酸
化膜２ａを得ることができる。
そして、このシリコン酸化膜２ａをゲート酸化膜や蓄積
キ、ドパジター酸化膜として用い、半導体装置を構成す
る。
キ、ドパジター酸化膜として用い、半導体装置を構成す
る。
すなわち、」二層実施例では、第２図（ａ）、（ｂ）に
示すように、ＭＯＳダイオードの酸化膜耐圧が向上して
いるかどうかの効果を示すヒストグラムを調べたところ
、Ｎを注入した第２図（ｂ）に示す場合では何も注入し
ていない第２図（ａ）に示す従来の場合（レファレンス
）と比較して分布が高耐圧側に鋭いピークをもつように
なり、１０ＭＶ／ｃｍ以上の耐圧をもつ良品率は従来の
レファレンスでは６９％であるが、Ｎを注入すると９２
％になっているのが判った。
示すように、ＭＯＳダイオードの酸化膜耐圧が向上して
いるかどうかの効果を示すヒストグラムを調べたところ
、Ｎを注入した第２図（ｂ）に示す場合では何も注入し
ていない第２図（ａ）に示す従来の場合（レファレンス
）と比較して分布が高耐圧側に鋭いピークをもつように
なり、１０ＭＶ／ｃｍ以上の耐圧をもつ良品率は従来の
レファレンスでは６９％であるが、Ｎを注入すると９２
％になっているのが判った。
なお、上記実施例ではシリコン酸化膜１にＮをイオン注
入して耐圧特性が優れている場合について説明したが、
本発明は、これに限定されるものではなく、イオン注入
後熱処理（例えば、１０００”１０分、Ｎガス雰囲中）
する場合であってもよく、この場合もＮをシリコン酸化
膜にイオン注入する場合と同様耐圧特性が優れている。
入して耐圧特性が優れている場合について説明したが、
本発明は、これに限定されるものではなく、イオン注入
後熱処理（例えば、１０００”１０分、Ｎガス雰囲中）
する場合であってもよく、この場合もＮをシリコン酸化
膜にイオン注入する場合と同様耐圧特性が優れている。
本発明によれば、シリコン酸化膜に高電界を加えても正
孔蓄積による絶縁破壊を生じ難くすることができるとい
う効果がある。
孔蓄積による絶縁破壊を生じ難くすることができるとい
う効果がある。
第１図及び第２図は本発明に係る半導体装置の製造方法
の一実施例を説明する図であり、第１図は一実施例の製
造方法を説明する図、第２図は一実施例の効果を説明す
る図、第３図は本発明の詳細な説明する図、 第４′図は従来例の課題を説明する図である。 １・・・・・・基板、 ２．２ａ・・・・・・シリコン酸化膜。 班１ ２／−−へ＼、 誼■
の一実施例を説明する図であり、第１図は一実施例の製
造方法を説明する図、第２図は一実施例の効果を説明す
る図、第３図は本発明の詳細な説明する図、 第４′図は従来例の課題を説明する図である。 １・・・・・・基板、 ２．２ａ・・・・・・シリコン酸化膜。 班１ ２／−−へ＼、 誼■
Claims (1)
- 少なくともシリコンを含有する酸化膜に該酸化膜耐圧
を向上させるために窒素イオンを注入角度５度以上１０
度以下の範囲でイオン注入し、次いで熱処理する工程を
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132934A JP2831805B2 (ja) | 1990-05-23 | 1990-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132934A JP2831805B2 (ja) | 1990-05-23 | 1990-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0428228A true JPH0428228A (ja) | 1992-01-30 |
| JP2831805B2 JP2831805B2 (ja) | 1998-12-02 |
Family
ID=15092917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132934A Expired - Fee Related JP2831805B2 (ja) | 1990-05-23 | 1990-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2831805B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11204793A (ja) * | 1997-10-24 | 1999-07-30 | Lsi Logic Corp | 電子デバイスのゲート酸化物を硬化させる方法及び半導体デバイス |
-
1990
- 1990-05-23 JP JP2132934A patent/JP2831805B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11204793A (ja) * | 1997-10-24 | 1999-07-30 | Lsi Logic Corp | 電子デバイスのゲート酸化物を硬化させる方法及び半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2831805B2 (ja) | 1998-12-02 |
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