JPH0428083A - 携帯型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、携帯型半導体記憶装置に係り、特に半導体
記憶装置の静電気対策に関する。

〔従来の技術〕

第５図及び第６図はそれぞれ従来の携帯型半導体記憶装
置を示す断面図及び平面図である。半導体記憶装置（１
）は複数の半導体メモリ（２）を搭載したプリント基板
（３）を有し、このプリント基板（３）がフレーム（４
）により固定されている。フレーム（４）の両面にはそ
れぞれ金属製のパネル（５）及び（６）が支持され、フ
レーム（４）の一端部には端末機（図示せず）とこの半
導体記憶装置（１）とを電気的に接続するためのコネク
タ（７）が設けられている。プリント基板（３）の接地
ライン（３ａ）とパネル（６）とはコイルバネ（８）に
よって電気的に接続されており、パネル（５）及び（６
）は第７図に示すように側部に形成された爪部（５ａ）
及び（６ａ）が互いに嵌合することにより電気的に接続
されている。

このような携帯型半導体記憶装置（１）は製造された後
、第８図に示すように端末機（９）に装着された状態で
静電気シミュレータ（１０）により静電気印加の試験が
行われる。まず、静電気シミュレータ（１０）では電源
（１１）により充電抵抗（１２）を介して放電コンデン
サ（１３）が充電される０次に、静電気シミュレータ（
１０）の電極（１６）を半導体記憶装置（１）のパネル
（５）あるいは（６）に接触させた状態でスイッチ（１
４）を切り替えることにより、放電コンデンサ（１３）
に蓄積された電荷が放電抵抗（１５）を介して半導体記
憶装置（１）のパネル（５）あるいは（６）に印加され
放電電流（１７）が流れる。尚、（１８）は外部インピ
ーダンスを示している。

〔発明が解決しようとする課題〕

このときの半導体記憶装置（１）内における放電電流（
１７）の流れ方を第９図に模式的に示す。静電気シミュ
レータ（１０）の電極（１６）を介してパネル（６）に
静電気が印加されると、パネル（６）からコイルバネ（
８）を通ってプリント基板（３）の接地ライン（３ａ）
に放電電流（１７）が流れる。

ところで、コイルバネ（８）はパネル（６）とプリント
基板（３）の接地ライン（３ａ）とを電気的に接続する
ためのものであるので、第５図及び第６図に示すように
、従来コネクタ（７）とは反対側の部分、すなわち回路
素子や配線が混みいっていない空間的な余裕のある部分
に配置されていた。このため、放を電流（１７）の一部
の電流（１７ｍ＞はプリント基板（３）の接地ライン（
３＆）及びコネクタ（７）の接地端子（７ａ）を介して
端末機（９）へ流れるが、他の電流（１７ｂ）は半導体
メモリ（２ン内を貫通し、コネクタ（７）の入出力端子
群（７ｂ）及び電源端子（７ｃ）を介して端末機（９）
へと流れる。尚、（１９）は半導体記憶装置（１）の接
地インピーダンスを示す。また、第１０図は半導体メモ
リ（２）内を放電電流（１７ｂ）が流れる様子を示すも
のである。

尚、放電電流の流れる方向は静電気シミュレータ（１０
）の電源（１１）の極性によって決定され、第８図のよ
うに充電抵抗（１２）側が正極の場合は半導体記憶装置
（１）から端末機（９）へと流れ、負極の場合は逆に端
末１　（９）から半導体記憶装置（１）へと流れる。ま
た、一般に静電気による放電電流は非常に大きく、例え
ば放電抵抗を２００Ω、放電コンデンサを２００ｐＦ、
印加電圧を１０ｋＶ、外部インピーダンスを０Ωとした
場合には、放電電流のピーク値は５０Ａになり、放１１
流の時定数はＺｏｏΩｘ　２００ｐＦ＝４０ｎｓｅｃと
なる。

このように従来の半導体記憶装置（１）では、大きな放
電電流（１７ｂ）が半導体メモリ（２）を貫通してしま
い、このため半導体メモリ（２）の劣化あるいは破壊の
恐れがあるという問題点があった。

また、コイルバネ（８）とコネクタ（７）とが離れてい
るために、半導体記憶装置（１）の接地インピーダンス
（１９）は無視できない大きさとなり、この接地インピ
ーダンス（１９）により逆起電圧ｅが発生する。逆起電
圧ｅは接地インピーダンス（１９）の実効インダクタン
スをＬとして、 ｅ＝　−Ｌ−ｄｉ／ｄｔ で表される。ただし、ｄｉは瞬時を流、ｄｔは瞬時電流
の流れる時間を示す。

従って、半導体記憶装置（１）の接地ライン（３ａ）と
他の信号線との間に電位差が生じ、半導体メモリ（２）
内の記憶データの破壊、半導体メモリ（２）の劣化さら
には破壊の恐れがあるという問題を生じていた。

この発明はこのような問題点を解消するためになされた
もので、パネルに静電気放電が生じても記憶データの破
壊及び半導体メモリ等の記憶手段の劣化・破壊を防止す
ることのできる携帯型半導体記憶装置を提供することを
目的とする。

〔課題を解決するための手段〕 この発明に係る携帯型半導体記憶装置は、データを記憶
するための記憶手段と、記憶手段を収容するケーシング
と、ケーシングに設けられ且つ接地端子及び記憶手段に
データを入出力するための入出力端子を含む複数の端子
を有する外部接続用コネクタと、接地端子の近傍に配置
され且つ接地端子とケーシングとを電気的に結合するた
めの結合素子とを備えたものである。

〔作用〕

この発明においては、静電気による放電電流は結合素子
によって抑制されると共にケーシングがらこの結合素子
を介してコネクタの接地端子に流れ、さらにこの接地端
子がら外部へ流れる。

〔実施例〕

以下、この発明の実施例を添付図面に基づいて説明する
。

第１図及び第２図はそれぞれこの発明の一実施例に係る
携帯型半導体記憶装置を示す断面図及び平面図である。

この携帯型半導体記憶装置（２１）はデータを記憶する
ための複数の半導体メモリ（２２）を搭載したプリント
基板（２３）を有しており、このプリント基板（２３）
がフレーム（２４）により固定されている。フレーム（
２４）の両面にはそれぞれ金属製のパネル（２５）及び
（２６）が支持され、フレーム（２４）の一端部には端
末機（図示せず）とこの半導体記憶装置（２１）とを電
気的に接続するための外部接続用コネクタ（２７）が設
けられている。

コネクタ（２７）は接地端子（２７ｍ）、複数の入出力
端子（２７ｂ）及び電源端子（図示せず）等の複数の端
子を有している。接地端子（２７ａ）はプリント基板（
２３）の接地ライン（２３ａ）に、各入出力端子（２７
ｂ）はプリント基板（２３）の配線（図示せず）を介し
て対応する半導体メモリ（２２）に接続されている。尚
、接地端子（２７ｍ）は入出力端子（２７ｂ）等の他の
端子よりコネクタ（２））の挿入口（２７ｄ）側に長さ
Ｄだけ長く形成されている。

フレーム（２４）には、コネクタ（２７）の接地端子（
２７ｍ）の近傍に貫通孔（２４ａ）が形成されている１
貫通孔（２４ａ）はプリント基板（２３）の接地ライン
（２３ａ）に対応する位置に形成されており、この貫通
孔（２４）内に結合素子となる結合コンデンサ（２８）
が収容されている。この結合コンデンサ（２８）により
プリント基板（２３）の接地ライン（２３ａ）とパネル
（２６）とが電気的に結合されている。

また、パネル（２５）及び（２６）は第２図に示すよう
にそれぞれ側部に複数の爪部（２５ａ）及び（２６ａ）
を有しており、対応する爪部（２５ａ）及び（２６ａ）
が互いに嵌合されている。これにより、パネル（２５）
及び（２６）は互いに電気的に接続され、常に同電位と
なる。

複数の半導体メモリ（２２）により記憶手段が、パネル
（２５）及び（２６）とフレーム（２４）とにより記憶
手段を収容するゲージングがそれぞれ構成されている。

次に、この実施例の動作について説明する。まず、第３
図に示すように、コネクタ（２７）により半導体記憶装
置（２１）を端末機（２９）に挿入し、この状態で第８
図に示した静電気シミュレータ（１０）の電極（１６）
を半導体記憶装置（２１）のパネル（２５）あるいは（
２６）に接触させて静電気を印加する。すると、パネル
（２６）から半導体記憶装置（２１）内部に放を電流（
３０）が流れようとするが、パネル（２６）は結合コン
デンサ（２８）を介してコネクタ（２７）の接地端子（
２７ａ）等に結合されているので、放電電流（３０）は
結合コンデンサ（２８）により直流的に遮断される。

すなわち、放電電流（３０）の交流会のみが結合コンデ
ンサ（２８）を通過し、コネクタ（２７）の接地端子（
２７ａ）から端末機（２９）へと流れる。

このとき、結合コンデンサ（２８）はコネクタ（２７）
の接地端子（２７ａ）の近傍に配置されているので、結
合コンデンサ（２８）を通過した放電電流（３０）は半
導体メモリ（２２）内やコネクタ（２７）の入出力端子
（２７ｂ）及び電源端子（２７ｃ）に流れることはなく
、結合コンデンサ（２８）からコネクタ（２７）の接地
端子（２７ａ）へ直接流れることになる。従って、放電
電流（３０）が貫通することにより半導体メモリ（２２
）が劣化したり破壊する恐れは回避される。

また、放電電流（３０）の直流分は結合コンデンサ（２
８）で遮断されるので、コネクタク２７）の接地端子（
２７ａ）を通過する放電電流（３０）の電流値は抑制さ
れる。このため、半導体メモリ（２２）等はより効果的
に保護されることとなる。

この実施例では結合素子として結合コンデンサ（２８〉
を用いているので、パネル（２５）及び（２６）に直流
的ノイズが重畳しても結合コンデンサ（２８）によって
遮断され、内蔵の半導体メモリ（２２）に影響は及ばな
い、また、第８図の静電気シミュレータ（１ｏ）による
試験が行われる際には、結合コンデンサ（２８）が静電
気シミュレータ（１ｏ）内の放電コンデンサ（１３）と
直列に接続されるので、これらの合成容量により放電時
定数を小さくすることが可能となり、等価的に放電エネ
ルギーを抑制することもできる。

尚、放電電流（３０）が流れる際にはコネクタ（２））
の接地端子（２７ａ）の電位は静電気シミュレータ（１
０）の放電コンデンサ（１３）の基準電位に比べて上昇
し、これに伴って各半導体メモリ（２２）の接地ライン
の電位も上昇する。しかし、半導体メモリ（２２）内に
は通常接地ラインと電源ラインとの間に多数のデカップ
リングコンデンサ等が実装されているため、半導体メモ
リ（２２）の電源ラインや信号ラインの電位は接地ライ
ンの電位に追従する。すなわち、接地ライン、と電源ラ
イン及び信号ラインとの間に電位差は発生せず、このた
め半導体メモリ（２２）内の記憶データの破壊、さらに
は半導体メモリ（２２）の劣化・破壊を防止することが
できる。

尚、放電電流（３０）が流れる際にはパネル（２５）及
び（２６）及びコネクタ（２））の接地端子（２７ａ）
等の電位が瞬間的に変化するので、これらに隣接する回
路及び信号線との間で沿面放電を起こさない沿面距離を
確保することが望ましい。一方、放電電流（３０）が流
れることにより端末ｌ１ｌ（２９）内の電子回路も電位
が上昇するが、端末機（２９）内においてもその電子回
路と他の部分との間に放電電流（３０）による電位上昇
に耐える沿面距離を確保すれば、電子回路の劣化・破壊
が防止される。

また、第１図に示したように、−コネクタ（２７）の接
地端子（２７ａ）は他の端子よりコネクタ（２７）の挿
入口（２７ｄ）側に長く形成されているので、半導体記
憶装置（２１）を端末機（２９）に挿入する際には、他
の端子に先駆けて接地端子（２７ａ）が端末機（２９〉
と接続される。このため、半導体記憶装置（２２）の静
電気対策はより効果的なものとなる。

尚、上述した放電電流（３０）の流れる方向は一例を示
したものであり、静電気シミュレータ（１０）の電源（
１１）の極性によっては逆方向、すなわち端末機　（２
９）からコネクタ（２７）の接地端子（２７ａ）及び結
合コンデンサ（２８）を介してパネル（２６）へと流れ
る。

上記の実施例では結合素子として結合コンデンサ（２８
）を用いたが、これに限るものではなく、第４Ａ図に示
すような結合抵抗（３８）を用いてもよい。

この場合、放電電流（３０）のピーク値は結合抵抗（３
８）の抵抗値によって小さく抑制される。さらに、結合
抵抗（３８）の接続により放電時定数を長くすることが
でき、放電電流（３０）によるコネクタ（２７）の接地
端子（２７ａ）の電位上昇に対して端末機（２９）内の
電子回路に用いられている各半導体素子の入出力端子の
電位上昇を助長することができる。すなわち、これらの
半導体素子において入出力端子と接地端子との間の電位
差発生を回避でき、半導体素子の破壊が防止される。

さらに、結合素子として第４Ｂ図に示すような過電圧保
護素子（４８）を用いてもよい。この過電圧保護素子（
４８）は、その端子間電圧が動作電圧（ブレークダウン
電圧）に達するまでは極めて大きなインピーダンスを有
して放電電流（３０）を直流的及び交流的に遮断し、動
作電圧を越えるとインピーダンスは小さくなって放電電
流（３０）をすみやかに接地端子（２７ａ）へと流す、
具体的には過電圧保護素子（４８）として双方向ツェナ
ーダイオード、サージアブソーバ、スパークギャップ等
を用いることができる。

また、第４Ｃ図のように結合コンデンサ（２８）と結合
抵抗（３８）とを直列接続したものを結合素子に用いて
もよい、この場合には、放電電流（３０）を直流的に遮
断すると共に電流値を抑制することができる。さらに、
第４ＤＩＮのように結合抵抗（３８）と過電圧保護素子
（４８）とを直列接続したものを結合素子に用いてもよ
い。この場合には、過電圧保護素子（４８）が動作状態
となり低インピーダンスとなっても結合抵抗（３８）に
より放電電流（３０）の値を小さく抑制することができ
る。

尚、結合コンデンサ（２８）及び結合抵抗（３８）の耐
電圧あるいは過電圧保護素子（４８）の動作電圧をＶ。

とし、第１図のパネル（２５）及び（２６）と半導体メ
モリ（２２）との間の絶縁破壊電圧を■８としたときに
、Ｖ、＞Ｖ、の関係を満たすような結合素子を用いるこ
とが望ましい。

また、第１図の実施例では結合コンデンサ（２８）をプ
リント基板（２３）とパネル（２６）との間で且つこれ
らを連結するように実装したが、結合素子をプリント基
板（２３）上に実装し、その一端子をコネクタ（２７）
の接地端子（２７ａ）に、他端子をパネル（２５）ある
いは（２６）にそれぞれ電気的に接続してもよい。

さらに、記憶手段としては半導体メモリ（２２）に限ら
ず、他の記憶媒体を用いてもよい。

〔発明の効果〕

以上説明したように、この発明に係る携帯型半導体記憶
装置は、データを記憶するための記憶手段と、記憶手段
を収容するケーシングと、ケーシングに設けられ且つ接
地端子及び記憶手段にデータを入出力するための入出力
端子を含む複数の端子を有する外部接続用コネクタと、
接地端子の近傍に配置され且つ接地端子とケーシングと
を電気的に結合するための結合素子とを備えているので
、パネルに静電気放電が生じても記憶データの破壊及び
記憶手段の劣化・破壊を防止することができる。

【図面の簡単な説明】

第１図及び第２図はそれぞれこの発明の一実施例に係る
携帯型半導体記憶装置を示す断面図及び平面図、第３図
は実施例の携帯型半導体記憶装置における放電電流の流
れ方を模式的に示す図、第４Ａ図ないし第４Ｄ図はそれ
ぞれ他の実施例における結合素子を示す図、第５図及び
第６図はそれぞれ従来の携帯型半導体記憶装置を示す断
面図及び平面図、第７図は第６図の１−１線断面図、第
８図は携帯型半導体記憶装置の静電気印加試験を行う際
のシステム図、第９図は従来の携帯型半導体記憶装置に
おける放を電流の流れ方を模式的に示す図、第１０図は
半導体メモリ内の放電電流の流れ方を示す図である。 図において、（２２）は半導体メモリ、（２４）はフレ
ーム、（２５）及び（２６）はパネル、（２７）はコネ
クタ、（２７ａ）は接地端子、（２７ｂ）は入出力端子
、（２７ｄ）は挿入口、（２８）は結合コンデンサ、（
３８）は結合抵抗、（４８）は過電圧保護素子である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）データを記憶するための記憶手段と、前記記憶手
   段を収容するケーシングと、 前記ケーシングに設けられ且つ接地端子及び前記記憶手
   段にデータを入出力するための入出力端子を含む複数の
   端子を有する外部接続用コネクタと、 前記接地端子の近傍に配置され且つ前記接地端子と前記
   ケーシングとを電気的に結合するための結合素子と を備えたことを特徴とする携帯型半導体記憶装置。
2. （２）前記コネクタの接地端子は、他の端子より前記コ
   ネクタの挿入口側に長く形成されている請求項１記載の
   装置。