JPH04280344A

JPH04280344A - メモリ装置

Info

Publication number: JPH04280344A
Application number: JP3067716A
Authority: JP
Inventors: Tetsuya Toi; 哲也戸井
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1991-03-08
Filing date: 1991-03-08
Publication date: 1992-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システムバスに複数の
バスマスタが接続される情報処理システムにおいて、前
記システムバスに接続されるメモリ装置に関する。

【０００２】

【従来の技術】従来より、例えば特開昭６０─１１４９
５３号公報に示されるように、システムバスに、ＣＰＵ
やダイレクトメモリアクセス（以下、ＤＭＡと記す。）
制御装置等の複数のバスマスタおよびメモリ装置が接続
され、バスアービタにより、同一時にはこれらのバスマ
スタのうちのただ一つが使用権を得るように制御される
情報処理システムがある。

【０００３】

【発明が解決しようとする課題】このような情報処理シ
ステムでは、あるバスマスタがメモリ装置にアクセスす
る場合、このバスマスタがシステムバスの使用要求をバ
スアービタに提示した時に、他のバスマスタが既にバス
を獲得して使用中のために、バスが空くまで待たされる
ことにより、そのバスマスタ本来の性能が発揮できない
状態、いわゆるバスネックとなることが多い。

【０００４】このバスネックを回避するため、例えば次
のような手段が考えられる。（１）システムバスを高速化する。（２）システムバスを多重化する。（３）バスマスタ個々にローカルなキャッシュメモリを
設ける。このうち、（１），（２）の手段は、システムバスの転
送能力を高めものであるが、必然的に独自のバスアーキ
テクチャとなり、標準バスを採用する場合は不可能であ
る。また、（３）の手段では、システムの物量が増すば
かりでなく、個々のローカルなキャッシュメモリとメイ
ンメモリの間のデータの一貫性を保証するための複雑な
制御が必要になる。また、キャッシュメモリのヒット率
が十分高くなければ、ミスヒット時にシステムバス上で
発生するブロック転送が逆に他のバスマスタのバス使用
を著しく妨げることになってしまう危険がある。なお、
特開昭５７─１０３１７８号公報には、キャッシュメモ
リのヒット率を向上させる技術が開示されている。

【０００５】上記（３）の手段でも上述の問題があるの
で、バスネックを回避する手段として、特開平１─２２
９３４５号公報に示されるように、メモリ装置側にキャ
ッシュメモリを設けることが考えられる。しかしながら
、この場合、バスマスタがメモリ装置にアクセスした際
にキャッシュメモリがミスヒットすると、メインメモリ
からキャッシュメモリにブロック転送が行われるが、こ
のブロック転送の間、メモリ装置にアクセスしているバ
スマスタが実際にはバスを使用していないのにもかかわ
らずバスを占有し続けるため、やはりバスネックが解消
されない。

【０００６】そこで本発明の目的は、バスマスタ間の競
合をできるだけ回避して、バスネックを解消できるよう
にしたメモリ装置を提供することにある。

【０００７】

【課題を解決するための手段】請求項１記載のメモリ装
置は、複数のバスマスタが接続され、同一時にはこれら
のバスマスタのうちバスアービタによって許可されたた
だ一つが使用するシステムバスに接続されるメモリ装置
であって、メインメモリと、このメインメモリとシステ
ムバスとの間に設けられ、メインメモリよりもアクセス
時間の短いキャッシュメモリと、メインメモリとキャッ
シュメモリとの間に設けられ、バスマスタからメモリ装
置への書き込み時にはキャッシュメモリからのデータを
一括保持して順次メインメモリに転送し、メモリ装置か
らバスマスタへの読み出し時にはメインメモリからの読
み出しデータを順次保持して１ライン長のデータが全て
読み出された後、一括してキャッシュメモリに転送する
ラインバッファと、メインメモリからラインバッファへ
のデータの転送の際、バスアービタに対してシステムバ
スを解放させる指示を送る制御手段とを備えたものであ
る。

【０００８】このメモリ装置では、このメモリ装置から
バスマスタへの読み出し時にキャッシュメモリがミスヒ
ットすると、メインメモリからキャッシュメモリへブロ
ック転送が行われるが、この際、メインメモリからの読
み出しデータはラインバッファに順次保持され１ライン
長のデータが全て読み出された後、このラインバッファ
から一括してキャッシュメモリに転送される。メインメ
モリからラインバッファへのデータの転送の際には、制
御装置がバスアービタに対してシステムバスを解放させ
る指示を送り、これによりシステムバスが解放される。

【０００９】請求項２記載の発明のメモリ装置は、請求
項１記載の発明におけるメインメモリをダイナミックＲ
ＡＭを用いて構成し、キャッシュメモリを高速スタティ
ックＲＡＭを用いて構成したものである。

【００１０】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１ないし図３は本発明の一実施例に係る
。

【００１１】図１は本発明の一実施例のメモリ装置を含
む情報処理システムの概略の構成を示すブロック図であ
る。この情報処理システムは、システムバス１１と、こ
のシステムバス１１に接続されたバスマスタとしてのＣ
ＰＵ１２、ＤＭＡ制御装置（１）２１およびＤＭＡ制御
装置（２）２２を備えている。これらＣＰＵ１２、ＤＭ
Ａ制御装置（１）２１およびＤＭＡ制御装置（２）２２
は、同一時にはこれらのバスマスタのうちのただ一つに
システムバス１１の使用許可を与えるバスアービタ２０
に接続されている。なお、ＣＰＵ１２はＣＰＵキャッシ
ュメモリ１３を介してシステムバス１１に接続されてお
り、ＣＰＵ１２とＣＰＵキャッシュメモリ１３とはＣＰ
Ｕバス１４を介して接続されている。また、ＤＭＡ制御
装置（１）２１はＩＳＤＮ等の高速通信回線２３に接続
され、これを制御し、ＤＭＡ制御装置（２）２２は固定
ディスク装置２４に接続され、これを制御している。ま
た、システムバス１１には本実施例のメモリ装置３１が
接続されている。また、システムバス１１には低速の入
出力制御装置１５を介して低速の入力装置１６、表示装
置１７および印字装置１８等が接続されている。

【００１２】メモリ装置３１は、システムバス１１に直
接、接続されるグローバルキャッシュメモリ３２と、キ
ャッシュバス３３を介してこのキャッシュメモリ３２に
接続されたラインバッファ３４と、バッファバス３５を
介してこのラインバッファ３４に接続されたメインメモ
リ３６と、グローバルキャッシュメモリ３２，ラインバ
ッファ３４およびメインメモリ３６を制御する制御回路
３７とを備えている。メインメモリ３６はダイナミック
ＲＡＭ（以下、ＤＲＡＭと記す。）を用いて構成され、
グローバルキャッシュメモリ３２はこのメインメモリ３
６よりもアクセス時間の短い高速のスタティックＲＡＭ
（以下、ＳＲＡＭと記す。）を用いて構成されている。また、制御回路３７はバスアービタ２０に接続されてい
る。

【００１３】図２はメモリ装置３１の詳細な構成を示す
ブロック図である。この図に示すように、キャッシュメ
モリ３２は、データメモリ４１と、タグメモリ４２と、
データメモリ４１とシステムバス１１の間に設けられた
セレクタ４３とを有している。ここで、システムバス１
１の幅は８ビットである。また、データメモリ４１のラ
イン長は４バイトであり、各ラインの８ビットのデータ
幅の４つの領域のうちの１つがセレクタ４３によって選
択的にシステムバス１１に接続されるようになっている
。また、タグメモリ４２は、データメモリ４１に記憶さ
れたデータのメインメモリ３６上のアドレス（Ａｄｄｒ
ｅｓｓ：図２ではＡＤＲと記す。）とそのデータが有効
（Ｖａｌｉｄ：図２ではＶと記す。）か否かを記憶する
ようになっている。

【００１４】ラインバッファ３４は、データメモリ４１
と同じライン長（ここでは４バイト）を持ち、このライ
ンバッファ３４の８ビット幅の各領域は、それぞれデー
タメモリ４１の８ビット幅の各領域に接続されている。また、メインメモリ３６は、ＤＲＡＭ４６と、このＤＲ
ＡＭ４６とラインバッファ３４との間に設けられたセレ
クタ４７とを有している。そして、ラインバッファ３４
の８ビット幅の各領域のうちの一つがセレクタ４７によ
って選択的にＤＲＡＭ２３に接続されるようになってい
る。ここで、セレクタ４３，４７は共に双方向性である
。

【００１５】次に、図３および図４を参照して本実施例
の動作について説明する。図３は本実施例の動作を説明
するためのタイムチャート、図４は従来の動作を説明す
るためのタイムチャートである。

【００１６】本実施例のメモリ装置３１では、バスマス
タからのメモリ装置３１へのデータの書き込み時は、シ
ステムバス１１からのデータはキャッシュメモリ３２に
書き込まれると共にメインメモリ３６に書き込まれる。この場合、キャッシュメモリ３２のデータメモリ４１か
らのラインデータはラインバッファ３４によって一括保
持され、セレクタ４７を介して順次メインメモリ３６の
ＤＲＡＭ４６に転送される。

【００１７】また、メモリ装置３１からバスマスタへの
データの読み出し時は、バスマスタは、まずキャッシュ
メモリ３２のタグメモリ４２にアクセスし、ヒットした
場合にはこのキャッシュメモリ３２のデータメモリ４１
から所望のデータが読み出される。一方、ミスヒット時
には、メインメモリ３６からキャッシュメモリ３２にブ
ロック転送が行われる。この場合、メインメモリ３６の
ＤＲＡＭ４６からの読み出しデータは、セレクタ４７を
介して順次ラインバッファ３４に蓄えられていき、この
ラインバッファ３４に１ライン長のデータが全て蓄えら
れた後、このラインバッファ３４からキャッシュメモリ
３２のデータメモリ４１に一括して転送される。図１に
示すように、キャッシュメモリ３２、ラインバッファ３
４およびメインメモリ３６の動作は制御回路３７によっ
て制御されるが、この制御回路３７は、メインメモリ３
６のＤＲＡＭ４６からラインバッファ３４へのデータの
転送の際、バスアービタ２０に対して、システムバス１
１を解放させる指示であるバス一時解放応答３９を送る
。これによりシステムバス１１が解放される。

【００１８】ここで、図３を用いて本実施例の動作の具
体例を説明する。この例では、（ｂ）に示すように、ま
ずＣＰＵ１２がＡ１　点においてバスアービタ２０に対
してバス使用要求を出す。このＣＰＵ１２はＢ１　点に
おいてバスアービタ２０からバス使用許可を受けてバス
使用権を獲得する。その後、ＣＰＵ１２はシステムバス
１１を介してメモリ装置３１にアクセスし、（ａ）に示
すようにシステムバス１１が使用中（ｂｕｓｙ）となる
。（ｃ）に示すように、Ｃ１　点においてＣＰＵ１２がグ
ローバルキャッシュメモリ３２のタグメモリ４２にアク
セスし、キャッシュメモリ３２がミスヒットであること
が判明すると、制御回路３７はＧ１　点においてバスア
ービタ２０にバス一時解放応答３９を送る。このバス一
時解放応答３９を受けたバスアービタ２０は、ＣＰＵ１
２に対してシステムバス１１の使用を中断させ、システ
ムバス１１が解放される。

【００１９】また、（ｅ）に示すように、制御回路３７
がバス一時解放応答３９を出すＧ１　点と同時のＤ１　
点において、メインメモリ３６のＤＲＡＭ４６が起動さ
れ、ＣＰＵ１２が要求するデータを含むブロックのデー
タがファーストページモード等を用いてＤＲＡＭ４６か
ら読み出され、セレクタ４７を介して順次ラインバッフ
ァ３４に蓄えられていき、このラインバッファ３４に１
ライン長のデータが全て蓄えられた時点で、（ｄ）に示
すように、ラインバッファ３４からキャッシュメモリ３
２のデータメモリ４１に一括して転送され、Ｅ１　点に
おいてこのデータ転送が完了する。

【００２０】この時点まで、キャッシュメモリ３２はア
イドル状態なので、他のバスマスタからのアクセス要求
を受け付けることが可能である。図３に示す例では、（
ｆ）に示すように、ＤＭＡ制御装置がＡ２　点において
バス使用要求を出し、ＣＰＵ１２がシステムバス１１を
解放した後のＢ２　点においてバス使用権を獲得し、（
ｃ）に示すＣ２　点においてキャッシュメモリ３２のタ
グメモリ４２にアクセスしている。そして、キャッシュ
メモリ３２がヒットし、Ｅ２　点においてキャッシュメ
モリ３２からＤＭＡ制御装置へのデータの転送が完了し
、ＤＭＡ制御装置は、Ｅ２　点と同時の（ｆ）に示すＦ
２　点においてシステムバス１１の使用を完了し、シス
テムバス１１を解放している。

【００２１】最初にメモリ装置３１にアクセスしたＣＰ
Ｕ１２は、キャッシュメモリ３２に所望のデータが転送
完了するまで、何度かバス使用要求を出し（Ａ３　点）
、バス使用権を獲得し（Ｂ３　点）、メモリ装置３１の
キャッシュメモリ３２にアクセスする（Ｃ３　点）が、
全てバス一時解放応答を受け（Ｇ３　点）、再度バスを
解放する。

【００２２】図３に示す例では、キャッシュメモリ３２
に所望のデータが転送完了した後、ＣＰＵ１２がＡ５　
点でバス使用要求を出す前に、ＤＭＡ制御装置がＡ４　
点においてバス使用要求を出し、Ｂ４　点においてバス
使用権を獲得し、Ｃ４　点においてキャッシュメモリ３
２にアクセスし、Ｅ４　点においてキャッシュメモリ３
２からＤＭＡ制御装置へのデータの転送が完了し、ＤＭ
Ａ制御装置はＦ４　点においてバスの使用を完了し、こ
れを解放している。

【００２３】キャッシュメモリ３２に所望のデータが転
送完了した後に、Ａ５　点でバス使用要求を出したＣＰ
Ｕ１２は、Ｂ５　点においてバス使用権を獲得し、Ｃ５
　点においてキャッシュメモリ３２のタグメモリ４２に
アクセスし、今度はヒットし、所望のデータがシステム
バス１１を介してデータメモリ４１よりＣＰＵ１２に渡
される。そして、Ｅ５　点において、キャッシュメモリ
３２からＣＰＵ１２へのデータの転送が完了し、ＣＰＵ
１２はＦ５　点においてバスの使用を完了し、これを解
放する。

【００２４】ここで、本実施例との比較のために、図４
を用いてラインバッファ３４を設けない従来のメモリ装
置の動作を説明する。このメモリ装置では、（ｂ）に示
すように、Ａ１１点でバス使用要求を出したＣＰＵは、
Ｂ１１点においてバス使用権を獲得し、（ｃ）に示すよ
うにＣ１１点においてグローバルキャッシュメモリにア
クセスする。キャッシュメモリがミスヒットであること
が判明すると、（ｄ）に示すようにＤ１１点において、
メインメモリのＤＲＡＭが起動され、ＣＰＵが要求する
データを含むブロックのデータが順次キャッシュメモリ
転送され、（ｂ）に示すようにＥ１１点においてこのデ
ータ転送が完了する。その後、所望のデータがシステム
バスを介してキャッシュメモリよりＣＰＵに渡される。そして、Ｆ１１点において、キャッシュメモリからＣＰ
Ｕへのデータの転送が完了し、ＣＰＵはバスの使用を完
了し、これを解放する。（ｅ）に示すように、Ａ１２点
でバス使用要求を出したＤＭＡ制御装置は、Ｆ１１点で
のバス解放後のＢ１２点においてバス使用権を獲得し、
Ｆ１２点においてバスの使用を完了し、これを解放する
。このように、従来のメモリ装置では、キャッシュメモ
リのミスヒット時には、（ａ）に示すようにブロック転
送期間を含むＢ１１点からＦ１１点までの間、システム
バスはずっとｂｕｓｙであり、バスネックが発生し易い
。

【００２５】これに対し本実施例では、キャッシュメモ
リ３２のデータメモリ４１のライン長を一回のブロック
転送容量とし、このライン長と同じ記憶容量のラインバ
ッファ３４を、キャッシュメモリ３２のデータメモリ４
１とメインメモリ３６のＤＲＡＭ４６との間に設け、キ
ャッシュメモリ３２のミスヒット時に発生するブロック
転送をＤＲＡＭ４６とデータメモリ４１の間で直接行う
のではなく、中間のラインバッファ３４を介して分割し
て行っている。しかも、ＤＲＡＭ４６とラインバッファ
３４との間の複数回（＝ライン長〔バイト〕／ＤＲＡＭ
４６のデータ幅〔バイト〕）のデータ転送の間、アクセ
ス要求しているバスマスタを一時的にシステムバス１１
から切り離すように制御している。従って、その間、シ
ステムバス１１およびキャッシュメモリ３２が解放され
、他のバスマスタがキャッシュメモリ３２のヒットして
いる他のアドレスエントリとデータのやりとりをするこ
とができる。このように本実施例によれば、他のバスマ
スタから見て、システムバス１１のみならずキャッシュ
メモリ３２までもがアイドル状態になる比率が高く、効
果的にバスネックを回避することができる。しかも、従
来の改善策で問題となる事項とは一切関係なく、システ
ムのバスネックを解消することができる。

【００２６】また、本発明におけるラインバッファの容
量は、８バイト〜１２８バイト程度であるので、ＡＳＩ
Ｃ等へ内蔵することが容易であり、ＤＲＡＭやキャッシ
ュメモリの制御回路等のＡＳＩＣに組み込めば、ライン
バッファを設けることによるハードウェアの物量の増加
はほとんど無視できる。

【００２７】なお、本発明は上記実施例に限定されず、
例えば、システムバス上のバスマスタはＣＰＵとＤＭＡ
制御装置との組み合わせに限らず、また、ＣＰＵはロー
カルなキャッシュメモリを持たないものでも良い。

【００２８】また、実施例では、システムバス１１の幅
を８ビット、データメモリ４１およびラインバッファ３
４のライン長を４バイト、ＤＲＡＭ４６のデータ幅を８
ビットとしたが、本発明はこれらの条件に限定されず、
データメモリ４１とシステムバス１１の間、ラインバッ
ファ３４とＤＲＡＭ４６の間は、双方向セレクタ４３，
４７によりデータ幅の整合をとるので、任意のデータ幅
が可能である。

【００２９】また、バスアービタは、実施例に示したよ
うな集中型に限らず、各バスマスタに設ける分散型でも
良い。

【００３０】

【発明の効果】以上説明したように本発明によれば、メ
モリ装置のメインメモリとキャッシュメモリの間にライ
ンバッファを設け、キャッシュメモリのミスヒット時に
発生するブロック転送をラインバッファを介して行い、
メインメモリからラインバッファへのデータの転送の際
、システムバスを解放させるようにしたので、バスマス
タ間の競合をできるだけ回避して、バスネックを解消で
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のメモリ装置を含む情報処理
システムの概略の構成を示すブロック図である。

【図２】本発明の一実施例のメモリ装置の詳細な構成を
示すブロック図である。

【図３】本発明の一実施例のメモリ装置の動作を説明す
るためのタイムチャートである。

【図４】従来のメモリ装置の動作を説明するためのタイ
ムチャートである。

【符号の説明】

１１　　システムバス１２　　ＣＰＵ２０　　バスアービタ２１，２２　　ＤＭＡ制御装置３１　　メモリ装置３２　　グローバルキャッシュメモリ３４　　ラインバッファ３６　　メインメモリ３７　　制御回路

Claims

【特許請求の範囲】

【請求項１】　　複数のバスマスタが接続され、同一時
にはこれらのバスマスタのうちバスアービタによって許
可されたただ一つが使用するシステムバスに接続される
メモリ装置であって、メインメモリと、このメインメモ
リと前記システムバスとの間に設けられ、前記メインメ
モリよりもアクセス時間の短いキャッシュメモリと、前
記メインメモリと前記キャッシュメモリとの間に設けら
れ、バスマスタからメモリ装置への書き込み時には前記
キャッシュメモリからのデータを一括保持して順次メイ
ンメモリに転送し、メモリ装置からバスマスタへの読み
出し時には前記メインメモリからの読み出しデータを順
次保持して１ライン長のデータが全て読み出された後、
一括してキャッシュメモリに転送するラインバッファと
、前記メインメモリから前記ラインバッファへのデータ
の転送の際、前記バスアービタに対してシステムバスを
解放させる指示を送る制御手段とを具備することを特徴
とするメモリ装置。
【請求項２】　　複数のバスマスタが接続され、同一時
にはこれらのバスマスタのうちバスアービタによって許
可されたただ一つが使用するシステムバスに接続される
メモリ装置であって、ダイナミックＲＡＭを用いて構成
されるメインメモリと、このメインメモリと前記システ
ムバスとの間に設けられ、高速スタティックＲＡＭを用
いて構成されるキャッシュメモリと、前記メインメモリ
と前記キャッシュメモリとの間に設けられ、バスマスタ
からメモリ装置への書き込み時には前記キャッシュメモ
リからのデータを一括保持して順次メインメモリに転送
し、メモリ装置からバスマスタへの読み出し時には前記
メインメモリからの読み出しデータを順次保持して１ラ
イン長のデータが全て読み出された後、一括してキャッ
シュメモリに転送するラインバッファと、前記メインメ
モリから前記ラインバッファへのデータの転送の際、前
記バスアービタに対してシステムバスを解放させる指示
を送る制御手段とを具備することを特徴とするメモリ装
置。