JPH04279050A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、半導体装置の耐湿性を向上させ
る技術に関するものである。 【０００２】 【従来の技術】半導体装置においては、現在アルミニウ
ム配線が多く用いられている。アルミニウム配線は、非
常に腐食し易い。この配線腐食は、コロージョンと呼ば
れ、半導体集積回路装置の信頼性を考える上で非常に重
要な問題である。アルミニウム配線を腐食させる原因の
１つとしてあげられるのが、水分であり、この水分の侵
入によって半導体装置の耐湿性が劣化する。特に、プラ
スチック樹脂によりモールドされたいわゆるプラスチッ
クパッケージでは、プラスチック樹脂とリードである銅
などの金属との密着性が悪いため、パッケージ側面のリ
ードの部分からの水の侵入を完全に防ぐことが困難であ
る。また、プラスチック樹脂自体にも多少の吸湿性があ
る。 【０００３】このため、従来、半導体チップの耐湿性向
上の対策として、パッシベーション膜（表面保護膜）が
用いられている。パッシベーション膜としては、シリコ
ン窒化膜（Ｓｉ３Ｎ４）もしくはＳｉ３Ｎ４／ＰＳＧか
らなる積層体などが使用されている。しかし、パッシペ
ーション膜は、半導体チップの上方向からの水の侵入に
対しては効果がある。しかし、半導体装置の製造工程に
おいて、ウェハ全面にパッシペーション膜を形成した後
、ウェハをダイシングしてチップが切り出される。この
ため、チップの側面はバッシベーション膜によって被覆
されていないので、チップ側面からの水の侵入が大きな
問題となる。侵入した水分は、絶縁膜として使用したＢ
ＰＳＧやＰＳＧと接触して燐酸を生じ、この燐酸がアル
ミニウム配線などを腐食するのである。 【０００４】図１７は、半導体ウエハをダイシングして
得られた従来の技術による半導体装置の半導体チップ端
部の断面図、図１８は、同じく従来の技術による半導体
装置の平面図を示すものである。半導体チップは、通常
中心部分の素子や配線、ボンディングパッド等が形成さ
れている素子領域と半導体チップ周辺に存在する非素子
領域とに分けられる。図１７に示すように、従来の技術
による半導体装置では、チップの上方向からの水分の侵
入は、表面保護膜であるＳｉ３Ｎ４膜２０によって防ぐ
ことができるが、半導体ウェハのダイシングラインに沿
ってダイシングされたチップの側面では、Ｓｉ３Ｎ４膜
２０の下方にあるフィ−ルド酸化膜１１やＢＰＳＧ（ボ
ロンを含んだ燐シリゲートガラス）膜１３やＳｉＯ２
膜１７などが半導体基板１０上において露出している。 半導体基板１０上には、その他にポリシリコン電極１２
、このポリシリコン電極に接続される一層目のアルミニ
ウム配線１６および二層目のアルミニウム配線１９が形
成されている。 【０００５】図１８に示した半導体装置では、半導体チ
ップ５１上に複数のトランジスタやキャパシタなどの素
子や配線が形成されている領域５３（以下、機能領域と
いう。）と配線５７とが形成されている。半導体チップ
の各辺に沿って、外部と接続するボンディングパッド５
２が形成されており、配線５７がボンディングパッド５
２と内部の回路とを電気的に接続している。したがって
、この半導体装置の素子領域は、機能領域、配線および
ボンディングパッドを含む部分をいう。しかし、同図か
ら分かるように、機能領域５３の部分はチップ端部であ
る辺５４に接近している。すなわち、非素子領域の幅が
せまい。このため、チップ側面から水が侵入し、その結
果、アルミニウム配線や素子が腐食し、動作不良を起こ
しやすいことが耐湿性試験などにおいて確認されている
。ところで、水分の侵入経路は、主に、膜と膜の界面で
あり、特に密着性の悪い膜と膜の間、例えばＢＰＳＧ膜
（ボロンを含む燐シリゲートガラス膜）とＰＣＶＤＳｉ
Ｏ２ （プラズマＣＶＤ法により形成されたＳｉＯ２
）膜の間で水分が侵入しやすいことが分かっている。Ｐ
ＣＶＤＳｉＯ２ 膜は、その他ＰＳＧ膜とも余り良好な
関係を有していない。 【０００６】 【発明が解決しようとする課題】このように、従来の半
導体装置では、半導体ウエハをダイシングして形成した
半導体チップの切断面がある側面からの水分の侵入によ
り、チップ内部のアルミニウム配線や素子が腐食し、動
作不良を起こすという問題点があった。本発明の目的は
以上のような従来の半導体装置の問題点に鑑み、半導体
チップ側面からの水の侵入を防いで半導体装置の耐湿性
を向上させることにある。 【０００７】 【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、この半導体基板の少なくとも１つの辺に
沿って配列された複数のボンディングパッドと、前記半
導体基板の少なくとも１つの辺とその辺に対向する前記
ボンディングパッドとの間に設けられ、水分の侵入を防
止する手段を備えた少なくとも２層からなる絶縁膜とを
具備したことを特徴としている。この前記水分の侵入を
防止する手段は、前記絶縁膜の少なくとも２層に形成さ
れた溝構造もしくは前記絶縁膜の任意の層間に形成され
た金属膜であることを特徴としている。前記溝構造の巾
は、２μｍ〜３０μｍが適当であり、更に、溝内にＷ、
ＣｕおよびＡｌのうちの少なくとも１つの金属を埋め込
むこともできる。また、溝構造は、前記絶縁膜を支持す
る半導体基板表面を露出しないようにする事ができる。 溝構造は、前記半導体基板の各辺に沿って形成され互い
に繋がっているようにすることもできるが、半導体基板
の辺に沿って、ボンディングパッドが他の部分より高密
度に配列している部分と前記半導体基板の辺との間にの
み形成されているか、もしくは、半導体基板の辺に沿っ
て、前記半導体基板の中央部分に形成された素子および
配線からなる機能領域が、前記半導体基板の辺の方向に
、互いに隣接するボンディングパッド間にまで突出して
いる部分と前記半導体基板の辺との間に形成されている
ように、必要に応じて形成することができる。前記絶縁
膜は、互いに密着性の良くない積層された少なくとも２
つの層を含み、溝構造が、この２つの層の接合部分を分
断するように形成されている。 【０００８】本発明の半導体装置の製造方法は、半導体
ウエハに絶縁膜を形成する工程と、前記半導体ウエハの
ダイシングラインに沿って配列される複数のボンディン
グパッドを形成する工程と、前記絶縁膜にコンタクトホ
−ルもしくはビア（Ｖｉａ）ホ−ルを形成すると同時に
溝構造を、前記ダイシングラインと前記複数のボンディ
ングパッドとの間に配置するように形成する工程とを備
えていることを第１の特徴としている。また、本発明の
半導体装置の製造方法は、半導体ウエハに複数の絶縁膜
を形成する工程と、この半導体ウエハのダイシングライ
ンに沿って配列される複数のボンディングパッドを形成
する工程と、前記複数の絶縁膜の任意の間に配線および
金属膜を同時に形成し、かつ、この金属膜は、前記半導
体ウエハのダイシングラインとそれに対向する前記複数
のボンディングパッドとの間に配置するように形成する
工程とを備えていることを第２の特徴としている。さら
に、本発明の半導体装置の製造方法は、半導体ウエハ上
に、前記半導体ウエハのダイシングラインに沿って配列
された複数のボンディングパッドと、前記半導体ウエハ
のダイシングラインに対向する前記複数のボンディング
パッドとの間に設けられ、溝構造を備えた少なくとも２
層からなる絶縁膜とを形成する工程と、溝構造をダイシ
ングマ−クとして、半導体ウエハをダイシングラインに
沿って切断して複数の半導体チップを形成する工程とを
備えたことを第３の特徴としている。 【０００９】 【作用】本発明の半導体装置においては、ボンディング
パッドとチップの辺との間つまりチップの外周部の全部
または一部に、あるいはチップの辺と素子領域との間の
非素子領域に、溝構造や金属膜などの水分の侵入を防止
する手段を形成しているので、この部分で密着性の悪い
２つの膜の接合部分が寸断される。このため、チップの
側面から侵入した水がチップ内部の素子領域へ侵入する
ことがない。また、これらの手段を形成するにあたって
は、絶縁膜におけるコンタクトホ−ルやビアホ−ルなど
の形成工程に合わせて行うので、格別工程数を増やすこ
と無く実施することができる。 【００１０】 【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。 【００１１】まず、図１乃至図３を参照して、本発明の
第１の実施例について説明する。図１（ａ）は、半導体
チップの１部の断面図を示すものであり、シリコン半導
体基板１０上にフィールド酸化膜１１とポリシリコン電
極層１２とを形成し、その上に、ＳｉＯ２ 膜を温度約
４００℃の減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により形成し、さらに、こ
の上にＢＰＳＧ膜を形成することにより絶縁膜である二
重構造のＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３を形成する
。右辺の側面Ａが、シリコンウエハをダイシングライン
に沿って切断し、切り出した半導体チップの１つの辺を
示すものである。 【００１２】次に、同図（ｂ）に示すように、フォトマ
スク（図示せず）を利用してＢＰＳＧ／ＣＶＤＳｉＯ２
膜１３をエッチングすることにより、コンタクトホー
ル１４と溝構造１５とを同時に形成する。このとき、溝
構造１５はフィールド酸化膜１１まで達するように形成
し、溝構造の幅は、１０μｍであり、その深さは、およ
そ１μｍである。図においては、フィールド酸化膜１１
の一部もエッチングされているが、ＢＰＳＧ／ＣＶＤＳ
ｉＯ２ 膜１３とその上に形成されるＳｉＯ２ 膜との
密着性が悪いのであれば、少なくともＢＰＳＧ／ＣＶＤ
ＳｉＯ２ 膜１３が完全にエッチングされていればよい
。また、ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３のＢＰＳＧ
膜とその上に形成されるＳｉＯ２ 膜との密着性が悪い
のであれば、少なくともＢＰＳＧ膜が完全にエッチング
されていればよい。つまり、溝構造部分において、密着
性の悪い２つの膜が接合されないようにすれば効果が得
られる。 【００１３】次に、図２（ａ）に示すように、アルミニ
ウムをスパッタリングにより蒸着し、フォトマスク（図
示せず）を利用して所望の形にパターニングすることに
より一層目のアルミニウム配線１６を形成する。つぎに
、図２（ｂ）に示すように、温度約３００℃のプラズマ
ＣＶＤ法により層間絶縁膜であるＰＣＶＤＳｉＯ２ 膜
１７を、一層目のアルミニウム配線１６上、フィールド
酸化膜１１上及びＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３上
とに堆積する。次に、図３（ａ）に示すように、フォト
マスク（図示せず）を利用して、ビア（Ｖｉａ）ホール
１８をリアクティブイオンエッチングにより形成する。 さらに、図３（ｂ）に示すように、アルミニウムをスパ
ッタリングにより蒸着し、このアルミニウムをパターニ
ングし、二層目のアルミニウム配線１９を形成する。最
後に表面保護膜であるＳｉ３Ｎ４膜２０を、温度約４０
０℃の減圧ＣＶＤ法により堆積して半導体装置を形成す
る。図に示すように、溝構造１５は、半導体チップの側
面Ａから、それより内部のボンディングパッド（図示せ
ず）が形成されている部分までの間の非素子領域に配置
されている。 【００１４】次に図４乃至図６を参照して、本発明の第
２の実施例について説明する。図４（ａ）に示すように
、シリコン半導体基板に形成したフィールド酸化膜１１
およびポリシリコン電極１２上とに、ＳｉＯ２ 膜をＣ
ＶＤ法により形成し、さらにこの上にＢＰＳＧ膜を形成
して二重構造の絶縁膜であるＢＰＳＧ／ＣＶＤＳｉＯ２
膜１３を形成する。右辺の側面Ａは、本実施例の半導
体チップの１辺を示す。次に、フォトマスク（図示せず
）を利用してＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３をエッ
チングすることにより、コンタクトホール１４を形成す
る。 このときは、まだ溝構造を形成しない。次に、同図（ｂ
）に示すように、アルミニウムをスパッタリングにより
蒸着し、フォトマスク（図示せず）を利用して所望の形
にパターニングし、一層目のアルミニウム配線１６を形
成する。次に、図５（ａ）に示すように、プラズマＣＶ
Ｄ法により層間絶縁膜であるＰＣＶＤＳｉＯ２ 膜１７
を堆積する。次に、図５（ｂ）に示すように、フォトマ
スク（図示せず）を利用して、ビアホール１８と溝構造
１５とをリアクティブイオンエッチングにより同時に形
成する。溝構造１５の幅は、１２μｍ、深さは１．７μ
ｍである。さらに、アルミニウムを蒸着し、パターニン
グして二層目のアルミニウム配線１９を形成する。最後
に表面保護膜であるＳｉ３Ｎ４膜２０を減圧ＣＶＤ法に
より形成し、図６のような構造の半導体装置を形成する
。図に示すように、溝構造１５は、半導体チップの１つ
の辺（右側面Ａ）から、その内部のボンディングパッド
（図示せず）までの非素子領域に形成されている。 【００１５】次に、図７を参照してコンタクトホール形
成工程とビアホ−ル形成工程の両工程を利用して溝構造
の形成を行う第３の実施例を説明する。図７においては
、半導体基板１０上に、フィールド酸化膜１１が形成さ
れ、この上に、ポリシリコン電極１２と二重構造のＢＰ
ＳＧ／ＣＶＤＳｉＯ２ 膜１３とが形成されている。そ
して、これらポリシリコン電極１２と二重構造のＢＰＳ
Ｇ／ＣＶＤＳｉＯ２ 膜１３との上には、一層目のアル
ミニウム配線１６およびこれを介してプラズマＣＶＤ法
によりＰＣＶＤＳｉＯ２ 膜１７が形成されている。こ
のＰＣＶＤＳｉＯ２ 膜１７にはビアホールを設け、こ
のビアホールにより二層目のアルミニウム配線１９と一
層目のアルミニウム配線１６のコンタクトをとっている
。溝構造１５は、コンタクトホール形成工程とビアホー
ル形成工程との両工程を利用して形成されているため、
表面保護膜であるＳｉ３Ｎ４／ＰＳＧ膜２１が半導体基
板１０まで達している。ただし、半導体基板１０の表面
は、このＳｉ３Ｎ４／ＰＳＧ膜２１で完全に覆われてい
る。この時の溝構造１５の深さは、約２．４μｍである
。右側面Ａは、本実施例の半導体チップの１辺を示して
いる。 そして、この溝構造１５は、この辺から、内部に設けた
ボンディングパッド（図示せず）までの間の非素子領域
に形成されている。この例では、ビアホ−ル形成工程に
おける溝構造形成時に基板を露出させているが、汚染不
純物が基板内に侵入する恐れがあるので、フィ−ルド酸
化膜は、完全にはエッチング除去しないで少し残すのが
好ましい。また、２工程で形成した溝構造は、それぞれ
別の位置に配置することもできる。 【００１６
】前述のように、溝構造はどの工程において形成しても
よいが、互いに密着性の悪い２つの膜の少なくとも一方
をエッチングすることにより溝構造部分において、密着
性の悪い２つの膜の接合面が寸断され、密着性の良い２
つの膜が接合されるようにすることより有効な効果が得
られる。 【００１７】ついで、図８を参照してアルミニウム配線
が一層である場合の第４の実施例を説明する。図８にお
いては、シリコン半導体基板１０上に形成されたフィー
ルド酸化膜１１上に、ポリシリコン電極１２と二重構造
のＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３とが形成されてい
る。そして、これらポリシリコン電極１２と二重構造の
ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３との上には、一層目
のアルミニウム配線１６およびこれを介して表面保護膜
であるＳｉ３Ｎ４膜２０が形成されている。右側面Ａは
この実施例の半導体チップの１辺を示し、ここから、内
部のボンディングパッドが形成されている間の非素子領
域に溝構造１５が配置されている。さらに、本発明は、
三層以上のアルミニウム配線を有する半導体装置におい
ても効果が得られる。 【００１８】次に、図１４を参照して第５の実施例を説
明する。まず、シリコン半導体基板１０に形成されたフ
ィ−ルド酸化膜１１とポリシリコン電極１２上にＳｉＯ
２ 膜を温度約４００℃の減圧ＣＶＤ法により形成し、
さらに、この上にＢＰＳＧ膜を形成することにより層間
絶縁膜である二重構造のＢＰＳＧ／ＣＶＤＳｉＯ２ 膜
１３を形成する。ついで、図示しないフォトマスクを利
用してＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３をエッチング
し、コンタクトホ−ル１４と溝構造１５とを同時に形成
する。 溝構造１５はフィ−ルド酸化膜１１まで達するように形
成する。この溝構造の幅は、１０μｍ程度である。この
図では、フィ−ルド酸化膜１１の１部もエッチングされ
ているが、ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３とその上
に形成されるＳｉＯ２ 膜との密着性が悪い場合には、
少なくともＢＰＳＧ／ＣＶＤＳｉＯ２ 膜が、溝構造部
分において密着性の悪い２つの膜が接合されないように
、完全にエッチングされていれば良い。つぎに、コンタ
クトホ−ル１４のなかにタングステン２３を埋め込みＣ
ＶＤ法によって充填し、同時に、溝構造１５にも同じタ
ングステン２２を埋め込む（図１４（ａ））。その後、
アルミニウムをスパッタリングによりコンタクトホ−ル
１４およびＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３上に蒸着
し、フォトマスクを利用して所望の形にパタ−ニングし
て１層目のアルミニウム配線１６を形成する。 【００１９】この配線１６は、コンタクトホ−ル１４内
のタングステン２３を介してポリシリコン電極１２と電
気的に接続されている。その後、この配線１６を含んで
ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３及び溝構造１５内の
タングステン２２上に、温度約３００℃でプラズマＣＶ
Ｄ法によって、層間絶縁膜であるＰＣＶＤＳｉＯ２ 膜
１７を堆積する。この絶縁膜１７を、フォトマスクを利
用してリアクティブエッチングし、ビアホ−ル１８を形
成する。このビアホ−ル１８に前工程と同様に埋め込み
ＣＶＤ法によりタングステン２４を埋め込み、そして、
アルミニウムをスパッタリングにより埋め込まれたタン
グステン２４及び絶縁膜１７上に蒸着し、フォトマスク
を利用して所望に形にパタ−ニングして２層目のアルミ
ニウム配線１９を形成する。最後に、表面保護層である
Ｓｉ３Ｎ４膜２０を、温度約４００℃の減圧法により堆
積する（図１４（ｂ））。図の右側面Ａは、半導体ウエ
ハをダイシングして切り出した本実施例の半導体チップ
の１辺であり、溝構造１５は、この辺とこれより内部に
設けたボンディングパッド（図示せず）との間の非素子
領域に形成されることになる。水分は、この側面Ａから
ＰＣＶＤＳｉＯ２ 膜とＢＰＳＧ／ＣＶＤＳｉＯ２ 膜
との界面を通って内部に侵入するが、この溝構造１５で
侵入がとまり、金属の腐食は、ここのみで行われ、内部
の素子領域の金属等の腐食は生じない。また、溝構造１
５内のタングステン２２の存在は、その上のＰＣＶＤＳ
ｉＯ２ 膜１７の平坦化に有益である。 【００２０】次に、図９乃至図１３を用いて、本発明の
溝構造が半導体チップ上にどのような位置に設けられる
かを第６の実施例として説明する。まず、図９では、半
導体チップ５１上に複数のボンディングパッド５２と、
トランジスタやキャパシタ等が形成されている機能領域
５３とが形成されている。ボンディングパッドの１辺の
長さは、およそ１００μｍである。半導体チップ５１は
、複数の素子領域が形成された半導体ウエハのダイシン
グによってこのウェハから切り出されている。そして、
これら複数のボンディングパッド５２各々の半導体チッ
プ５１の任意の辺５４に最も近い部分を結んだ直線５５
とこの辺５４との間の非素子領域に、辺５４に対してほ
ぼ平行に溝構造１５が形成されている。図１０は、図９
に示した半導体チップ５１の全体を示す平面図である。 この例では溝構造１５が切れ目なく環状に形成されてお
り、半導体チップ５１上のボンディングパッド５２や各
機能領域５３を完全に囲むように形成されている。 図では、機能領域５３は幾つかに別れている。これらは
、ロジックであり、メモリであり、ＣＰＵである。これ
らがシステム的に結合して１つの半導体装置を構成して
いるが、この実施例では、半導体装置はマイクロコント
ロ−ラである。半導体チップ５１にマイクロコントロ−
ラを載せる場合は、特別に腐食に注意すべき箇所はなく
、全般的に腐食防止に気を付けなくてはならないので、
溝構造１５は、半導体チップの辺に沿って環状に形成さ
れる。 【００２１】しかし、これらの溝構造は、同図のように
チップ全周に形成される場合に限られない。例えば、図
１１のように、半導体チップ５１の辺５４に特に接近し
ている機能領域５３の突出部５３１を水分の侵入から保
護するために、この機能領域５３の周辺にのみ溝構造１
５を設けてもよい。この突出部分５３１には、他の機能
領域の部分と同様に、トランジスタやキャパシタ等の素
子あるいは配線などが形成されている。これら素子や配
線は、ボンディングパッド５２より微細であるので、こ
れらが、ボンディングパッド５２が形成されている付近
まで突出している場合は、ボンディングパッドの保護が
必要無い場合でもこの突出部分付近は、前記した様に溝
構造を形成する必要がある。ボンディングパッドと機能
領域は配線５７によって接続されている。また、図１２
は、図１１のように部分的に設けられた溝構造１５が、
複数設けられている様子を示している。ここでも、機能
領域５３が、半導体チップ５１の辺５４に接近している
部分５３１に溝構造１５を設けている。なお、溝構造は
、ボンディングパッドがチップの辺に近づいている部分
の周辺、あるいは配線がチップの辺に近づいている部分
の周辺に設けてもよい。また、通常ボンディングパッド
は、半導体チップの辺に沿ってほぼ等間隔に形成される
。しかし、カスタム製品などの中には部分的に高密度に
配置する場合もあるので、そのような高密度に配置され
た部分にもこの溝構造を重点的に配置すれば、その効果
は十分認められる。とくに、１層目のアルミニウム配線
に対する腐食保護は、十分成されなければならないので
、他の配線などの金属に対する腐食保護よりも注意する
必要がある。 【００２２】また、図１３に示しているとおり、溝構造
１５は、図の下部に形成されているように半導体チップ
５１の辺５４と完全に平行である必要はない。さらに、
スリット状ではなく、図の左辺に形成されているように
、非素子領域の幅一杯に設けても良く余裕があればさら
に大きくしても良い。３０μｍ程度が、その実用的な上
限であり、下限は、２μｍ程度あれば十分な効果が得ら
れる。勿論その範囲を越えても水分の侵入を防止する能
力は十分認められる。 【００２３】次に、図１６を参照して第７の実施例を説
明する。図は、ダイシング前の半導体ウエハの部分平面
図である。ダイシングライン６０に沿って形成されたチ
ップ５１は、素子領域５８とその外側の非素子領域５９
からなり、環状の溝領域１５が、非素子領域５９に形成
されている。半導体ウエハは溝構造間のダイシングライ
ン６０に沿って切断されるので、この溝構造１５は、ダ
イシングマ−クとして利用することができる。 【００２４】つぎに、図１５を参照して水の侵入を防止
する手段として金属膜を利用した第８の実施例を説明す
る。シリコン半導体基板１０に形成されたフィ−ルド酸
化膜１１とポリシリコン電極１２上に層間絶縁膜である
ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３を形成し、その後、
絶縁膜１３をエッチングしてポリシリコン電極１２上に
コンタクトホ−ル１４を形成するまでは図４（ａ）と同
様である。ついで、絶縁膜１３上にアルミニウムをスパ
ッタリングにより蒸着し、フォトマスク（図示せず）を
利用して所望の形にパタ−ニングすることにより１層目
のアルミニウム配線１６を形成してポリシリコン電極１
２と接続する。このとき、このパタ−ニングを利用して
アルミニウム金属膜２５を絶縁膜１３上に半導体チップ
の辺に沿うように環状に形成する（図１５（ａ））。図
の右側面Ａは、その辺を示している。ついで、層間絶縁
膜であるＰＣＶＤＳｉＯ２ 膜１７を形成し、この膜を
エッチングしてアルミニウム配線１６上にビアホ−ル１
８を形成する。ＰＣＶＤＳｉＯ２ 膜１７上に２層目の
アルミニウム配線１９を形成して１層目のアルミニウム
配線１６と接続する。ついで、表面保護層としてＳｉ３
Ｎ４膜２０を形成してアルミニウム配線１９を被覆する
（図１５（ｂ））。図のように、金属膜２５は半導体チ
ップの１辺から半導体基板内部のボンディングパッド（
図示せず）の間の非素子領域に形成される。半導体チッ
プ側面Ａから侵入した水分は、金属膜２５で阻止され、
ここのみで腐食が行われ、内部の素子領域の金属を腐食
するまでには至らない。 【００２５】以上、図面を用いて説明したように、本発
明においては、チップ外周部の非素子領域にコンタクト
ホール形成工程等に合わせて形成された溝構造もしくは
アルミニウム配線形成工程等に合わせて形成されたアル
ミニウムなどの金属膜を有しているので、密着性の悪い
２つの絶縁膜の接合部分が寸断され、また、溝構造の部
分では密着性の良い２つの絶縁膜が接合されるようにな
っている。その結果半導体チップの側面から侵入した水
分がチップ内部へ侵入するのを阻止されるので、素子領
域内部における腐食は十分防止される。 【００２６】テストチップを用いた本発明の信頼性テス
トの結果を以下に示す。面積８．１ｍｍ２ のチップを
ＲＨ１００％、温度１２７℃の条件下にＰＣＴ実験を行
ったところ、第１、第２、第３の実施例によるチップは
、１６０時間まで全て損傷が無かった。しかし、水の侵
入を防止する手段のない従来のチップは、１６０時間ま
でに、４０個中１１個まで破損してしまった。 【００２７】本発明は、実施例においてシリコン半導体
を中心に説明したが、半導体はこれに限定されず、Ｇｅ
、ＧａＡｓ、ＩｎＰなど既存の材料すべてに適用可能で
ある。また、３次元構造やＳＯＳ構造などにも当然対象
となる。本発明は、すべての半導体装置に対して適用で
きるが、ＬＳＩ、ＶＬＳＩなど半導体装置の高集積度化
が進むほど有効になってくる。また、図１０に示すマイ
クロコントロ−ラは、１例であって、ＲＡＭ、ＲＯＭな
どのメモリ、マイクロプロセッサ、ゲ−トアレイ等へ適
用できるなど用途は広い。 【００２８】 【発明の効果】以上、説明したように、本発明の半導体
装置においては、チップ側面からの水分の侵入を防ぎ、
半導体装置の耐湿性を向上させることが可能となり、さ
らに、溝構造もしくは金属膜などの水分の侵入を防止す
る手段が、半導体装置を製造する通常の工程を利用して
形成されているので、製造工程が複雑になることはない
。
製造方法に関し、特に、半導体装置の耐湿性を向上させ
る技術に関するものである。 【０００２】 【従来の技術】半導体装置においては、現在アルミニウ
ム配線が多く用いられている。アルミニウム配線は、非
常に腐食し易い。この配線腐食は、コロージョンと呼ば
れ、半導体集積回路装置の信頼性を考える上で非常に重
要な問題である。アルミニウム配線を腐食させる原因の
１つとしてあげられるのが、水分であり、この水分の侵
入によって半導体装置の耐湿性が劣化する。特に、プラ
スチック樹脂によりモールドされたいわゆるプラスチッ
クパッケージでは、プラスチック樹脂とリードである銅
などの金属との密着性が悪いため、パッケージ側面のリ
ードの部分からの水の侵入を完全に防ぐことが困難であ
る。また、プラスチック樹脂自体にも多少の吸湿性があ
る。 【０００３】このため、従来、半導体チップの耐湿性向
上の対策として、パッシベーション膜（表面保護膜）が
用いられている。パッシベーション膜としては、シリコ
ン窒化膜（Ｓｉ３Ｎ４）もしくはＳｉ３Ｎ４／ＰＳＧか
らなる積層体などが使用されている。しかし、パッシペ
ーション膜は、半導体チップの上方向からの水の侵入に
対しては効果がある。しかし、半導体装置の製造工程に
おいて、ウェハ全面にパッシペーション膜を形成した後
、ウェハをダイシングしてチップが切り出される。この
ため、チップの側面はバッシベーション膜によって被覆
されていないので、チップ側面からの水の侵入が大きな
問題となる。侵入した水分は、絶縁膜として使用したＢ
ＰＳＧやＰＳＧと接触して燐酸を生じ、この燐酸がアル
ミニウム配線などを腐食するのである。 【０００４】図１７は、半導体ウエハをダイシングして
得られた従来の技術による半導体装置の半導体チップ端
部の断面図、図１８は、同じく従来の技術による半導体
装置の平面図を示すものである。半導体チップは、通常
中心部分の素子や配線、ボンディングパッド等が形成さ
れている素子領域と半導体チップ周辺に存在する非素子
領域とに分けられる。図１７に示すように、従来の技術
による半導体装置では、チップの上方向からの水分の侵
入は、表面保護膜であるＳｉ３Ｎ４膜２０によって防ぐ
ことができるが、半導体ウェハのダイシングラインに沿
ってダイシングされたチップの側面では、Ｓｉ３Ｎ４膜
２０の下方にあるフィ−ルド酸化膜１１やＢＰＳＧ（ボ
ロンを含んだ燐シリゲートガラス）膜１３やＳｉＯ２
膜１７などが半導体基板１０上において露出している。 半導体基板１０上には、その他にポリシリコン電極１２
、このポリシリコン電極に接続される一層目のアルミニ
ウム配線１６および二層目のアルミニウム配線１９が形
成されている。 【０００５】図１８に示した半導体装置では、半導体チ
ップ５１上に複数のトランジスタやキャパシタなどの素
子や配線が形成されている領域５３（以下、機能領域と
いう。）と配線５７とが形成されている。半導体チップ
の各辺に沿って、外部と接続するボンディングパッド５
２が形成されており、配線５７がボンディングパッド５
２と内部の回路とを電気的に接続している。したがって
、この半導体装置の素子領域は、機能領域、配線および
ボンディングパッドを含む部分をいう。しかし、同図か
ら分かるように、機能領域５３の部分はチップ端部であ
る辺５４に接近している。すなわち、非素子領域の幅が
せまい。このため、チップ側面から水が侵入し、その結
果、アルミニウム配線や素子が腐食し、動作不良を起こ
しやすいことが耐湿性試験などにおいて確認されている
。ところで、水分の侵入経路は、主に、膜と膜の界面で
あり、特に密着性の悪い膜と膜の間、例えばＢＰＳＧ膜
（ボロンを含む燐シリゲートガラス膜）とＰＣＶＤＳｉ
Ｏ２ （プラズマＣＶＤ法により形成されたＳｉＯ２
）膜の間で水分が侵入しやすいことが分かっている。Ｐ
ＣＶＤＳｉＯ２ 膜は、その他ＰＳＧ膜とも余り良好な
関係を有していない。 【０００６】 【発明が解決しようとする課題】このように、従来の半
導体装置では、半導体ウエハをダイシングして形成した
半導体チップの切断面がある側面からの水分の侵入によ
り、チップ内部のアルミニウム配線や素子が腐食し、動
作不良を起こすという問題点があった。本発明の目的は
以上のような従来の半導体装置の問題点に鑑み、半導体
チップ側面からの水の侵入を防いで半導体装置の耐湿性
を向上させることにある。 【０００７】 【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、この半導体基板の少なくとも１つの辺に
沿って配列された複数のボンディングパッドと、前記半
導体基板の少なくとも１つの辺とその辺に対向する前記
ボンディングパッドとの間に設けられ、水分の侵入を防
止する手段を備えた少なくとも２層からなる絶縁膜とを
具備したことを特徴としている。この前記水分の侵入を
防止する手段は、前記絶縁膜の少なくとも２層に形成さ
れた溝構造もしくは前記絶縁膜の任意の層間に形成され
た金属膜であることを特徴としている。前記溝構造の巾
は、２μｍ〜３０μｍが適当であり、更に、溝内にＷ、
ＣｕおよびＡｌのうちの少なくとも１つの金属を埋め込
むこともできる。また、溝構造は、前記絶縁膜を支持す
る半導体基板表面を露出しないようにする事ができる。 溝構造は、前記半導体基板の各辺に沿って形成され互い
に繋がっているようにすることもできるが、半導体基板
の辺に沿って、ボンディングパッドが他の部分より高密
度に配列している部分と前記半導体基板の辺との間にの
み形成されているか、もしくは、半導体基板の辺に沿っ
て、前記半導体基板の中央部分に形成された素子および
配線からなる機能領域が、前記半導体基板の辺の方向に
、互いに隣接するボンディングパッド間にまで突出して
いる部分と前記半導体基板の辺との間に形成されている
ように、必要に応じて形成することができる。前記絶縁
膜は、互いに密着性の良くない積層された少なくとも２
つの層を含み、溝構造が、この２つの層の接合部分を分
断するように形成されている。 【０００８】本発明の半導体装置の製造方法は、半導体
ウエハに絶縁膜を形成する工程と、前記半導体ウエハの
ダイシングラインに沿って配列される複数のボンディン
グパッドを形成する工程と、前記絶縁膜にコンタクトホ
−ルもしくはビア（Ｖｉａ）ホ−ルを形成すると同時に
溝構造を、前記ダイシングラインと前記複数のボンディ
ングパッドとの間に配置するように形成する工程とを備
えていることを第１の特徴としている。また、本発明の
半導体装置の製造方法は、半導体ウエハに複数の絶縁膜
を形成する工程と、この半導体ウエハのダイシングライ
ンに沿って配列される複数のボンディングパッドを形成
する工程と、前記複数の絶縁膜の任意の間に配線および
金属膜を同時に形成し、かつ、この金属膜は、前記半導
体ウエハのダイシングラインとそれに対向する前記複数
のボンディングパッドとの間に配置するように形成する
工程とを備えていることを第２の特徴としている。さら
に、本発明の半導体装置の製造方法は、半導体ウエハ上
に、前記半導体ウエハのダイシングラインに沿って配列
された複数のボンディングパッドと、前記半導体ウエハ
のダイシングラインに対向する前記複数のボンディング
パッドとの間に設けられ、溝構造を備えた少なくとも２
層からなる絶縁膜とを形成する工程と、溝構造をダイシ
ングマ−クとして、半導体ウエハをダイシングラインに
沿って切断して複数の半導体チップを形成する工程とを
備えたことを第３の特徴としている。 【０００９】 【作用】本発明の半導体装置においては、ボンディング
パッドとチップの辺との間つまりチップの外周部の全部
または一部に、あるいはチップの辺と素子領域との間の
非素子領域に、溝構造や金属膜などの水分の侵入を防止
する手段を形成しているので、この部分で密着性の悪い
２つの膜の接合部分が寸断される。このため、チップの
側面から侵入した水がチップ内部の素子領域へ侵入する
ことがない。また、これらの手段を形成するにあたって
は、絶縁膜におけるコンタクトホ−ルやビアホ−ルなど
の形成工程に合わせて行うので、格別工程数を増やすこ
と無く実施することができる。 【００１０】 【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。 【００１１】まず、図１乃至図３を参照して、本発明の
第１の実施例について説明する。図１（ａ）は、半導体
チップの１部の断面図を示すものであり、シリコン半導
体基板１０上にフィールド酸化膜１１とポリシリコン電
極層１２とを形成し、その上に、ＳｉＯ２ 膜を温度約
４００℃の減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により形成し、さらに、こ
の上にＢＰＳＧ膜を形成することにより絶縁膜である二
重構造のＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３を形成する
。右辺の側面Ａが、シリコンウエハをダイシングライン
に沿って切断し、切り出した半導体チップの１つの辺を
示すものである。 【００１２】次に、同図（ｂ）に示すように、フォトマ
スク（図示せず）を利用してＢＰＳＧ／ＣＶＤＳｉＯ２
膜１３をエッチングすることにより、コンタクトホー
ル１４と溝構造１５とを同時に形成する。このとき、溝
構造１５はフィールド酸化膜１１まで達するように形成
し、溝構造の幅は、１０μｍであり、その深さは、およ
そ１μｍである。図においては、フィールド酸化膜１１
の一部もエッチングされているが、ＢＰＳＧ／ＣＶＤＳ
ｉＯ２ 膜１３とその上に形成されるＳｉＯ２ 膜との
密着性が悪いのであれば、少なくともＢＰＳＧ／ＣＶＤ
ＳｉＯ２ 膜１３が完全にエッチングされていればよい
。また、ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３のＢＰＳＧ
膜とその上に形成されるＳｉＯ２ 膜との密着性が悪い
のであれば、少なくともＢＰＳＧ膜が完全にエッチング
されていればよい。つまり、溝構造部分において、密着
性の悪い２つの膜が接合されないようにすれば効果が得
られる。 【００１３】次に、図２（ａ）に示すように、アルミニ
ウムをスパッタリングにより蒸着し、フォトマスク（図
示せず）を利用して所望の形にパターニングすることに
より一層目のアルミニウム配線１６を形成する。つぎに
、図２（ｂ）に示すように、温度約３００℃のプラズマ
ＣＶＤ法により層間絶縁膜であるＰＣＶＤＳｉＯ２ 膜
１７を、一層目のアルミニウム配線１６上、フィールド
酸化膜１１上及びＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３上
とに堆積する。次に、図３（ａ）に示すように、フォト
マスク（図示せず）を利用して、ビア（Ｖｉａ）ホール
１８をリアクティブイオンエッチングにより形成する。 さらに、図３（ｂ）に示すように、アルミニウムをスパ
ッタリングにより蒸着し、このアルミニウムをパターニ
ングし、二層目のアルミニウム配線１９を形成する。最
後に表面保護膜であるＳｉ３Ｎ４膜２０を、温度約４０
０℃の減圧ＣＶＤ法により堆積して半導体装置を形成す
る。図に示すように、溝構造１５は、半導体チップの側
面Ａから、それより内部のボンディングパッド（図示せ
ず）が形成されている部分までの間の非素子領域に配置
されている。 【００１４】次に図４乃至図６を参照して、本発明の第
２の実施例について説明する。図４（ａ）に示すように
、シリコン半導体基板に形成したフィールド酸化膜１１
およびポリシリコン電極１２上とに、ＳｉＯ２ 膜をＣ
ＶＤ法により形成し、さらにこの上にＢＰＳＧ膜を形成
して二重構造の絶縁膜であるＢＰＳＧ／ＣＶＤＳｉＯ２
膜１３を形成する。右辺の側面Ａは、本実施例の半導
体チップの１辺を示す。次に、フォトマスク（図示せず
）を利用してＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３をエッ
チングすることにより、コンタクトホール１４を形成す
る。 このときは、まだ溝構造を形成しない。次に、同図（ｂ
）に示すように、アルミニウムをスパッタリングにより
蒸着し、フォトマスク（図示せず）を利用して所望の形
にパターニングし、一層目のアルミニウム配線１６を形
成する。次に、図５（ａ）に示すように、プラズマＣＶ
Ｄ法により層間絶縁膜であるＰＣＶＤＳｉＯ２ 膜１７
を堆積する。次に、図５（ｂ）に示すように、フォトマ
スク（図示せず）を利用して、ビアホール１８と溝構造
１５とをリアクティブイオンエッチングにより同時に形
成する。溝構造１５の幅は、１２μｍ、深さは１．７μ
ｍである。さらに、アルミニウムを蒸着し、パターニン
グして二層目のアルミニウム配線１９を形成する。最後
に表面保護膜であるＳｉ３Ｎ４膜２０を減圧ＣＶＤ法に
より形成し、図６のような構造の半導体装置を形成する
。図に示すように、溝構造１５は、半導体チップの１つ
の辺（右側面Ａ）から、その内部のボンディングパッド
（図示せず）までの非素子領域に形成されている。 【００１５】次に、図７を参照してコンタクトホール形
成工程とビアホ−ル形成工程の両工程を利用して溝構造
の形成を行う第３の実施例を説明する。図７においては
、半導体基板１０上に、フィールド酸化膜１１が形成さ
れ、この上に、ポリシリコン電極１２と二重構造のＢＰ
ＳＧ／ＣＶＤＳｉＯ２ 膜１３とが形成されている。そ
して、これらポリシリコン電極１２と二重構造のＢＰＳ
Ｇ／ＣＶＤＳｉＯ２ 膜１３との上には、一層目のアル
ミニウム配線１６およびこれを介してプラズマＣＶＤ法
によりＰＣＶＤＳｉＯ２ 膜１７が形成されている。こ
のＰＣＶＤＳｉＯ２ 膜１７にはビアホールを設け、こ
のビアホールにより二層目のアルミニウム配線１９と一
層目のアルミニウム配線１６のコンタクトをとっている
。溝構造１５は、コンタクトホール形成工程とビアホー
ル形成工程との両工程を利用して形成されているため、
表面保護膜であるＳｉ３Ｎ４／ＰＳＧ膜２１が半導体基
板１０まで達している。ただし、半導体基板１０の表面
は、このＳｉ３Ｎ４／ＰＳＧ膜２１で完全に覆われてい
る。この時の溝構造１５の深さは、約２．４μｍである
。右側面Ａは、本実施例の半導体チップの１辺を示して
いる。 そして、この溝構造１５は、この辺から、内部に設けた
ボンディングパッド（図示せず）までの間の非素子領域
に形成されている。この例では、ビアホ−ル形成工程に
おける溝構造形成時に基板を露出させているが、汚染不
純物が基板内に侵入する恐れがあるので、フィ−ルド酸
化膜は、完全にはエッチング除去しないで少し残すのが
好ましい。また、２工程で形成した溝構造は、それぞれ
別の位置に配置することもできる。 【００１６
】前述のように、溝構造はどの工程において形成しても
よいが、互いに密着性の悪い２つの膜の少なくとも一方
をエッチングすることにより溝構造部分において、密着
性の悪い２つの膜の接合面が寸断され、密着性の良い２
つの膜が接合されるようにすることより有効な効果が得
られる。 【００１７】ついで、図８を参照してアルミニウム配線
が一層である場合の第４の実施例を説明する。図８にお
いては、シリコン半導体基板１０上に形成されたフィー
ルド酸化膜１１上に、ポリシリコン電極１２と二重構造
のＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３とが形成されてい
る。そして、これらポリシリコン電極１２と二重構造の
ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３との上には、一層目
のアルミニウム配線１６およびこれを介して表面保護膜
であるＳｉ３Ｎ４膜２０が形成されている。右側面Ａは
この実施例の半導体チップの１辺を示し、ここから、内
部のボンディングパッドが形成されている間の非素子領
域に溝構造１５が配置されている。さらに、本発明は、
三層以上のアルミニウム配線を有する半導体装置におい
ても効果が得られる。 【００１８】次に、図１４を参照して第５の実施例を説
明する。まず、シリコン半導体基板１０に形成されたフ
ィ−ルド酸化膜１１とポリシリコン電極１２上にＳｉＯ
２ 膜を温度約４００℃の減圧ＣＶＤ法により形成し、
さらに、この上にＢＰＳＧ膜を形成することにより層間
絶縁膜である二重構造のＢＰＳＧ／ＣＶＤＳｉＯ２ 膜
１３を形成する。ついで、図示しないフォトマスクを利
用してＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３をエッチング
し、コンタクトホ−ル１４と溝構造１５とを同時に形成
する。 溝構造１５はフィ−ルド酸化膜１１まで達するように形
成する。この溝構造の幅は、１０μｍ程度である。この
図では、フィ−ルド酸化膜１１の１部もエッチングされ
ているが、ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３とその上
に形成されるＳｉＯ２ 膜との密着性が悪い場合には、
少なくともＢＰＳＧ／ＣＶＤＳｉＯ２ 膜が、溝構造部
分において密着性の悪い２つの膜が接合されないように
、完全にエッチングされていれば良い。つぎに、コンタ
クトホ−ル１４のなかにタングステン２３を埋め込みＣ
ＶＤ法によって充填し、同時に、溝構造１５にも同じタ
ングステン２２を埋め込む（図１４（ａ））。その後、
アルミニウムをスパッタリングによりコンタクトホ−ル
１４およびＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３上に蒸着
し、フォトマスクを利用して所望の形にパタ−ニングし
て１層目のアルミニウム配線１６を形成する。 【００１９】この配線１６は、コンタクトホ−ル１４内
のタングステン２３を介してポリシリコン電極１２と電
気的に接続されている。その後、この配線１６を含んで
ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３及び溝構造１５内の
タングステン２２上に、温度約３００℃でプラズマＣＶ
Ｄ法によって、層間絶縁膜であるＰＣＶＤＳｉＯ２ 膜
１７を堆積する。この絶縁膜１７を、フォトマスクを利
用してリアクティブエッチングし、ビアホ−ル１８を形
成する。このビアホ−ル１８に前工程と同様に埋め込み
ＣＶＤ法によりタングステン２４を埋め込み、そして、
アルミニウムをスパッタリングにより埋め込まれたタン
グステン２４及び絶縁膜１７上に蒸着し、フォトマスク
を利用して所望に形にパタ−ニングして２層目のアルミ
ニウム配線１９を形成する。最後に、表面保護層である
Ｓｉ３Ｎ４膜２０を、温度約４００℃の減圧法により堆
積する（図１４（ｂ））。図の右側面Ａは、半導体ウエ
ハをダイシングして切り出した本実施例の半導体チップ
の１辺であり、溝構造１５は、この辺とこれより内部に
設けたボンディングパッド（図示せず）との間の非素子
領域に形成されることになる。水分は、この側面Ａから
ＰＣＶＤＳｉＯ２ 膜とＢＰＳＧ／ＣＶＤＳｉＯ２ 膜
との界面を通って内部に侵入するが、この溝構造１５で
侵入がとまり、金属の腐食は、ここのみで行われ、内部
の素子領域の金属等の腐食は生じない。また、溝構造１
５内のタングステン２２の存在は、その上のＰＣＶＤＳ
ｉＯ２ 膜１７の平坦化に有益である。 【００２０】次に、図９乃至図１３を用いて、本発明の
溝構造が半導体チップ上にどのような位置に設けられる
かを第６の実施例として説明する。まず、図９では、半
導体チップ５１上に複数のボンディングパッド５２と、
トランジスタやキャパシタ等が形成されている機能領域
５３とが形成されている。ボンディングパッドの１辺の
長さは、およそ１００μｍである。半導体チップ５１は
、複数の素子領域が形成された半導体ウエハのダイシン
グによってこのウェハから切り出されている。そして、
これら複数のボンディングパッド５２各々の半導体チッ
プ５１の任意の辺５４に最も近い部分を結んだ直線５５
とこの辺５４との間の非素子領域に、辺５４に対してほ
ぼ平行に溝構造１５が形成されている。図１０は、図９
に示した半導体チップ５１の全体を示す平面図である。 この例では溝構造１５が切れ目なく環状に形成されてお
り、半導体チップ５１上のボンディングパッド５２や各
機能領域５３を完全に囲むように形成されている。 図では、機能領域５３は幾つかに別れている。これらは
、ロジックであり、メモリであり、ＣＰＵである。これ
らがシステム的に結合して１つの半導体装置を構成して
いるが、この実施例では、半導体装置はマイクロコント
ロ−ラである。半導体チップ５１にマイクロコントロ−
ラを載せる場合は、特別に腐食に注意すべき箇所はなく
、全般的に腐食防止に気を付けなくてはならないので、
溝構造１５は、半導体チップの辺に沿って環状に形成さ
れる。 【００２１】しかし、これらの溝構造は、同図のように
チップ全周に形成される場合に限られない。例えば、図
１１のように、半導体チップ５１の辺５４に特に接近し
ている機能領域５３の突出部５３１を水分の侵入から保
護するために、この機能領域５３の周辺にのみ溝構造１
５を設けてもよい。この突出部分５３１には、他の機能
領域の部分と同様に、トランジスタやキャパシタ等の素
子あるいは配線などが形成されている。これら素子や配
線は、ボンディングパッド５２より微細であるので、こ
れらが、ボンディングパッド５２が形成されている付近
まで突出している場合は、ボンディングパッドの保護が
必要無い場合でもこの突出部分付近は、前記した様に溝
構造を形成する必要がある。ボンディングパッドと機能
領域は配線５７によって接続されている。また、図１２
は、図１１のように部分的に設けられた溝構造１５が、
複数設けられている様子を示している。ここでも、機能
領域５３が、半導体チップ５１の辺５４に接近している
部分５３１に溝構造１５を設けている。なお、溝構造は
、ボンディングパッドがチップの辺に近づいている部分
の周辺、あるいは配線がチップの辺に近づいている部分
の周辺に設けてもよい。また、通常ボンディングパッド
は、半導体チップの辺に沿ってほぼ等間隔に形成される
。しかし、カスタム製品などの中には部分的に高密度に
配置する場合もあるので、そのような高密度に配置され
た部分にもこの溝構造を重点的に配置すれば、その効果
は十分認められる。とくに、１層目のアルミニウム配線
に対する腐食保護は、十分成されなければならないので
、他の配線などの金属に対する腐食保護よりも注意する
必要がある。 【００２２】また、図１３に示しているとおり、溝構造
１５は、図の下部に形成されているように半導体チップ
５１の辺５４と完全に平行である必要はない。さらに、
スリット状ではなく、図の左辺に形成されているように
、非素子領域の幅一杯に設けても良く余裕があればさら
に大きくしても良い。３０μｍ程度が、その実用的な上
限であり、下限は、２μｍ程度あれば十分な効果が得ら
れる。勿論その範囲を越えても水分の侵入を防止する能
力は十分認められる。 【００２３】次に、図１６を参照して第７の実施例を説
明する。図は、ダイシング前の半導体ウエハの部分平面
図である。ダイシングライン６０に沿って形成されたチ
ップ５１は、素子領域５８とその外側の非素子領域５９
からなり、環状の溝領域１５が、非素子領域５９に形成
されている。半導体ウエハは溝構造間のダイシングライ
ン６０に沿って切断されるので、この溝構造１５は、ダ
イシングマ−クとして利用することができる。 【００２４】つぎに、図１５を参照して水の侵入を防止
する手段として金属膜を利用した第８の実施例を説明す
る。シリコン半導体基板１０に形成されたフィ−ルド酸
化膜１１とポリシリコン電極１２上に層間絶縁膜である
ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１３を形成し、その後、
絶縁膜１３をエッチングしてポリシリコン電極１２上に
コンタクトホ−ル１４を形成するまでは図４（ａ）と同
様である。ついで、絶縁膜１３上にアルミニウムをスパ
ッタリングにより蒸着し、フォトマスク（図示せず）を
利用して所望の形にパタ−ニングすることにより１層目
のアルミニウム配線１６を形成してポリシリコン電極１
２と接続する。このとき、このパタ−ニングを利用して
アルミニウム金属膜２５を絶縁膜１３上に半導体チップ
の辺に沿うように環状に形成する（図１５（ａ））。図
の右側面Ａは、その辺を示している。ついで、層間絶縁
膜であるＰＣＶＤＳｉＯ２ 膜１７を形成し、この膜を
エッチングしてアルミニウム配線１６上にビアホ−ル１
８を形成する。ＰＣＶＤＳｉＯ２ 膜１７上に２層目の
アルミニウム配線１９を形成して１層目のアルミニウム
配線１６と接続する。ついで、表面保護層としてＳｉ３
Ｎ４膜２０を形成してアルミニウム配線１９を被覆する
（図１５（ｂ））。図のように、金属膜２５は半導体チ
ップの１辺から半導体基板内部のボンディングパッド（
図示せず）の間の非素子領域に形成される。半導体チッ
プ側面Ａから侵入した水分は、金属膜２５で阻止され、
ここのみで腐食が行われ、内部の素子領域の金属を腐食
するまでには至らない。 【００２５】以上、図面を用いて説明したように、本発
明においては、チップ外周部の非素子領域にコンタクト
ホール形成工程等に合わせて形成された溝構造もしくは
アルミニウム配線形成工程等に合わせて形成されたアル
ミニウムなどの金属膜を有しているので、密着性の悪い
２つの絶縁膜の接合部分が寸断され、また、溝構造の部
分では密着性の良い２つの絶縁膜が接合されるようにな
っている。その結果半導体チップの側面から侵入した水
分がチップ内部へ侵入するのを阻止されるので、素子領
域内部における腐食は十分防止される。 【００２６】テストチップを用いた本発明の信頼性テス
トの結果を以下に示す。面積８．１ｍｍ２ のチップを
ＲＨ１００％、温度１２７℃の条件下にＰＣＴ実験を行
ったところ、第１、第２、第３の実施例によるチップは
、１６０時間まで全て損傷が無かった。しかし、水の侵
入を防止する手段のない従来のチップは、１６０時間ま
でに、４０個中１１個まで破損してしまった。 【００２７】本発明は、実施例においてシリコン半導体
を中心に説明したが、半導体はこれに限定されず、Ｇｅ
、ＧａＡｓ、ＩｎＰなど既存の材料すべてに適用可能で
ある。また、３次元構造やＳＯＳ構造などにも当然対象
となる。本発明は、すべての半導体装置に対して適用で
きるが、ＬＳＩ、ＶＬＳＩなど半導体装置の高集積度化
が進むほど有効になってくる。また、図１０に示すマイ
クロコントロ−ラは、１例であって、ＲＡＭ、ＲＯＭな
どのメモリ、マイクロプロセッサ、ゲ−トアレイ等へ適
用できるなど用途は広い。 【００２８】 【発明の効果】以上、説明したように、本発明の半導体
装置においては、チップ側面からの水分の侵入を防ぎ、
半導体装置の耐湿性を向上させることが可能となり、さ
らに、溝構造もしくは金属膜などの水分の侵入を防止す
る手段が、半導体装置を製造する通常の工程を利用して
形成されているので、製造工程が複雑になることはない
。
【図１】本発明の半導体装置の製造工程を示す断面図。
【図２】本発明の半導体装置の製造工程を示す断面図。
【図３】本発明の半導体装置の製造工程を示す断面図。
【図４】本発明の半導体装置の製造工程を示す断面図。
【図５】本発明の半導体装置の製造工程を示す断面図。
【図６】本発明の半導体装置の製造工程を示す断面図。
【図７】本発明の半導体装置を示す断面図。
【図８】本発明の半導体装置を示す断面図。
【図９】本発明の半導体装置を示す平面図。
【図１０】本発明の半導体装置を示す平面図。
【図１１】本発明の半導体装置を示す平面図。
【図１２】本発明の半導体装置を示す平面図。
【図１３】本発明の半導体装置を示す平面図。
【図１４】本発明の半導体装置の製造工程を示す断面図
。
。
【図１５】本発明の半導体装置の製造工程を示す断面図
。
。
【図１６】本発明の半導体ウエハの１部を示す平面図。
【図１７】従来の技術による半導体装置を示す断面図。
【図１８】従来の技術による半導体装置を示す平面図。
１０ シリコン半導体基板
１１ フィールド酸化膜
１２ ポリシリコン電極
１３ ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜１４
コンタクトホール １５ 溝構造 １６ １層目のアルミニウム配線１７ Ｐ
ＣＶＤＳｉＯ２ 膜 １８ ビア（Ｖｉａ）ホール １９ ２層目のアルミニウム配線２０ Ｓ
ｉ３Ｎ４膜（表面保護膜）２１ Ｓｉ３Ｎ４／Ｐ
ＳＧ膜（表面保護膜）２２ 溝構造に埋め込まれ
た金属２３ コンタクトホ−ルに埋め込まれた金
属２４ ビアホ−ルに埋め込まれた金属２５
絶縁膜の間の金属膜 ５１ 半導体チップ ５２ ボンディングパッド ５３ 機能領域 ５３１ 機能領域の突出部分 ５４ 半導体チップの１辺 ５７ 配線 ５８ 素子領域 ５９ 非素子領域 ６０ ダイシングライン
コンタクトホール １５ 溝構造 １６ １層目のアルミニウム配線１７ Ｐ
ＣＶＤＳｉＯ２ 膜 １８ ビア（Ｖｉａ）ホール １９ ２層目のアルミニウム配線２０ Ｓ
ｉ３Ｎ４膜（表面保護膜）２１ Ｓｉ３Ｎ４／Ｐ
ＳＧ膜（表面保護膜）２２ 溝構造に埋め込まれ
た金属２３ コンタクトホ−ルに埋め込まれた金
属２４ ビアホ−ルに埋め込まれた金属２５
絶縁膜の間の金属膜 ５１ 半導体チップ ５２ ボンディングパッド ５３ 機能領域 ５３１ 機能領域の突出部分 ５４ 半導体チップの１辺 ５７ 配線 ５８ 素子領域 ５９ 非素子領域 ６０ ダイシングライン
Claims (14)
- 【請求項１】 半導体基板と、前記半導体基板の少な
くとも１つの辺に沿って配列された複数のボンディング
パッドと、前記半導体基板の少なくとも１つの辺とその
辺に対向する前記ボンディングパッドとの間に設けられ
、水分の侵入を防止する手段を備えた少なくとも２層か
らなる絶縁膜とを具備したことを特徴とする半導体装置
。 - 【請求項２】 前記水分の侵入を防止する手段は、前
記絶縁膜の少なくとも２層に形成された溝構造であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記溝構造の巾が２μｍ〜３０μｍで
あることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記溝構造には、Ｗ、ＣｕおよびＡｌ
のうちの少なくとも１つから選ばれた金属が埋設されて
いることを特徴とする請求項２に記載の半導体装置。 - 【請求項５】 前記溝構造は、前記半導体基板表面に
まで達していないことを特徴とする請求項２に記載の半
導体装置。 - 【請求項６】 前記溝構造は、前記半導体基板の各辺
に沿って形成され互いに繋がっていることを特徴とする
請求項２に記載の半導体装置。 - 【請求項７】 前記溝構造は、半導体基板の辺に沿っ
て、前記ボンディングパッドが他の部分より高密度に配
列している部分と前記半導体基板の辺との間にのみ形成
されていること特徴とする請求項２に記載の半導体装置
。 - 【請求項８】 前記溝構造は、半導体基板の辺に沿っ
て、前記半導体基板の中央部分に形成された素子および
配線からなる機能領域が、前記半導体基板の辺の方向に
、互いに隣接する前記ボンディングパッド間にまで突出
している部分と前記半導体基板の辺との間に形成されて
いることを特徴とする請求項２に記載の半導体装置。 - 【請求項９】 前記絶縁膜は、互いに密着性の良くな
い積層された少なくとも２つの層を含み、前記溝構造が
、この２つの層の接合部分を分断するように形成されて
いることを特徴とする請求項２に記載の半導体装置。 - 【請求項１０】 前記水分の侵入を防止する手段は、
前記絶縁膜のいずれか１層の上に形成された金属膜であ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項１１】 半導体ウエハに絶縁膜を形成する工
程と、前記半導体ウエハのダイシングラインに沿って配
列される複数のボンディングパッドを形成する工程と、
前記絶縁膜にコンタクトホ−ルもしくはビア（Ｖｉａ）
ホ−ルを形成すると同時に、溝構造を、前記ダイシング
ラインと前記複数のボンディングパッドとの間に配置す
るように形成する工程とを備えていることを特徴とする
半導体装置の製造方法。 - 【請求項１２】 半導体ウエハに複数の絶縁膜を形成
する工程と、前記半導体ウエハのダイシングラインに沿
って配列される複数のボンディングパッドを形成する工
程と、前記複数の絶縁膜の任意の間に配線と金属膜とを
同時に形成し、この金属膜は、前記半導体ウエハのダイ
シングラインとそれに対向する前記複数のボンデイング
パッドとの間に配置するように形成する工程とを備えて
いることを特徴とする半導体装置の製造方法。 - 【請求項１３】 半導体ウエハ上に、前記半導体ウエ
ハのダイシングラインに沿って配列された複数のボンデ
ィングパッドと、前記半導体ウエハのダイシングライン
に対向する前記複数のボンディングパッドとの間に設け
られ、溝構造を備えた少なくとも２層からなる絶縁膜と
を形成する工程と、前記溝構造をダイシングマ−クとし
て、半導体ウエハをダイシングラインに沿って切断して
複数の半導体チップを形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項１４】 前記絶縁膜が、半導体基板表面に形
成されたフィ−ルド酸化膜と、このフィ−ルド酸化膜の
上に形成され、第１の層間絶縁膜であるＢＰＳＧ／ＣＶ
ＤＳｉＯ２ 膜と、このＢＰＳＧ／ＣＶＤＳｉＯ２ 膜
の上に形成された第２の層間絶縁膜であるプラズマＣＶ
ＤＳｉＯ２ 膜およびその上の表面保護膜であるＳｉ３
Ｎ４膜からなり、前記溝構造が、その溝構造の底部にお
いて前記プラズマＣＶＤＳｉＯ２ 膜と前記ＢＰＳＧ／
ＣＶＤＳｉＯ２ 膜を構成するＢＰＳＧとの接触を断つ
ように、前記ＢＰＳＧ／ＣＶＤＳｉＯ２ 膜と前記フィ
−ルド酸化膜に形成されていることを特徴とする請求項
２に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07868591A JP3144817B2 (ja) | 1990-03-23 | 1991-02-18 | 半導体装置 |
| DE69125047T DE69125047T2 (de) | 1990-03-23 | 1991-03-25 | Halbleiteranordnung mit einer isolierenden Schicht |
| US07/674,753 US5296745A (en) | 1990-03-23 | 1991-03-25 | Semiconductor device having a moisture barrier around periphery of device |
| EP91104671A EP0453787B1 (en) | 1990-03-23 | 1991-03-25 | Semiconductor device having an insulating film |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP2-72134 | 1990-03-23 | ||
| JP07868591A JP3144817B2 (ja) | 1990-03-23 | 1991-02-18 | 半導体装置 |
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| EP (1) | EP0453787B1 (ja) |
| JP (1) | JP3144817B2 (ja) |
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