JPH04273215A - Production of thin-film transistor array substrate - Google Patents

Production of thin-film transistor array substrate

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JPH04273215A
JPH04273215A JP3034061A JP3406191A JPH04273215A JP H04273215 A JPH04273215 A JP H04273215A JP 3034061 A JP3034061 A JP 3034061A JP 3406191 A JP3406191 A JP 3406191A JP H04273215 A JPH04273215 A JP H04273215A
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insulating
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insulating layer
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真澄 小泉
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Abstract

PURPOSE:To substantially prevent the generation of the disconnection of drain electrodes and to improve the orientation characteristics of a liquid crystal in the production of the TFT array substrate. CONSTITUTION:A metallic layer 2 consisting of Ta alloy contg. Ta is formed on an insulating substrate 1 and a mask M having heat resistance is formed in the prescribed position thereon and is heated, by which the Ta of the part not coated with the mask M of the metallic layer 2 is oxidized to form an insulating layer 3. The mask M is then removed and the Ta of the metallic layer 2 under this mask M is anodized to form the insulating layer 3. The level difference formed by the constitution on the substrate 1 is decreased according to such procedures. The disconnection of the electrodes is substantially prevented and the orientation characteristics of the liquid crystal are improved.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は、アクティブマトリクス
駆動型の液晶ディスプレイの一方の基板となる薄膜トラ
ンジスタ(TFT)アレイ基板の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor (TFT) array substrate which serves as one substrate of an active matrix driven liquid crystal display.

【0002】0002

【従来の技術】図4及び図5は、従来のTFTアレイ基
板の製造方法の一例を断面図で示す製造工程図であり、
図4はステップ(S)1からS4までを、図5はS5か
らS7までを示す。
2. Description of the Related Art FIGS. 4 and 5 are manufacturing process diagrams showing an example of a conventional method for manufacturing a TFT array substrate in cross-sectional view.
FIG. 4 shows steps (S) 1 to S4, and FIG. 5 shows steps S5 to S7.

【0003】図に示されるように、製造に際してしては
、先ず、ガラス基板31上に、タンタル(Ta)を堆積
させてTa膜32を形成し(図4のS1)、Ta膜32
をエッチングしてゲート電極32aにする(図4のS2
)。次に、ゲート電極32aの表面を陽極酸化すること
により、ゲート絶縁膜であるTa2O5膜33を形成し
(図4のS3)、さらにガラス基板31上にITOから
なる画素電極34を形成する(図4のS4)。
As shown in the figure, in manufacturing, tantalum (Ta) is first deposited on a glass substrate 31 to form a Ta film 32 (S1 in FIG. 4).
is etched to form the gate electrode 32a (S2 in FIG.
). Next, by anodizing the surface of the gate electrode 32a, a Ta2O5 film 33, which is a gate insulating film, is formed (S3 in FIG. 4), and a pixel electrode 34 made of ITO is further formed on the glass substrate 31 (FIG. 4 S4).

【0004】次に、基板31上に、Ta2O5膜33を
覆うように、絶縁膜であるSiNx膜35と、半導体活
性層となるアモルファスシリコン(a−Si)層36、
オーミック接合層となる不純物をドープしたアモルファ
スシリコン(n+a−Si)膜37の順に成膜し、TF
T部分を残してエッチングする(図5のS5)。次に、
アルミニウム(Al)等の金属層を堆積しエッチングに
よりソース電極38及びドレイン電極39を形成し、ソ
ース電極38とドレイン電極39との間のn+a−Si
膜37をエッチング除去する(図5のS6)。最後にパ
ッシベーション膜40を成膜して、TFTアレイ基板が
完成する(図5のS7)。
Next, on the substrate 31, an SiNx film 35 serving as an insulating film, an amorphous silicon (a-Si) layer 36 serving as a semiconductor active layer,
An amorphous silicon (n+a-Si) film 37 doped with impurities, which will become an ohmic contact layer, is formed in this order, and the TF
Etching is performed leaving the T portion (S5 in FIG. 5). next,
A metal layer such as aluminum (Al) is deposited and etched to form a source electrode 38 and a drain electrode 39.
The film 37 is removed by etching (S6 in FIG. 5). Finally, a passivation film 40 is formed to complete the TFT array substrate (S7 in FIG. 5).

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、ゲート電極32aとTa2O5膜3
3とを合計した段差が0.4μm以上あるため、Alよ
りなるドレイン電極39が段差部で断線するという欠陥
が生じやすかった。また、大きな段差部は、TFT基板
表面の凹凸を大きくし、液晶の配向を乱し、コントラス
トや視角特性を劣化させる原因となっていた。
However, in the conventional manufacturing method described above, the gate electrode 32a and the Ta2O5 film 3
Since the total height difference of 3 and 3 was 0.4 μm or more, a defect in which the drain electrode 39 made of Al was easily disconnected at the step portion was likely to occur. Further, the large step portion increases the unevenness of the TFT substrate surface, disturbs the alignment of the liquid crystal, and causes deterioration of contrast and viewing angle characteristics.

【0006】そこで、本発明は上記課題を解決するため
になされたものであり、その目的とするところは、ドレ
イン電極の断線が発生しにくく、液晶の配向特性の良好
なTFTアレイ基板の製造方法を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and its object is to provide a method for manufacturing a TFT array substrate that is less prone to disconnection of the drain electrode and has good liquid crystal alignment characteristics. Our goal is to provide the following.

【0007】[0007]

【課題を解決するための手段】本発明に係るTFTアレ
イ基板の製造方法は、絶縁性基板上に、Ta又はTaを
含む合金からなる金属層を形成する工程と、上記金属層
上の所定位置に耐熱性を有するマスクを形成する工程と
、加熱することにより、上記金属層の上記マスクで覆わ
れていない部分のTaを酸化して第一絶縁層を形成する
工程と、上記マスクを除去する工程と、このマスク除去
により現われた上記金属層のTaを陽極酸化することに
より、上記金属層の所定の深さまでを第二絶縁層とする
工程と、を有することを特徴としている。
[Means for Solving the Problems] A method for manufacturing a TFT array substrate according to the present invention includes a step of forming a metal layer made of Ta or an alloy containing Ta on an insulating substrate, and a predetermined position on the metal layer. forming a heat-resistant mask; heating to oxidize Ta in a portion of the metal layer not covered by the mask to form a first insulating layer; and removing the mask. and a step of forming a second insulating layer up to a predetermined depth in the metal layer by anodizing Ta in the metal layer exposed by removing the mask.

【0008】また、上記製造方法において、金属層上に
マスクを形成する工程の次に、金属層のマスクで覆われ
ていない部分をエッチングして薄くする工程を加えるこ
ともできる。
[0008] Furthermore, in the above manufacturing method, after the step of forming a mask on the metal layer, a step of etching and thinning the portion of the metal layer not covered by the mask may be added.

【0009】さらに、他の発明においては、絶縁性基板
上に、Ta又はTaを含む合金からなる金属層を形成す
る工程と、加熱又は陽極酸化によりTaを酸化させ、上
記金属層の所定の深さまでを絶縁層とする工程と、上記
絶縁層上の所定位置に耐熱性を有するマスクを形成する
工程と、加熱により、上記マスクで覆われていない部分
について、上記絶縁層の下にある上記金属層の中のTa
を酸化させ、絶縁層とする工程と、上記マスクを除去す
る工程と、を有することを特徴としている。
Furthermore, in another invention, a step of forming a metal layer made of Ta or an alloy containing Ta on an insulating substrate, oxidizing Ta by heating or anodic oxidation, and forming a predetermined depth of the metal layer. a step of forming a heat-resistant mask at a predetermined position on the insulating layer; and a step of forming a heat-resistant mask at a predetermined position on the insulating layer; and heating the metal under the insulating layer in a portion not covered with the mask. Ta in the layer
The method is characterized by comprising a step of oxidizing the mask to form an insulating layer, and a step of removing the mask.

【0010】0010

【作用】本発明においては、絶縁性基板上に、Ta又は
Taを含む合金からなる金属層を形成し、金属層上にマ
スクを形成し、加熱することによりマスクで覆われてい
ない部分のTaを酸化して第一絶縁層を形成し、マスク
を除去して現われた金属層のTaを陽極酸化して所定の
深さまでを第二絶縁層としている。このため、Taから
なるゲート電極とその上に形成された第二絶縁層の高さ
を、第一絶縁層より低くすることができる。
[Operation] In the present invention, a metal layer made of Ta or an alloy containing Ta is formed on an insulating substrate, a mask is formed on the metal layer, and Ta is removed in the portions not covered by the mask by heating. is oxidized to form a first insulating layer, and the mask is removed and the exposed metal layer of Ta is anodized to a predetermined depth to form a second insulating layer. Therefore, the height of the gate electrode made of Ta and the second insulating layer formed thereon can be lower than that of the first insulating layer.

【0011】また、絶縁性基板上の金属層上にマスクを
形成した後に、金属層のマスクで覆われていない部分を
エッチングして薄くすれば、ゲート電極部分と第一絶縁
層との段差を小さくできる。
[0011] Furthermore, if a mask is formed on the metal layer on the insulating substrate and then the portion of the metal layer not covered by the mask is thinned by etching, the step between the gate electrode portion and the first insulating layer can be reduced. Can be made smaller.

【0012】さらに、最初に、絶縁性基板上の金属層の
所定の深さまでを絶縁層とし、その上の所定位置に耐熱
性を有するマスクを形成し、マスクで覆われていない部
分についての金属層を絶縁層とする手順を採用した場合
にも、Taからなるゲート電極とその上に形成された絶
縁層の高さを、それを囲う周囲の絶縁層より低くするこ
とができる。
Furthermore, first, the metal layer on the insulating substrate is made into an insulating layer up to a predetermined depth, a heat-resistant mask is formed at a predetermined position on the insulating layer, and the metal layer in the portion not covered by the mask is formed as an insulating layer. Even when the procedure of using the layer as an insulating layer is adopted, the height of the gate electrode made of Ta and the insulating layer formed thereon can be made lower than the surrounding insulating layer surrounding it.

【0013】[0013]

【実施例】図1乃至図3は、本発明に係るTFTアレイ
基板の製造方法の一実施例の断面を示す製造工程図であ
り、図1はすステップ(S)1からS3までを、図2は
S4からS6までを、図3はS7からS9までを示す。
Embodiment FIGS. 1 to 3 are manufacturing process diagrams showing a cross section of an embodiment of the method for manufacturing a TFT array substrate according to the present invention, and FIG. 1 shows steps (S) 1 to S3. 2 shows S4 to S6, and FIG. 3 shows S7 to S9.

【0014】図に示されるように、製造に際してしては
、先ず、ガラス等からなる透光性の絶縁性基板1上に、
スパッタ法によりTaからなる金属膜2を0.2μm〜
0.5μm厚に形成する(図1のS1)。その上に、プ
ラズマCVD法により、マスクとなるSiNxを0.2
〜0.5μm厚に堆積させ、エッチングによりゲート電
極形成位置にSiNx、即ち、マスクMを残す。
As shown in the figure, in manufacturing, first, on a transparent insulating substrate 1 made of glass or the like,
A metal film 2 made of Ta is deposited to a thickness of 0.2 μm or more by sputtering.
It is formed to have a thickness of 0.5 μm (S1 in FIG. 1). On top of that, 0.2% of SiNx was applied as a mask by plasma CVD method.
It is deposited to a thickness of ~0.5 μm and etched to leave SiNx, that is, a mask M, at the gate electrode formation position.

【0015】次に、この基板を酸素中で500℃〜60
0℃に加熱し、マスクMで覆われていない露出した部分
の金属膜2のTaを酸化して、ゲート電極形成部分2a
の周囲(フィールド部)のTaをTa2O5として絶縁
膜3aを形成する。
Next, this substrate was heated at 500°C to 60°C in oxygen.
The exposed portion of the metal film 2 not covered by the mask M is heated to 0° C. and Ta is oxidized to form the gate electrode forming portion 2a.
An insulating film 3a is formed by using Ta2O5 as Ta around (field part).

【0016】次に、マスクMを除去し(図2のS4)、
露出したゲート電極形成部分2aの表面を陽極酸化する
ことにより、ゲート電極形成部分2aの上部を、0.2
μm〜0.4μm厚のTa2O5よりなる絶縁膜3bに
する。このとき、絶縁膜3bの下にはゲート電極2bが
形成される(図2のS5)。次に、フィールド部の絶縁
膜3a上に、ITOを蒸着法又はスパッタ法により堆積
させ、エッチングして画素電極4を形成する。
Next, remove the mask M (S4 in FIG. 2),
By anodic oxidizing the exposed surface of the gate electrode forming portion 2a, the upper part of the gate electrode forming portion 2a is reduced by 0.2
The insulating film 3b is made of Ta2O5 and has a thickness of .mu.m to 0.4 .mu.m. At this time, the gate electrode 2b is formed under the insulating film 3b (S5 in FIG. 2). Next, ITO is deposited on the insulating film 3a in the field portion by vapor deposition or sputtering, and etched to form the pixel electrode 4.

【0017】次に、絶縁膜3a及び3b上に、プラズマ
CVD法により、絶縁層としてのSiNx5、半導体活
性層であるアモルファスシリコン層6、オーミック接合
層である不純物としてリンをドープしたアモルファスシ
リコン(n+a−Si)層7を順に堆積させ、TFT部
分(絶縁膜3b上部)を残してエッチング除去する(図
3のS7)。次に、Al、Ti(チタン)、Cr(クロ
ム)等の金属や、これらの多層膜を形成し、エッチング
によりソース電極8及びドレイン電極9を形成する。そ
して、ソース電極8及びドレイン電極9の間のn+aS
i7をエッチング除去する(図3のS8)。そして、こ
の上にSiNxよりなるパッシベーション膜10を形成
して、TFTアレイ基板が完成する(図3のS9)。
Next, SiNx5 as an insulating layer, an amorphous silicon layer 6 as a semiconductor active layer, and amorphous silicon (n+a) doped with phosphorus as an impurity as an ohmic contact layer are formed on the insulating films 3a and 3b by plasma CVD. -Si) layer 7 is sequentially deposited and removed by etching leaving the TFT portion (the upper part of the insulating film 3b) (S7 in FIG. 3). Next, a metal such as Al, Ti (titanium), Cr (chromium), or a multilayer film thereof is formed, and a source electrode 8 and a drain electrode 9 are formed by etching. Then, n+aS between the source electrode 8 and the drain electrode 9
i7 is removed by etching (S8 in FIG. 3). Then, a passivation film 10 made of SiNx is formed on this to complete a TFT array substrate (S9 in FIG. 3).

【0018】以上説明したように、本実施例においては
、絶縁性基板1上の金属層上にマスクMを形成し、マス
クMで覆われていない部分のTaを酸化してフィールド
部の絶縁層3aを形成し、マスクMを除去して現われた
金属層を陽極酸化して所定の深さまでを絶縁層3bとし
ている。このため、ゲート電極2bとその上に形成され
た絶縁層3bとを合わせた高さを、絶縁層3aより低く
することができる。よって、絶縁層3a上に形成された
、SiNx5、アモルファスシリコン層6、n+a−S
i層7による段差を小さくすることができ、さらにその
上に形成されるドレイン電極9に断線が生じにくい構造
としている。また、段差を小さくすることによって、液
晶の配向特性が良くなり、コントラストや視角特性を良
好にすることができる。
As explained above, in this embodiment, the mask M is formed on the metal layer on the insulating substrate 1, and the Ta in the portion not covered by the mask M is oxidized to form the insulating layer in the field area. 3a is formed, the mask M is removed, and the metal layer that appears is anodized to form an insulating layer 3b up to a predetermined depth. Therefore, the combined height of the gate electrode 2b and the insulating layer 3b formed thereon can be made lower than the insulating layer 3a. Therefore, the SiNx5, amorphous silicon layer 6, n+a-S formed on the insulating layer 3a
The structure is such that the step caused by the i-layer 7 can be made small, and furthermore, the drain electrode 9 formed thereon is less likely to be disconnected. Further, by reducing the step difference, alignment characteristics of the liquid crystal can be improved, and contrast and viewing angle characteristics can be improved.

【0019】図6は、本発明の他の実施例の断面を示す
製造工程図である。この実施例では、先ず、ガラス等の
絶縁性基板11上に、スパッタ法によりTaからなる金
属膜12を形成し(図6のS1)、その後、マスクMを
堆積させ、エッチングによりマスクMのない露出した部
分(フィールド部)の金属膜12の厚さを薄くする(図
6のS2)。次に、加熱により金属膜12のフィールド
部のTaを酸化して、Ta2O5よりなる絶縁膜13a
を形成する(図6のS3)。
FIG. 6 is a manufacturing process diagram showing a cross section of another embodiment of the present invention. In this example, first, a metal film 12 made of Ta is formed by sputtering on an insulating substrate 11 such as glass (S1 in FIG. 6), then a mask M is deposited, and etching is performed to remove the mask M. The thickness of the metal film 12 in the exposed portion (field portion) is reduced (S2 in FIG. 6). Next, Ta in the field portion of the metal film 12 is oxidized by heating to form an insulating film 13a made of Ta2O5.
(S3 in FIG. 6).

【0020】次に、マスクMを除去し(図6のS4)、
露出したゲート電極形成部分12aの表面を陽極酸化す
ることにより、ゲート電極形成部分12aの上部を、T
a2O5よりなる絶縁膜13bにする。絶縁膜13bの
下にはゲート電極12bが形成される(図6のS5)。
Next, remove the mask M (S4 in FIG. 6),
By anodizing the surface of the exposed gate electrode forming portion 12a, the upper part of the gate electrode forming portion 12a is
The insulating film 13b is made of a2O5. A gate electrode 12b is formed under the insulating film 13b (S5 in FIG. 6).

【0021】これ以降の工程は、図1乃至図3の実施例
と同じである。
The subsequent steps are the same as the embodiments shown in FIGS. 1 to 3.

【0022】以上説明したように、この実施例によれば
、金属層12上にマスクMを形成した後に、金属層12
のマスクで覆われていない部分をエッチングにより薄く
することにより、図6のS2に示されるように、絶縁層
13aと13bの表面を平坦にすることができる。
As explained above, according to this embodiment, after forming the mask M on the metal layer 12,
By thinning the portions not covered by the mask by etching, the surfaces of the insulating layers 13a and 13b can be made flat, as shown in S2 of FIG.

【0023】図7は、本発明の他の実施例の断面を示す
製造工程図である。この実施例では、先ず、ガラス等の
絶縁性基板21上に、スパッタ法によりTaからなる金
属膜22を形成し(図7のS1)、次に、加熱により又
は陽極酸化により金属膜22の上側を酸化して、Ta2
O5よりなる絶縁膜23を形成する(図7のS3)。
FIG. 7 is a manufacturing process diagram showing a cross section of another embodiment of the present invention. In this example, first, a metal film 22 made of Ta is formed on an insulating substrate 21 such as glass by sputtering (S1 in FIG. 7), and then the upper side of the metal film 22 is formed by heating or anodic oxidation. by oxidizing Ta2
An insulating film 23 made of O5 is formed (S3 in FIG. 7).

【0024】次に、マスクMを堆積させ、エッチングに
よりマスクMのない部分(フィールド部)の金属膜22
を酸化して、Ta2O5よりなる絶縁膜23aを形成す
る(図7のS4)。このとき、絶縁膜23aの下にはゲ
ート電極22aが形成される。そして、マスクMを除去
する(図7のS5)。
Next, a mask M is deposited and etched to remove the metal film 22 in the area without the mask M (field area).
is oxidized to form an insulating film 23a made of Ta2O5 (S4 in FIG. 7). At this time, the gate electrode 22a is formed under the insulating film 23a. Then, the mask M is removed (S5 in FIG. 7).

【0025】これ以降の工程は、図1乃至図3の実施例
と同じである。
The subsequent steps are the same as the embodiments shown in FIGS. 1 to 3.

【0026】以上説明したように、この実施例において
も、ドレイン電極9に断線が生じにくい構造とすること
ができ、また、コントラストや視角特性を良好にするこ
とができる。
As described above, in this embodiment as well, it is possible to create a structure in which the drain electrode 9 is less likely to be disconnected, and it is also possible to improve the contrast and viewing angle characteristics.

【0027】[0027]

【発明の効果】以上説明したように、本発明によれば、
基板上の構成により形成される段差を小さくして、ドレ
イン電極の断線を生じにくくすることができ、また、コ
ントラストや視角特性を良好にすることができる。
[Effects of the Invention] As explained above, according to the present invention,
By reducing the level difference formed by the structure on the substrate, disconnection of the drain electrode can be made less likely to occur, and contrast and viewing angle characteristics can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明に係るTFTアレイ基板の製造方法の一
実施例を示す製造工程図(その1)である。
FIG. 1 is a manufacturing process diagram (part 1) showing an example of the method for manufacturing a TFT array substrate according to the present invention.

【図2】本実施例のTFTアレイ基板の製造工程図(そ
の2)である。
FIG. 2 is a manufacturing process diagram (part 2) of the TFT array substrate of this example.

【図3】本実施例のTFTアレイ基板の製造工程図(そ
の3)である。
FIG. 3 is a manufacturing process diagram (Part 3) of the TFT array substrate of this example.

【図4】従来のTFTアレイ基板の製造工程図(その1
)である。
[Figure 4] Manufacturing process diagram of conventional TFT array substrate (Part 1)
).

【図5】従来のTFTアレイ基板の製造工程図(その2
)である。
[Figure 5] Manufacturing process diagram of conventional TFT array substrate (Part 2)
).

【図6】他の実施例のTFTアレイ基板の製造工程図で
ある。
FIG. 6 is a manufacturing process diagram of a TFT array substrate of another example.

【図7】さらに他の実施例のTFTアレイ基板の製造工
程図である。
FIG. 7 is a manufacturing process diagram of a TFT array substrate of still another example.

【符号の説明】[Explanation of symbols]

1  絶縁性基板 2  金属膜 2a  ゲート電極 3  絶縁膜 4  画素電極 5  SiNx層 6  アモルファスシリコン膜 7  アモルファスシリコン膜 8  ソース電極 9  ドレイン電極 1 Insulating substrate 2 Metal film 2a Gate electrode 3 Insulating film 4 Pixel electrode 5 SiNx layer 6 Amorphous silicon film 7 Amorphous silicon film 8 Source electrode 9 Drain electrode

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】  絶縁性基板上に、Ta又はTaを含む
合金からなる金属層を形成する工程と、上記金属層上の
所定位置に耐熱性を有するマスクを形成する工程と、加
熱することにより、上記金属層の上記マスクで覆われて
いない部分のTaを酸化して第一絶縁層を形成する工程
と、上記マスクを除去する工程と、このマスク除去によ
り現われた上記金属層のTaを陽極酸化することにより
、上記金属層の所定の深さまでを第二絶縁層とする工程
と、を有することを特徴とする薄膜トランジスタアレイ
基板の製造方法。
1. Forming a metal layer made of Ta or an alloy containing Ta on an insulating substrate; forming a heat-resistant mask at a predetermined position on the metal layer; and heating. , a step of oxidizing Ta in a portion of the metal layer not covered by the mask to form a first insulating layer, a step of removing the mask, and an anode of Ta in the metal layer exposed by the mask removal. A method for manufacturing a thin film transistor array substrate, comprising the step of oxidizing the metal layer to a predetermined depth as a second insulating layer.
【請求項2】  上記金属層上にマスクを形成する工程
の次に、上記金属層の上記マスクで覆われていない部分
の厚さをエッチングにより薄くする工程をさらに有する
ことを特徴とする請求項1記載の薄膜トランジスタアレ
イ基板の製造方法。
2. The method of claim 1, further comprising the step of reducing the thickness of a portion of the metal layer not covered by the mask by etching, subsequent to the step of forming a mask on the metal layer. 1. The method for manufacturing a thin film transistor array substrate according to 1.
【請求項3】  絶縁性基板上に、Ta又はTaを含む
合金からなる金属層を形成する工程と、加熱又は陽極酸
化によりTaを酸化させ、上記金属層の所定の深さまで
を絶縁層とする工程と、上記絶縁層上の所定位置に耐熱
性を有するマスクを形成する工程と、加熱により、上記
マスクで覆われていない部分について、上記絶縁層の下
にある上記金属層の中のTaを酸化させ、絶縁層とする
工程と、上記マスクを除去する工程と、を有することを
特徴とする薄膜トランジスタアレイ基板の製造方法。
3. A step of forming a metal layer made of Ta or an alloy containing Ta on an insulating substrate, and oxidizing Ta by heating or anodic oxidation to form an insulating layer up to a predetermined depth of the metal layer. a step of forming a heat-resistant mask at a predetermined position on the insulating layer; and a step of heating to remove Ta in the metal layer under the insulating layer in a portion not covered by the mask. A method for manufacturing a thin film transistor array substrate, comprising the steps of oxidizing to form an insulating layer, and removing the mask.
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