JPH0427157A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0427157A JPH0427157A JP2132262A JP13226290A JPH0427157A JP H0427157 A JPH0427157 A JP H0427157A JP 2132262 A JP2132262 A JP 2132262A JP 13226290 A JP13226290 A JP 13226290A JP H0427157 A JPH0427157 A JP H0427157A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000005669 field effect Effects 0.000 claims abstract 6
- 239000000758 substrate Substances 0.000 claims 2
- 239000000203 mixture Substances 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
【産業上の利用分野1
本発明は、MOSFETを含むゲートアレイLSIに関
するもので、特に、高速で高集積の半導体装置に関する
ものである。
[発明の概要1
本発明は、MOS F ETを含むゲートアレイLSI
の入出力セル部において、MOSFETのソース、また
はドレイン領域と第1層目の配線層(以下、配線第1層
と称す)を接続するためのコンタクトホール(以下コン
タクトと称す)と、配線第1層と、第2層目の配線層(
以下配線第2層と称す、また、配線第2層は入出力セル
部に電流を供給するための電源線として使用している。
)を接続するためのコンタクトホール(以下ホールと称
す)を、MOSFETのソースあるいはドレイン領域に
交互に配置することにより、MOSFETの特性劣化を
防ぐと共に、微細化、高速化に適した配線パターンを実
現するものである。
[従来の技術]
従来の半導体装置は、ゲートアレイLSIの入出力部に
於て、例えば第2図(a)の平面パターンで示される。
同図に於て、NチャンネルMOSFET (以下NMO
3と称す)を例に説明すると、ドレイン領域4は、8個
のコンタクト6により、配線第1層lに接続されている
。またソース領域5は、4個のコンタクト6によって、
配線層筒1に接続され、更に4個のホール7によって、
ソース電源を供給する配線第2層2に接続されている。
3は、NMO5のゲートである。
このように、ソース領域5に、コンタクト6とホール7
を両方とも配置すれば、コンタクト6をソース領域全面
にとって、ホール7のための配線領域を別に設けるのに
比べて、配線効率が上がりパターンを小さくできる。
【発明が解決しようとする課題】
しかし、前述の従来技術では、第2図(b)に示すよう
に、NMO3のソース、ドレイン間の電流の流れを見る
と、コンタクト6が向き合ってし入る部分は問題ないが
、コンタクト6とホール7が向き合っている部分は、ト
レイン電流の吸い込み口が無いため、ソース領域5の直
列寄生抵抗Rsにより電流が流れにくくなる。従って、
NMO5の直流特性が劣化すると共に、直列寄生抵抗R
sと、ソース領域の接合容量により、スイッチングスピ
ードも遅くなるという問題があった。
そこで本発明は、この様な問題を解決するものであり、
その目的とするところは、MOSFETの性能を劣化さ
せることなしに、高集積化に通した配線パターンを提供
するところにある。
〔課題を解決するための手段]
本発明による半導体装置は、MOSFETのソースまた
はドレイン領域に、コンタクトとホールが交互に配置さ
れていることを特徴とする。
[実 施 例]
以下に配線層の材料としてA1を使用した場合について
本発明の詳細な説明する。
第1図(a)は、本発明の一実施例なる半導体装置を示
す平面パターン図である。ソース領域5に配置されたコ
ンタクト6とホール7は交互に配置されており、第1図
(b)に示すとうりドレイン、ソース間の電流の流れは
、ソース領域5の全面にコンタクト6を置いたときとほ
とんど変わらず、ソース抵抗の減少により、MOSFE
Tの特性が劣化するのを防止できる。
第3図は、本発明の他の実施例なる半導体装置の平面パ
ターン図である。ドレイン領域4とコンタクト6で接続
されている第1配線層lは、ソース領域5を横切る形と
なっており、ソース領域5全面にコンタクト6及びホー
ル7が置けない場合である。従って、ソース領域5では
、コンタクト6とホール7を交互に置いて、ドレイン領
域4にあるコンタクトとの対向長をできるだけ大きくと
り、第3図(b)で示すようにドレイン電流の流れに対
する影響を小さくして特性劣化を最小限におさえること
ができる。
以上、NMO5を例に述べてきたが、PチャンネルMO
3FET (PMO3)においても全(同様である。ま
た、本実施例では配線の材料としてA1を使用している
が、他の金属配線についても全く同様である。
[発明の効果1
以上述べたように本発明によれば、次のような効果が得
られる。
MOSFETを含むゲートアレイに於て、MOSFET
のソース領域またはドレイン領域に、コンタクトとホー
ルを交互に配置して、直列寄生抵抗の減少、接合容量の
低下等により特性劣化を防ぐと共に、配線の自由度を増
し、高速、高集積化に適した配線パターンを実現できる
という効果を有する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field 1] The present invention relates to a gate array LSI including MOSFETs, and particularly to a high-speed, highly integrated semiconductor device. [Summary of the Invention 1 The present invention provides a gate array LSI including MOS FETs.
In the input/output cell part of the MOSFET, a contact hole (hereinafter referred to as a contact) for connecting the source or drain region of the MOSFET and the first wiring layer (hereinafter referred to as the first wiring layer) and a first wiring layer are provided. layer and the second wiring layer (
The second wiring layer, hereinafter referred to as the second wiring layer, is used as a power supply line for supplying current to the input/output cell section. ) by alternately arranging contact holes (hereinafter referred to as holes) in the source or drain region of the MOSFET to prevent deterioration of MOSFET characteristics and realize a wiring pattern suitable for miniaturization and speeding up. It is something to do. [Prior Art] A conventional semiconductor device is shown, for example, as a planar pattern in FIG. 2(a) at an input/output section of a gate array LSI. In the same figure, an N-channel MOSFET (hereinafter NMO
3) as an example, the drain region 4 is connected to the first wiring layer l through eight contacts 6. Furthermore, the source region 5 is connected to the four contacts 6.
It is connected to the wiring layer cylinder 1 and further has four holes 7.
It is connected to the wiring second layer 2 that supplies source power. 3 is the gate of NMO5. In this way, a contact 6 and a hole 7 are formed in the source region 5.
By arranging both of them, the wiring efficiency can be improved and the pattern can be made smaller, compared to placing the contact 6 over the entire source region and providing a separate wiring region for the hole 7. [Problems to be Solved by the Invention] However, in the above-mentioned conventional technology, as shown in FIG. However, since there is no sink for the train current in the portion where the contact 6 and the hole 7 face each other, the series parasitic resistance Rs of the source region 5 makes it difficult for the current to flow. Therefore,
As the DC characteristics of NMO5 deteriorate, the series parasitic resistance R
There is a problem in that the switching speed is also slow due to the junction capacitance of the source region. Therefore, the present invention solves these problems,
The purpose is to provide a wiring pattern that allows for high integration without deteriorating the performance of MOSFETs. [Means for Solving the Problems] A semiconductor device according to the present invention is characterized in that contacts and holes are alternately arranged in the source or drain region of a MOSFET. [Example] The present invention will be described in detail below with respect to the case where A1 is used as the material of the wiring layer. FIG. 1(a) is a plan pattern diagram showing a semiconductor device according to an embodiment of the present invention. Contacts 6 and holes 7 arranged in the source region 5 are arranged alternately, and as shown in FIG. The reduction in source resistance makes the MOSFE
This can prevent the characteristics of T from deteriorating. FIG. 3 is a plan pattern diagram of a semiconductor device according to another embodiment of the present invention. The first wiring layer l, which is connected to the drain region 4 through a contact 6, crosses the source region 5, and the contact 6 and hole 7 cannot be placed over the entire surface of the source region 5. Therefore, in the source region 5, contacts 6 and holes 7 are placed alternately, and the length of the opposing contact with the contact in the drain region 4 is made as large as possible to minimize the influence on the drain current flow, as shown in FIG. 3(b). By making it small, characteristic deterioration can be minimized. The above has been described using NMO5 as an example, but P channel MO
The same applies to 3FET (PMO3). Also, although A1 is used as the wiring material in this embodiment, the same applies to other metal wiring. [Effect of the invention 1 As described above. According to the present invention, the following effects can be obtained: In a gate array including MOSFETs, MOSFETs
Contacts and holes are arranged alternately in the source or drain region of the device to prevent characteristic deterioration by reducing series parasitic resistance and junction capacitance, while increasing wiring flexibility and making it suitable for high speed and high integration. This has the effect that it is possible to realize a wiring pattern that is
第1図(a)は、本発明の一実施例であるMOSFET
の平面パターン図である。
第1図(b)は、第1図(a)に於けるソース・ドレイ
ン間の電流の流れを示した図である。
第2図(a)は、従来のMOS F ETの平面パター
ン図である。
第2図(b)は、第2図(a)に於けるソース・ドレイ
ン間の電流の流れを示した図である。
第3図(a)は、本発明の他実施例であるMOSFET
の平面パターン図である。
第3図(b)は、第3図(a)に於けるソース・ドレイ
ン間の電流の流れを示した図である。
・配線第1層
・配線第2層
・ゲート
・ドレイン
・ソース
・コンタクト
・ホール
・ソース領域の直列寄生抵抗
ψ[F]
菰1色
(A)
za
(b)
Cb”)
(b)FIG. 1(a) shows a MOSFET which is an embodiment of the present invention.
FIG. FIG. 1(b) is a diagram showing the flow of current between the source and drain in FIG. 1(a). FIG. 2(a) is a plan pattern diagram of a conventional MOS FET. FIG. 2(b) is a diagram showing the flow of current between the source and drain in FIG. 2(a). FIG. 3(a) shows a MOSFET which is another embodiment of the present invention.
FIG. FIG. 3(b) is a diagram showing the flow of current between the source and drain in FIG. 3(a).・Series parasitic resistance ψ[F] of the first wiring layer, second wiring layer, gate, drain, source, contact, hole, and source region
Claims (3)
るための第1のコンタクトホールと、第1層目の配線層
と第2層目の配線層を電気的に接続するためのコンタク
トホールが、前記半導体基板上に形成された絶縁ゲート
型電界効果トランジスタ(MOSFET)のソース領域
またはドレイン領域に、交互に配置されていることを特
徴とする半導体装置。(1) A first contact hole for electrically connecting the semiconductor substrate and the first wiring layer, and for electrically connecting the first wiring layer and the second wiring layer. A semiconductor device, wherein contact holes are alternately arranged in source regions or drain regions of insulated gate field effect transistors (MOSFETs) formed on the semiconductor substrate.
FET)が、絶縁ゲート型電界効果トランジスタ(MO
SFET)で構成されるゲートアレイLSIに含まれて
いることを特徴とする請求項1記載の半導体装置。(2) The insulated gate field effect transistor (MOS)
FET) is an insulated gate field effect transistor (MO
2. The semiconductor device according to claim 1, wherein the semiconductor device is included in a gate array LSI composed of SFETs.
FET)が、絶縁ゲート型電界効果トランジスタ(MO
SFET)とバイポーラトランジスタが混在するゲート
アレイLSIに含まれていることを特徴とする請求項1
記載の半導体装置。(3) The insulated gate field effect transistor (MOS)
FET) is an insulated gate field effect transistor (MO
Claim 1 characterized in that the gate array LSI includes a mixture of SFET) and bipolar transistors.
The semiconductor device described.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2132262A JPH0427157A (en) | 1990-05-22 | 1990-05-22 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2132262A JPH0427157A (en) | 1990-05-22 | 1990-05-22 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0427157A true JPH0427157A (en) | 1992-01-30 |
Family
ID=15077169
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2132262A Pending JPH0427157A (en) | 1990-05-22 | 1990-05-22 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0427157A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000303928A (en) * | 1999-03-29 | 2000-10-31 | Walbro Corp | In-tank installation type fuel pump reservoir assembly |
US6913038B2 (en) | 2001-10-09 | 2005-07-05 | Kabushiki Kaisha Toyota Jidoshokki | Pump for exerting pressure on fluid and fluid tank unit having the same |
-
1990
- 1990-05-22 JP JP2132262A patent/JPH0427157A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000303928A (en) * | 1999-03-29 | 2000-10-31 | Walbro Corp | In-tank installation type fuel pump reservoir assembly |
US6913038B2 (en) | 2001-10-09 | 2005-07-05 | Kabushiki Kaisha Toyota Jidoshokki | Pump for exerting pressure on fluid and fluid tank unit having the same |
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