JPH0426987A - Dynamic random access memory controller - Google Patents
Dynamic random access memory controllerInfo
- Publication number
- JPH0426987A JPH0426987A JP2131816A JP13181690A JPH0426987A JP H0426987 A JPH0426987 A JP H0426987A JP 2131816 A JP2131816 A JP 2131816A JP 13181690 A JP13181690 A JP 13181690A JP H0426987 A JPH0426987 A JP H0426987A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- memory
- dram
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 7
- 239000000872 buffer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミックランダムアクセスメモリの制御
回路に関し、特にリフレッシュ・サイクルの制御方法に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a control circuit for a dynamic random access memory, and more particularly to a refresh cycle control method.
第4図にダイナミックランダムアクセスメモリ(以下D
RAMと称する)の端子機能図を示す。Figure 4 shows a dynamic random access memory (hereinafter referred to as D).
2 shows a terminal function diagram of a RAM (referred to as RAM).
1はDRAMメモリ装置、2はアクセスするメモリのア
ドレスを入力するメモリアドレス入力端子(以下MAと
称する)、3はMAに入力されたアドレスがロウアドレ
スであることを示すロウアドレスストローブ信号(以下
RASと称する:バーの付いた信号はローレベルでアク
ティブであることを表すものとする)、4はMAに入力
されたアドレスがカラムアドレスであることを示すカラ
ムアドレスストローブ信号(以下CASと称する)、5
は;−レベルでDRAMへのデータ書き込み動作、ハイ
レベルでDRAMからのデータ読みだし動作を指定する
ライトイネーブル信号(以下WEと称する)である。6
は書き込みデータ信号(以下D inと称する)、7は
読みだしデータ信号(以下り。□と称する)を表してい
る。DRAMは、メモリセルとしてコンデンサを用いて
おり、電荷が蓄えられた状態と蓄えられていない状態で
二値データを記憶するものである。しかし、メモリセル
に蓄えられた電荷は放電してしまうために、定時間以内
に再度メモリセルへ書き込みを行う必要がある。この再
書き込み動作をリフレッシュ動作と呼ぶ。近年のDRA
Mはリフレッシュ動作に各種の動作モーFがあるが、こ
こではRASオンリーリフレッシュと呼ばれる動作方式
を簡単に説明する。1 is a DRAM memory device, 2 is a memory address input terminal (hereinafter referred to as MA) for inputting the address of the memory to be accessed, and 3 is a row address strobe signal (hereinafter referred to as RAS) that indicates that the address input to MA is a row address. 4 is a column address strobe signal (hereinafter referred to as CAS) indicating that the address input to MA is a column address; 5
is a write enable signal (hereinafter referred to as WE) which specifies a data write operation to the DRAM at a - level and a data read operation from the DRAM at a high level. 6
7 represents a write data signal (hereinafter referred to as D in), and 7 represents a read data signal (hereinafter referred to as □). DRAM uses a capacitor as a memory cell, and stores binary data in a state in which charge is stored and in a state in which charge is not stored. However, since the charge stored in the memory cell is discharged, it is necessary to write to the memory cell again within a certain period of time. This rewriting operation is called a refresh operation. DRA in recent years
M has various operation modes F for refresh operation, but here, an operation mode called RAS only refresh will be briefly explained.
第5図にリフレッシュ動作を行わせるための信号タイミ
ングを示す。まず、4のCASをインアクティブとし、
2のMAヘロウアドレスを供給する。次に3のRASを
アクティブとして一定時間(tお、)以上後インアクテ
ィブに戻す。インアクティブ状態も一定時間(ty+p
)以上後アクティブとすることができる。これによって
、2のMAで与えられたロウアドレスのメモリセルのす
べてがリフレッシュされる。ロウアドレスを順次変化さ
せてゆこことによってすべてのメモリセルのリフレッシ
−を行うことができる。例えば、メモリセルが512X
512に配置された256にビットのDRAMで8mS
毎にリフレッシュを行わなければならない場合は、リフ
レッシュ動作は8mS÷512=15.625μs以内
にリフレッシュを行う必要がある。FIG. 5 shows the signal timing for performing the refresh operation. First, let CAS 4 be inactive,
2 MA flow address is supplied. Next, RAS 3 is made active and returned to inactive after a certain period of time (t). The inactive state is also for a certain period of time (ty+p
) or more can be activated. As a result, all memory cells at the row address given by MA 2 are refreshed. All memory cells can be refreshed by sequentially changing the row addresses. For example, if the memory cell is 512X
8mS with 256-bit DRAM arranged in 512
If refresh must be performed every time, the refresh operation must be performed within 8 mS/512=15.625 μs.
以上のような動作をするDRAMをメモリ装置として使
用するためには、外部装置がデータ読みだし/書き込み
動作を制御する制御回路の他に、リフレッシュを制御す
る回路が必要になる。こhらの制御回路をDRAMコン
トローラと呼ぶものとする。第6図に従来のDRAMコ
ントローラの機能ブロック図を示す。8がDRAMコン
トローラである。9と10は外部からアクセスされるメ
モリアドレスが入力されるロウアドレス信号(以下RA
と称する)と、カラムアドレス信号(以下CAと称する
)である。11はDRAM動作(読みだし/書き込み)
を指定する制御信号(以下R/Wと称する:読みだし動
作の場合ハイレベルで、書き込み動作の場合ローレベル
を入力する)、12はローレベルでメモリアクセスを要
求する制御信号(以下SELと称する)、13はl 2
のSELおよび11のR/Wで要求されたメモリアクセ
ス要求に対する動作が完了したことを表すアクノリッジ
制御信号(以下ACKと称する)である。2はDRAM
のMAヘアドレス供給を行うメモリアドレス信号(先と
同様にMAと記述する)、3と4と5はDRAMの制御
信号であるRAS。In order to use a DRAM that operates as described above as a memory device, in addition to a control circuit for controlling data read/write operations by an external device, a circuit for controlling refresh is required. These control circuits will be called a DRAM controller. FIG. 6 shows a functional block diagram of a conventional DRAM controller. 8 is a DRAM controller. 9 and 10 are row address signals (hereinafter referred to as RA) to which memory addresses to be accessed from the outside are input.
(hereinafter referred to as CA) and a column address signal (hereinafter referred to as CA). 11 is DRAM operation (read/write)
12 is a control signal (hereinafter referred to as R/W) that specifies a memory access (hereinafter referred to as SEL) that requests a memory access at a low level. ), 13 is l 2
This is an acknowledge control signal (hereinafter referred to as ACK) indicating that the operation for the memory access request requested by SEL of 1 and R/W of 11 is completed. 2 is DRAM
3, 4, and 5 are RAS, which are control signals for the DRAM.
CAS、WE゛出力信号である。14は動作タイミング
を決定するためのクロック入力信号である。CAS and WE' output signals. 14 is a clock input signal for determining operation timing.
次にDRAMコントローラ内部について説明する。15
−1.15−2.15−3は3ステートタイプの出力バ
ッファである。16は9のRAを2のMAへ出力する場
合にアクティブとなる制御信号(以下RAEと称する)
、17は10のCAを2のMAね出力する場合にアクテ
ィブとなる制御信号(以下CAEと称する)、18はリ
フレッシュアドレスを2のMAへ出力する場合にアクテ
ィブとなる制御信号(以下RFEと称する)である。4
5はカウンタでこの出力がリフレッシュ動作の際のロウ
アドレスとなる。19はタイミングジェネレータで、外
部からのアクセス要求あるいは後述するDRAMコント
ローラ内部で発生するリフレッシュ要求にしたがって前
記3ステート出力バツフアの制御信号である16のRA
E、17のCAE、18のRFEとDRAMの制御信号
であるRAS、CAS、W丁信号を発生する。21はア
ービタで12のSEL信号で外部から入力されるメモリ
アクセス要求と、DRAMコントローラ内部で発生する
リフレッシュ要求とを調停しタイミンクジェネレータへ
所定の動作を要求し、またそれぞれの動作完了通知する
制御を行う部分である。20はメモリアクセスを行うと
きにアクティブとなる制御信号(以下ACCと称する)
、21はリフレッシュ動作を行うときにアクティブとな
る制御信号(以下REFと称する)、23はリフレッシ
ュ動作が完了したことを通知する制御信号(以下REF
AKと称する)を表している。Next, the inside of the DRAM controller will be explained. 15
-1.15-2.15-3 are three-state type output buffers. 16 is a control signal that becomes active when outputting RA of 9 to MA of 2 (hereinafter referred to as RAE)
, 17 is a control signal that becomes active when the CA of 10 is output to the MA of 2 (hereinafter referred to as CAE), and 18 is a control signal that becomes active when the refresh address is output to the MA of 2 (hereinafter referred to as RFE). ). 4
5 is a counter whose output becomes a row address during refresh operation. 19 is a timing generator which generates RA 16 which is a control signal for the 3-state output buffer according to an external access request or a refresh request generated inside the DRAM controller, which will be described later.
Generates E, 17 CAE, 18 RFE, and RAS, CAS, and W signals which are control signals for the DRAM. 21 is an arbiter which arbitrates between the memory access request input from the outside using the SEL signal 12 and the refresh request generated inside the DRAM controller, requests a predetermined operation from the timing generator, and also controls to notify the completion of each operation. This is the part to do. 20 is a control signal (hereinafter referred to as ACC) that becomes active when performing memory access.
, 21 is a control signal (hereinafter referred to as REF) that becomes active when performing a refresh operation, and 23 is a control signal that notifies that the refresh operation is completed (hereinafter referred to as REF).
(referred to as AK).
25はインターバルタイマで一定時間毎に出力がアクテ
ィブとなるタイマである。このインターバルタイマ部分
がリフレッシュ要求を発生することになる。Reference numeral 25 is an interval timer whose output becomes active at fixed time intervals. This interval timer portion will generate a refresh request.
DRAMコントローラ内部でのリフレッシュ動作のメカ
ニズムについて簡単に説明する。25のインターバルタ
イマから一定時間経過すると22のREFRQ信号がア
クティブとなり24の7−ビタヘリフレツシユ要求が発
生する。24の7−ビタは外部からのアクセス要求と決
められたアルゴリズムにしたがい調停を行い、リフレッ
シュを行うことになると21のREF信号をアクティブ
とする(この時当然20のACCはインアクティブとな
る)。19のタイミングジェネレータは21のREF信
号がアクティブになったことを受け、4のCASをイン
アクティブに、180RFEをアクティブとする。する
と45のカウンタの内容が2のMAへ出力される。次に
3のRASをアクティブとし一定時間後(tよ6以上)
3のRASと18のRFEをインアクティブに戻しリフ
レッシュ動作を終了する。180RFEをインアクティ
ブに戻すことにより、45のカウンタがカウントアツプ
し、次のリフレッシュロウアドレスがカウントアツプさ
れる。24のアービタはリフレッシュ動作が完了すると
(一定時間’1RAs+tRP後)23のREFAKを
アクティブとし、リフレッシュ動作が完了したことを2
5のインターバルタイマへ通知し、再度一定時間(次の
リフレッシュ要求)待つことになる。The mechanism of refresh operation inside the DRAM controller will be briefly explained. When a certain period of time has elapsed from the interval timer 25, the REFRQ signal 22 becomes active and a 7-bit heli refresh request 24 is generated. The 24 7-bits perform arbitration according to an external access request and a predetermined algorithm, and when refreshing is to be performed, the REF signal 21 becomes active (at this time, of course, the ACC 20 becomes inactive). In response to the activation of the REF signal 21, the timing generator 19 makes CAS 4 inactive and 180RFE active. Then, the contents of counter 45 are output to MA 2. Next, activate RAS 3 and after a certain period of time (t yo 6 or more)
RAS No. 3 and RFE No. 18 are returned to inactive, and the refresh operation is completed. By returning 180RFE to inactive, the counter 45 counts up, and the next refresh row address counts up. When the refresh operation is completed, the arbiter 24 activates the REFAK of 23 (after a certain period of time '1RAs+tRP), indicating that the refresh operation is completed.
5 and waits again for a certain period of time (next refresh request).
第7図は、従来のインターバルタイマの内部回路を表し
ている。26は8ビツトのキャリー・クリア機能付のバ
イナリ・アップカウンタを、27は4人力のANDゲー
ト、28は4人力のNORゲート、29は2人力のNA
NDゲートを表している。26のカウンタはCK大入力
14のCLK信号)のパルスをカウントアツプし、その
結果をCO〜C7およびCYへ出力する。この時、カウ
ント値が8ビツトを越えた場合、CY倍信号アクティブ
となる。CL大入力23のREFAKが入力されている
)がアクティブとなると、CO〜C7およびCYがすべ
てOになる。このようなインターバルタイマでは、カウ
ント値が11110000 (2)=240t+。>
((2)、 Q■は2進数、10進数表現を表すものと
する)になると27のANDゲートがアクティブ、28
ONORゲートがアクティブとなり、29のNANDゲ
ートすなわち2のREFRQがアクティブとなる。23
のREFAKがアクティブとなると00000000
(2) = O(10)に戻ることになる。例えばCL
Kとして16MHzのクロック入力を使用すると、■サ
イクル:62.5nsであるのでインターバルタイマと
しては、62.5nSX240=15/JSとなり、先
のDRAMのリフレッシュサイクル15.625μs以
下となり正常動作できることになる。FIG. 7 shows the internal circuit of a conventional interval timer. 26 is an 8-bit binary up counter with carry/clear function, 27 is an AND gate with 4 people, 28 is a NOR gate with 4 people, and 29 is an NA with 2 people.
It represents the ND gate. The counter 26 counts up the pulses of the CLK signal of the large CK input 14, and outputs the result to CO to C7 and CY. At this time, if the count value exceeds 8 bits, the CY multiplication signal becomes active. When REFAK of the CL large input 23 becomes active, CO to C7 and CY all become O. In such an interval timer, the count value is 11110000 (2) = 240t+. >
((2), Q■ represents a binary number, decimal number representation), 27 AND gates are active, 28
The ONOR gate is active and 29 NAND gates or 2 REFRQ are active. 23
00000000 when REFAK becomes active.
(2) = O(10). For example, CL
When a 16 MHz clock input is used as K, the cycle is 62.5 ns, so the interval timer becomes 62.5 nSX240=15/JS, and the DRAM refresh cycle is less than 15.625 μs, allowing normal operation.
上述した従来のDRAMコントローラでは、インターバ
ルタイマのカウント値が固定となっているためにクロッ
ク入力が変化すると適切なインターバルでリフレッシュ
要求が発生しなくなるという欠点がある。従来例でクロ
ックを高くする、例えば25MHz(1サイクル:40
nS)にすると、40nSX240=9.6.us毎に
リフレッシュ要求が発生し、リフレッシュ中は当然外部
からのアクセスが受は付けられないので外部装置が待た
されることになり、装置の性能が低下することになる。The above-described conventional DRAM controller has a drawback that the count value of the interval timer is fixed, so that if the clock input changes, refresh requests are no longer generated at appropriate intervals. In the conventional example, the clock is set high, for example, 25 MHz (1 cycle: 40 MHz).
nS), 40nSX240=9.6. A refresh request is generated for each us, and since no external access is accepted during refresh, the external device is forced to wait, resulting in a decline in the performance of the device.
逆にクロックが低くなる、例えば8MHz(1サイクル
:125nS)になると、125nsX240=30μ
sとなり、DRAMの要求するリフレッシュ間隔の規定
値を満足せず記憶内容が破壊され、メモリとして正常動
作できないことになる。Conversely, if the clock becomes low, for example 8MHz (1 cycle: 125nS), 125ns x 240 = 30μ
s, the specified value of the refresh interval required by the DRAM is not satisfied, the stored contents are destroyed, and the memory cannot operate normally.
DRAMコントローラにおいて、リフレッシュ動作を行
わせるために一定時間を計測するインターバルタイマと
して、外部からインターバル時間を設定するための制御
手段を有している。The DRAM controller has control means for externally setting an interval time as an interval timer that measures a certain period of time in order to perform a refresh operation.
次に本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明による一実施例のインターバルタイマの
回路図である。26は従来例と同一のキャリー・クリア
機能付きバイナリ・アップカウンタ、30−1〜30−
9は2人力のエクスクル−シブORゲート、40は9人
力のORゲートである。41は本発明による外部からの
9ビットのカウンタ値設定の入力信号(以下工。〜工、
と称する)である。41の工。〜工、はDRAMコント
ローラの外部から供給される信号であり、外部回路で任
意に設定することができる。26のカウンタの出力結果
と41の工。〜工、入力は30−1〜30−9のエクス
クル−シブORゲートに入力されており、各ピット一致
した場合エクスクル−シブORゲートの出力がローレベ
ルに、不一致の場合ハイレベルになり、この9本の信号
が40のORゲートに入力される。これによって、41
の工。〜工、入力とカウンタの値が一致すると40のO
Rゲートの出力、すなわち22のREFRQ信号がアク
ティブとなる。リフレッシュ動作が完了すると、23の
REFAK信号がアクティブとなり、カウンタがクリア
され、再度クロックのカウントアツプ動作が始まること
になる。FIG. 1 is a circuit diagram of an interval timer according to an embodiment of the present invention. 26 is a binary up counter with the same carry/clear function as the conventional example, 30-1 to 30-
9 is an exclusive OR gate powered by two people, and 40 is an OR gate powered by nine people. 41 is an input signal for setting a 9-bit counter value from the outside according to the present invention (hereinafter referred to as
). 41 crafts. . . . , are signals supplied from outside the DRAM controller, and can be set arbitrarily by an external circuit. 26 counter output results and 41 operations. The input is input to the exclusive OR gates 30-1 to 30-9, and when each pit matches, the output of the exclusive OR gate becomes low level, and when it does not match, it becomes high level. Nine signals are input to 40 OR gates. With this, 41
The engineering. ~Work, if the input and counter values match, 40 O
The output of the R gate, ie 22 REFRQ signals, becomes active. When the refresh operation is completed, the REFAK signal 23 becomes active, the counter is cleared, and the clock count-up operation starts again.
第3図は、本インターバルタイマを組み込んだD’RA
Mコントローラの機能ブロック図を表した図である。イ
ンターバルタイマ部分が第1図の回路になっており、4
1の工。〜工、信号が外部から設定されるようになって
いる。本DRAMコントローラにおけるリフレッシュ動
作は、22のππ7゜百てによるリフレッシュ要求後の
動作は従来例と全く同一である。Figure 3 shows a D'RA incorporating this interval timer.
It is a figure showing the functional block diagram of M controller. The interval timer part is the circuit shown in Figure 1.
1 work. -The signal is set externally. The refresh operation in this DRAM controller is exactly the same as that in the conventional example after a refresh request is made by 22 ππ7°.
従来例と同じDRAMを制御する場合、Io〜■8へ入
力するデータとクロックの周波数の対応は次の様になり
、この値を入力することですべての周波数で15μs毎
にリフレッシュ要求が発生することになる。When controlling the same DRAM as the conventional example, the correspondence between the data input to Io~■8 and the clock frequency is as follows, and by inputting this value, a refresh request is generated every 15 μs at all frequencies. It turns out.
クロ り サイク カウント ビ
ドパターン 〜8MHz(120ns) 12
0++o+=001111000+、、+16MHz
(62,5nS) 240+、++=01111
0000c。black cycle count bi
Pattern ~8MHz (120ns) 12
0++o+=001111000+,,+16MHz
(62,5nS) 240+,++=01111
0000c.
25MHz (40nS) 375.1n=1
01110111ea第2図は本発明の実施例のインタ
ーバルタイマの回路図である。44はロード機能付の9
ビツト・ダウンカウンタであり、丁万信号がアクティブ
になると1゜〜工、のデータをロードしCK倍信号入力
されるパルスでカウントダウンを行う。BL倍信号カウ
ントダウンした値が0未満になるとアクティブとなる信
号(ボロウ)である。このBL倍信号、LD信号がアク
ティブ(カウント値のロード動作)になるとインアクテ
ィブに戻る。25MHz (40nS) 375.1n=1
01110111ea FIG. 2 is a circuit diagram of an interval timer according to an embodiment of the present invention. 44 is 9 with loading function
It is a bit down counter, and when the digit signal becomes active, it loads data from 1 degree to 1 degree and counts down with the pulse inputted by the CK signal. This is a signal (borrow) that becomes active when the countdown value of the BL times signal becomes less than 0. When the BL multiplication signal and the LD signal become active (count value loading operation), they return to inactive.
46はインバータゲートで、BL倍信号反転信号を作る
。これによって41の工。〜工、に入力されるカウント
値をカウントダウンし、0未満になるとREFRQ信号
がアクティブとなる。この実施例では、ダウンカウンタ
を用いることにより、第一の実施例に比べ回路構成を簡
単にすることができる利点がある。46 is an inverter gate which generates a BL times inverted signal. This resulted in 41 works. The count value inputted to - is counted down, and when it becomes less than 0, the REFRQ signal becomes active. This embodiment has the advantage that the circuit configuration can be simplified compared to the first embodiment by using a down counter.
以上説明したように本発明は、リフレッシュ動作を行わ
せるために一定時間を計測するインターバルタイマとし
て、外部からインターバル時間を設定するための制御手
段を有することにより、クロック周波数に依存せず、メ
モリ内容を破壊することなく、最適な時間間隔でリフレ
ッシュ動作を行わせることができ、このメモリ装置を使
用した装置の性能を最大限に引き出すことができる効果
がある。As explained above, the present invention is an interval timer that measures a certain period of time to perform a refresh operation, and has a control means for setting an interval time from the outside, so that it does not depend on the clock frequency and the memory contents Refresh operations can be performed at optimal time intervals without destroying the memory device, and this has the effect of maximizing the performance of a device using this memory device.
従来例とインターバル間隔を比較すると次のようになる
。A comparison of the intervals with the conventional example is as follows.
クロ り ンターバ
インターバ8’MHz 30.0μs←メ
モリ内容破壊 150μS←最適16MH21
5,0J7S ←最適 15.Oμ
S−最適25MHz 9.6 μS←アク
七ススススピード低下 15.0 μs−
最適Clock server
Interval 8'MHz 30.0μs←Memory content destruction 150μS←Optimum 16MH21
5,0J7S ←Optimal 15. Oμ
S-Optimal 25MHz 9.6 μS←Access speed reduction 15.0 μs-
optimal
第1図は、本発明によるDRAMコントローラのリフレ
ッシュインターバルタイマの一実施例、第2図は第1図
と同様のインターバルタイマの第二の実施例である。第
3図は、本発明によるDRAMコントローラの内部機能
ブロック図である。
第4図はDRAMの端子機能図、第5図はRASオンリ
ーリフレッシュ動作のタイミンクチャートを表している
。第6図は従来のDRAMコントローラの内部機能ブロ
ック図、第7図は従来のリフレッシュインターバルタイ
マの回路図を表している。
1・・・・・・DRAM装置、2・・・・・・DRAM
メモリアドレス(MA)、3・・・・・・ロウアドレス
ストローブ(RAS)、4・・・・・・カラムアドレス
ストローブ(CAS) 、5・・・・・・ライトイネー
ブル(WE)、6・・・・・・DRAMデータ入力(D
、、)、7・・・・・・DRAMデータ入力(D、u、
)、8・・・・・・従来のDRAMコントローラ、9・
・・・・・ロウアドレス入力(RA)、10・・・・・
・カラムアドレス入力(CA)、11・・・・・・リー
ド・ライト信号(R/W)、12−−−−−−メモリア
クセス要求信号(SEL)、13・・・・・・メモリア
クセス完了M号(ACK)、14・・・・・・クロック
入力信号(CLK)、15−1.15−2.15−3・
・・・・・3ステート出力バツフア、16・・・・・・
ロウアドレス出力制御信号(RAE)、17・・・・・
・カラムアドレス出力制御信号(CAE)、18・・・
・・・リフレッシュアドレス出力制御信号(RFE)、
19・・・・・・タイミングジェネレータ、20・・・
・・・メモリアクセス要求信号(ACC)、21・・・
・・・リフレッシュアクセス要求信号(REF)、22
・・・・・・リフレッシュ要求信号(REFRQ)、2
3・・・・・・リフレッシュ終了信号(REFAK)、
24・・・・・・アビータ、25・・・・・・従来のリ
フレッシュインターバルタイマ、26・・・・・・キャ
リー・クリア機能付き8ビツトバイナリカウンタ、27
・・・・・・4人力ANDゲート、28・・・・・・4
人力NORゲート、29・・・・・・2人力NANDゲ
ート、30−1〜30−9・・・・・・2人力エクスク
ルーシブORゲート、40・・・・・・9人力ORゲー
ト、41・・・・・・カウント値入力(工。〜L)、4
2・・・・・・本発明による第一のリフレッシュインタ
ーバルタイマ 43・・・・・・本発明による第二のリ
フレッシュインターバルタイマ、44・・・・・・ボロ
ウ・ロード機能付きバイナリカウンタ、45・・・・・
カウンタ(リフレッシュアドレス)、46・・・・・・
インバータゲート。
代理人 弁理士 内 原 晋
負町23i=め陵4列Y−よりバンクーバルグイン第4
図鉱M番1坪FIG. 1 shows one embodiment of a refresh interval timer for a DRAM controller according to the present invention, and FIG. 2 shows a second embodiment of the same interval timer as in FIG. FIG. 3 is an internal functional block diagram of a DRAM controller according to the present invention. FIG. 4 shows a terminal function diagram of the DRAM, and FIG. 5 shows a timing chart of RAS-only refresh operation. FIG. 6 shows an internal functional block diagram of a conventional DRAM controller, and FIG. 7 shows a circuit diagram of a conventional refresh interval timer. 1...DRAM device, 2...DRAM
Memory address (MA), 3... Row address strobe (RAS), 4... Column address strobe (CAS), 5... Write enable (WE), 6... ...DRAM data input (D
,, ), 7... DRAM data input (D, u,
), 8... Conventional DRAM controller, 9.
...Row address input (RA), 10...
・Column address input (CA), 11...Read/write signal (R/W), 12---Memory access request signal (SEL), 13...Memory access complete M number (ACK), 14... Clock input signal (CLK), 15-1.15-2.15-3.
...3-state output buffer, 16...
Row address output control signal (RAE), 17...
・Column address output control signal (CAE), 18...
...Refresh address output control signal (RFE),
19... Timing generator, 20...
...Memory access request signal (ACC), 21...
...Refresh access request signal (REF), 22
...Refresh request signal (REFRQ), 2
3... Refresh end signal (REFAK),
24...Abiter, 25...Conventional refresh interval timer, 26...8-bit binary counter with carry/clear function, 27
...4-person AND gate, 28...4
Human powered NOR gate, 29...2 human powered NAND gate, 30-1 to 30-9...2 human powered exclusive OR gate, 40...9 human powered OR gate, 41... ...Count value input (Eng.~L), 4
2... First refresh interval timer according to the present invention 43... Second refresh interval timer according to the present invention 44... Binary counter with borrow/load function, 45...・・・・・・
Counter (refresh address), 46...
inverter gate. Agent Patent Attorney Uchihara Shinnei-cho 23i = Meryo 4th row Y- from Bankoo Barguin No. 4
Zuko M No. 1 tsubo
Claims (1)
定時間を計測するインターバルタイマを有するダイナミ
ックランダムアクセスメモリの動作を制御するコントロ
ーラにおいて、前記一定時間を外部から設定する制御手
段を有することを特徴とするダイナミックランダムアク
セスメモリ・コントローラ。A controller for controlling the operation of a dynamic random access memory having an interval timer that measures a certain period of time in order to perform a refresh operation at certain time intervals, characterized by having a control means for externally setting the certain period of time. Dynamic random access memory controller.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2131816A JPH0426987A (en) | 1990-05-22 | 1990-05-22 | Dynamic random access memory controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2131816A JPH0426987A (en) | 1990-05-22 | 1990-05-22 | Dynamic random access memory controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0426987A true JPH0426987A (en) | 1992-01-30 |
Family
ID=15066774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2131816A Pending JPH0426987A (en) | 1990-05-22 | 1990-05-22 | Dynamic random access memory controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0426987A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005149567A (en) * | 2003-11-12 | 2005-06-09 | Matsushita Electric Ind Co Ltd | Semiconductor memory |
JP2008217948A (en) * | 2007-03-07 | 2008-09-18 | Seiko Epson Corp | Sdram control circuit and information processor |
JP2010033702A (en) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | Semiconductor memory system for generating refresh flag |
-
1990
- 1990-05-22 JP JP2131816A patent/JPH0426987A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010033702A (en) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | Semiconductor memory system for generating refresh flag |
JP2005149567A (en) * | 2003-11-12 | 2005-06-09 | Matsushita Electric Ind Co Ltd | Semiconductor memory |
JP2008217948A (en) * | 2007-03-07 | 2008-09-18 | Seiko Epson Corp | Sdram control circuit and information processor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6741515B2 (en) | DRAM with total self refresh and control circuit | |
US6351427B1 (en) | Stored write scheme for high speed/wide bandwidth memory devices | |
JPS58155596A (en) | Dynamic type mos ram | |
JP3225531B2 (en) | Memory card | |
US7551505B1 (en) | Memory refresh method and apparatus | |
US4625301A (en) | Dynamic memory refresh circuit | |
JPH01125795A (en) | Virtual type static semiconductor memory device | |
JPS6346698A (en) | Semiconductor memory device | |
KR0142795B1 (en) | Dram refresh circuit | |
CN1629980B (en) | Semiconductor memory device for reducing address access time and processing method thereof | |
US4494222A (en) | Processor system using on-chip refresh address generator for dynamic memory | |
US5583818A (en) | Self-refresh method and refresh control circuit of a semiconductor memory device | |
JP2004259343A (en) | Semiconductor memory | |
US3846765A (en) | Dynamic cell semiconductor memory with interlace refresh | |
JPH0140436B2 (en) | ||
KR890001311B1 (en) | Refresh generator system for a dynamic memory | |
US6525989B2 (en) | Activation of word lines in semiconductor memory device | |
JPH0922591A (en) | Counter circuit, generation method of count sequence and generation method of address sequence | |
US6026041A (en) | Semiconductor memory device | |
JPH0426987A (en) | Dynamic random access memory controller | |
US20020027821A1 (en) | Refresh control for semiconductor memory device | |
US4344157A (en) | On-chip refresh address generator for dynamic memory | |
JP3705276B2 (en) | Refresh control and internal voltage generation in semiconductor memory devices | |
US5432743A (en) | Semiconductor dynamic RAM for image processing | |
EP1490875A1 (en) | Asynchronous interface circuit and method for a pseudo-static memory device |