JPH04268824A - アナログ−ディジタル変換器 - Google Patents
アナログ−ディジタル変換器Info
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- JPH04268824A JPH04268824A JP3291339A JP29133991A JPH04268824A JP H04268824 A JPH04268824 A JP H04268824A JP 3291339 A JP3291339 A JP 3291339A JP 29133991 A JP29133991 A JP 29133991A JP H04268824 A JPH04268824 A JP H04268824A
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- 230000008878 coupling Effects 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号入力端子と
、多数のディジタル信号入力端子とを有している並列に
作動するアナログ−ディジタル変換器であって、各々が
２つの入力端子と１つの出力端子とを有している複数個
の比較器を具え、各比較器が所定の入力信号部分を処理
するように、前記各比較器の一方の入力端子を、この入
力端子にそれ固有の所定の基準電圧を供給するインピー
ダンス回路網に接続し、前記各比較器の第２入力端子を
、変換すべきアナログ入力信号を受信するためのアナロ
グ信号入力端子に接続し、前記比較器の出力端子を対応
するディジタル信号出力端子に結合させたアナログ−デ
ィジタル変換器に関するものである。
、多数のディジタル信号入力端子とを有している並列に
作動するアナログ−ディジタル変換器であって、各々が
２つの入力端子と１つの出力端子とを有している複数個
の比較器を具え、各比較器が所定の入力信号部分を処理
するように、前記各比較器の一方の入力端子を、この入
力端子にそれ固有の所定の基準電圧を供給するインピー
ダンス回路網に接続し、前記各比較器の第２入力端子を
、変換すべきアナログ入力信号を受信するためのアナロ
グ信号入力端子に接続し、前記比較器の出力端子を対応
するディジタル信号出力端子に結合させたアナログ−デ
ィジタル変換器に関するものである。
【０００２】
【従来の技術】斯種のアナログ−ディジタル変換器につ
いては、例えば、エレクトロニカ（Ｅｌｅｃｔｒｏｎｉ
ｃａ） ８５／７ （１９８５年） の第２３〜２７頁
に発表されたジェー・ランブレヒツ（Ｊ． Ｌａｍｂｒ
ｅｃｈｔｓ） による論文 ”Ｏｐｔｉｍａｌｅ ｐａ
ｒａｌｌｅｌ−ｃｏｎｖｅｒｓｉｅ ｄｏｏｒ ｔｒａ
ｃｋ／ｈｏｌｄ’ｓ”に記載されている。この従来の変
換器では、ディジタル信号出力端子をｍ−ｎ 変換器、
つまりｍ個の信号出力端子におけるディジタル信号をｎ
ビットのディジタルワード（ここにｍ＝２ｎ ）に変換
する変換器に接続している。前記論文では様々なサンプ
リング遅れが、上述したような並列に作動するアナログ
−ディジタル変換器にとって潜在的なダイナミック変換
誤差源となる旨指摘している。それぞれの比較器は、２
つの比較器ブランチにおける内的非対称性、各比較器を
構成するチップのレイアウト及びアナログ入力信号をサ
ンプルするサンプリング速度によって決定される所定の
遅延を呈する。この遅延は一般に比較器毎に相違する。 隣接する比較器間におけるサンプリング遅延の差は一般
に低周波アナログ信号にとってはあまり問題にならない
。しかし、アナログ入力信号の周波数が高くなる場合、
様々なサンプリグ遅延間の差が符号化誤りを来たし、し
かもその差が非直線的に極めて高くなる。この必然的な
誤りはアナログ入力信号の立上り時間の長さ及びアナロ
グ入力信号の縁部の方向に依存する。
いては、例えば、エレクトロニカ（Ｅｌｅｃｔｒｏｎｉ
ｃａ） ８５／７ （１９８５年） の第２３〜２７頁
に発表されたジェー・ランブレヒツ（Ｊ． Ｌａｍｂｒ
ｅｃｈｔｓ） による論文 ”Ｏｐｔｉｍａｌｅ ｐａ
ｒａｌｌｅｌ−ｃｏｎｖｅｒｓｉｅ ｄｏｏｒ ｔｒａ
ｃｋ／ｈｏｌｄ’ｓ”に記載されている。この従来の変
換器では、ディジタル信号出力端子をｍ−ｎ 変換器、
つまりｍ個の信号出力端子におけるディジタル信号をｎ
ビットのディジタルワード（ここにｍ＝２ｎ ）に変換
する変換器に接続している。前記論文では様々なサンプ
リング遅れが、上述したような並列に作動するアナログ
−ディジタル変換器にとって潜在的なダイナミック変換
誤差源となる旨指摘している。それぞれの比較器は、２
つの比較器ブランチにおける内的非対称性、各比較器を
構成するチップのレイアウト及びアナログ入力信号をサ
ンプルするサンプリング速度によって決定される所定の
遅延を呈する。この遅延は一般に比較器毎に相違する。 隣接する比較器間におけるサンプリング遅延の差は一般
に低周波アナログ信号にとってはあまり問題にならない
。しかし、アナログ入力信号の周波数が高くなる場合、
様々なサンプリグ遅延間の差が符号化誤りを来たし、し
かもその差が非直線的に極めて高くなる。この必然的な
誤りはアナログ入力信号の立上り時間の長さ及びアナロ
グ入力信号の縁部の方向に依存する。
【０００３】
【発明が解決しようとする課題】比較器のアナログ入力
段に供給される信号の様々な勾配は、特に入力信号の２
次又は３次ひずみをまねき、従ってこれらの各アナログ
入力段に供給する信号の帯域幅は制限されることになる
。
段に供給される信号の様々な勾配は、特に入力信号の２
次又は３次ひずみをまねき、従ってこれらの各アナログ
入力段に供給する信号の帯域幅は制限されることになる
。
【０００４】本発明の目的は、サンプリング遅延の変動
による諸欠点を比較的簡単な手段により低減させるか、
又はなくせるように適切に構成したアナログ−ディジタ
ル変換器を提供することにある。
による諸欠点を比較的簡単な手段により低減させるか、
又はなくせるように適切に構成したアナログ−ディジタ
ル変換器を提供することにある。
【０００５】
【課題を解決するための手段】本発明は冒頭にて述べた
種類のアナログ−ディジタル変換器において、関連する
比較器によって処理すべき入力信号部分の峻度に依存す
る遅延を作動中に生ぜしめる遅延素子を比較器の出力端
子と、対応するディジタル信号出力端子との間に挿入し
たことを特徴とする。
種類のアナログ−ディジタル変換器において、関連する
比較器によって処理すべき入力信号部分の峻度に依存す
る遅延を作動中に生ぜしめる遅延素子を比較器の出力端
子と、対応するディジタル信号出力端子との間に挿入し
たことを特徴とする。
【０００６】なお、アナログ−ディジタル変換器に遅延
素子を用いることは、例えは英国特許明細書第１，３８
４，５７６ 号から既知である。しかし、これに開示さ
れている変換器は直列原理に従って作動するものであり
、この場合にアナログ入力信号は多数の工程でディジタ
ル出力信号及びアナログ残留信号に変換される。従って
、ディジタル出力信号はこの変換器に採用される直列処
理によって決まる逐次瞬時でしか入手できない。このこ
とは欠点と見なされ、しかもこの欠点をなくすために遅
延線を用いて、結局は一般的な遅延処理を行なって全ビ
ットを同時に入手し得るようになる。
素子を用いることは、例えは英国特許明細書第１，３８
４，５７６ 号から既知である。しかし、これに開示さ
れている変換器は直列原理に従って作動するものであり
、この場合にアナログ入力信号は多数の工程でディジタ
ル出力信号及びアナログ残留信号に変換される。従って
、ディジタル出力信号はこの変換器に採用される直列処
理によって決まる逐次瞬時でしか入手できない。このこ
とは欠点と見なされ、しかもこの欠点をなくすために遅
延線を用いて、結局は一般的な遅延処理を行なって全ビ
ットを同時に入手し得るようになる。
【０００７】以下図面につき本発明を説明する。図１に
示す従来のアナログ−ディジタル変換器は７個の比較的
１０， １２， １４， １６， １８， ２０， ２
２を具えている８ステップ変換器であり、前記各比較器
の各第１入力端子は変換すべきアナログ入力電圧Ｕｉｎ
が与えられる入力端子４２に接続され、又前記各比較器
の各第２入力端子は抵抗アレイに接続されている。この
抵抗アレイは抵抗２４， ２６， ２８， ３０， ３
２， ３４及び３６を直列に接続したものであり、この
抵抗アレイを電圧端子３８と４０との間に接続する。作
動時には、例えば電圧端子４０に大地電位を与え、電圧
端子３８に基準電圧Ｕｒ を与える。
示す従来のアナログ−ディジタル変換器は７個の比較的
１０， １２， １４， １６， １８， ２０， ２
２を具えている８ステップ変換器であり、前記各比較器
の各第１入力端子は変換すべきアナログ入力電圧Ｕｉｎ
が与えられる入力端子４２に接続され、又前記各比較器
の各第２入力端子は抵抗アレイに接続されている。この
抵抗アレイは抵抗２４， ２６， ２８， ３０， ３
２， ３４及び３６を直列に接続したものであり、この
抵抗アレイを電圧端子３８と４０との間に接続する。作
動時には、例えば電圧端子４０に大地電位を与え、電圧
端子３８に基準電圧Ｕｒ を与える。
【０００８】比較器１０−−−−２２の各出力端子はデ
ィジタル信号出力端子４４， ４６， ４８， ５０，
５２， ５４， ５６の各々に接続する。この例にお
けるこれらの信号出力端子４４−−−−５６は８−３（
８ビットを３ビットに変換する）変換器７８の対応する
入力端子に接続する。変換器７８の出力端子を５８，
６０， ６２にて示してある。この変換器７８を用いる
ことにより、８つのディジタル入力信号は３ビットワー
ドにコード化され、このワードの３ビットが出力端子５
８， ６０及び６２にて利用される。
ィジタル信号出力端子４４， ４６， ４８， ５０，
５２， ５４， ５６の各々に接続する。この例にお
けるこれらの信号出力端子４４−−−−５６は８−３（
８ビットを３ビットに変換する）変換器７８の対応する
入力端子に接続する。変換器７８の出力端子を５８，
６０， ６２にて示してある。この変換器７８を用いる
ことにより、８つのディジタル入力信号は３ビットワー
ドにコード化され、このワードの３ビットが出力端子５
８， ６０及び６２にて利用される。
【０００９】作動中には変換すべきアナログ入力信号Ｕ
ｉｎを端子４２に供給し、基準信号Ｕｒ を端子３８に
供給し、又端子４０を大地電位に接続ものとする。基準
電圧Ｕｒ は抵抗２４−−−−３６を具えている抵抗ア
レイを経てそれぞれの比較器に対する別々の基準電圧に
分けられる。それぞれの比較器では入力電圧Ｕｉｎを各
別の基準電圧と比較して、第１又は第２値を有する出力
信号を得る。比較器の出力信号をそれぞれの比較器のサ
ンプル入力端子（図示せず）に供給されるサンプル信号
によりサンプルして、出力端子４４−−−−５６に得ら
れる信号を変換器７８により３ビットワードに変換して
、このワードの３ビットを変換器７８の出力端子５８，
６０， ６２から取出すことができる。図１に示した
回路の詳細な作動は当業者に既知であるため、これ以上
の説明は省略する。
ｉｎを端子４２に供給し、基準信号Ｕｒ を端子３８に
供給し、又端子４０を大地電位に接続ものとする。基準
電圧Ｕｒ は抵抗２４−−−−３６を具えている抵抗ア
レイを経てそれぞれの比較器に対する別々の基準電圧に
分けられる。それぞれの比較器では入力電圧Ｕｉｎを各
別の基準電圧と比較して、第１又は第２値を有する出力
信号を得る。比較器の出力信号をそれぞれの比較器のサ
ンプル入力端子（図示せず）に供給されるサンプル信号
によりサンプルして、出力端子４４−−−−５６に得ら
れる信号を変換器７８により３ビットワードに変換して
、このワードの３ビットを変換器７８の出力端子５８，
６０， ６２から取出すことができる。図１に示した
回路の詳細な作動は当業者に既知であるため、これ以上
の説明は省略する。
【００１０】各比較器１０−−−−２２は入力信号の異
なる部分を調べる。比較器１０及び２２の如き比較器ア
レイの両端に近い比較器は本質的に入力信号の内で、勾
配が比較的平坦な部分を調べるのに対し、例えば比較器
１６の如き比較器アレイの真中に近い比較器は、入力信
号の内で勾配が比較的急峻な部分を調べる。それぞれの
比較器１０−−−−２２には入力信号Ｕｉｎの勾配が異
なる部分が供給されることにより、比較器にてサンプル
されて信号出力端子４４−−−−５６に現われる信号が
ひずむことになる。
なる部分を調べる。比較器１０及び２２の如き比較器ア
レイの両端に近い比較器は本質的に入力信号の内で、勾
配が比較的平坦な部分を調べるのに対し、例えば比較器
１６の如き比較器アレイの真中に近い比較器は、入力信
号の内で勾配が比較的急峻な部分を調べる。それぞれの
比較器１０−−−−２２には入力信号Ｕｉｎの勾配が異
なる部分が供給されることにより、比較器にてサンプル
されて信号出力端子４４−−−−５６に現われる信号が
ひずむことになる。
【００１１】図２は、振幅が ０．５Ｖで、周波数が５
０ＭＨｚ の正弦波状入力信号Ｕｉｎが１Ｖの基準信号
Ｕｒ と共に供給される６４ステップの変換器に基づく
コンピュータシミュレーションの結果を示す。入力信号
を２０×１０−９秒の時間周期 （入力信号の１つの完
全な正弦波周期に対応する）内で ２００回サンプルす
る （サンプリング速度１ＧＨｚ）。次いでこれらのサ
ンプルをグラフにプロットすれば図２が得られる。図２
は水平軸に沿う時間スケールを２・１０−９秒のステッ
プでプロットし、得られる出力電圧Ｕ０ を垂直軸に沿
って ０．４Ｖのステップでプロットしたものである。 図２から明らかなように、斯様な高周波信号にはかなり
のひずみがある。元の正弦波状入力信号と図２に示した
出力信号との差をとれば、ひずみが残る。このひずみＵ
ｄ を図３に示してある。この図３では図２に用いたの
と同じ目盛を水平及び垂直軸に用いている。図３から明
らかなように、このひずみは本質的に３次ひずみである
。このひずみはそれぞれの信号出力端子４４−−−−５
６と比較器１０−−−−２２の出力端子との間に遅延素
子を挿入することにより大部分なくすことができる。こ
の場合のアナログ−ディジタル変換器の構成を図４に示
してある。
０ＭＨｚ の正弦波状入力信号Ｕｉｎが１Ｖの基準信号
Ｕｒ と共に供給される６４ステップの変換器に基づく
コンピュータシミュレーションの結果を示す。入力信号
を２０×１０−９秒の時間周期 （入力信号の１つの完
全な正弦波周期に対応する）内で ２００回サンプルす
る （サンプリング速度１ＧＨｚ）。次いでこれらのサ
ンプルをグラフにプロットすれば図２が得られる。図２
は水平軸に沿う時間スケールを２・１０−９秒のステッ
プでプロットし、得られる出力電圧Ｕ０ を垂直軸に沿
って ０．４Ｖのステップでプロットしたものである。 図２から明らかなように、斯様な高周波信号にはかなり
のひずみがある。元の正弦波状入力信号と図２に示した
出力信号との差をとれば、ひずみが残る。このひずみＵ
ｄ を図３に示してある。この図３では図２に用いたの
と同じ目盛を水平及び垂直軸に用いている。図３から明
らかなように、このひずみは本質的に３次ひずみである
。このひずみはそれぞれの信号出力端子４４−−−−５
６と比較器１０−−−−２２の出力端子との間に遅延素
子を挿入することにより大部分なくすことができる。こ
の場合のアナログ−ディジタル変換器の構成を図４に示
してある。
【００１２】
【実施例】図４に示す本発明によるアナログ−ディジタ
ル変換器は図１に示したコンポーネントと全く同一のコ
ンポーネントを多数具えている。これらのコンポネーン
トには図１に用いたのと同じ参照番号を付して示してあ
る。図１と図４との相違点は各比較器の出力端子と、こ
れに関連するディジタル信号出力端子との間にそれぞれ
接続した遅延素子６４， ６６， ６８， ７０， ７
２， ７４及び７６にある。遅延素子６４−−−−７６
によって行われる遅延は、関連する比較器によって処理
すべき信号部分の勾配の平均峻度に個々相対的に依存す
る。比較器によって処理すべき信号の峻度が大きくなる
につれて、関連する遅延素子に必要とする遅延時間を大
きくしなければならない。図５は特定の遅延素子の遅延
量を求めることができるグラフを示す。
ル変換器は図１に示したコンポーネントと全く同一のコ
ンポーネントを多数具えている。これらのコンポネーン
トには図１に用いたのと同じ参照番号を付して示してあ
る。図１と図４との相違点は各比較器の出力端子と、こ
れに関連するディジタル信号出力端子との間にそれぞれ
接続した遅延素子６４， ６６， ６８， ７０， ７
２， ７４及び７６にある。遅延素子６４−−−−７６
によって行われる遅延は、関連する比較器によって処理
すべき信号部分の勾配の平均峻度に個々相対的に依存す
る。比較器によって処理すべき信号の峻度が大きくなる
につれて、関連する遅延素子に必要とする遅延時間を大
きくしなければならない。図５は特定の遅延素子の遅延
量を求めることができるグラフを示す。
【００１３】図５は入力信号Ｕｉｎと基準信号Ｕｒ と
の比を水平軸に沿ってプロットした図であり、０から１
までのこの水平軸の目盛は実際には遅延素子アレイにお
ける関連する遅延素子の位置に対応する。遅延素子６４
は入力電圧Ｕｉｎが基準電圧に等しくなるまで作動しな
い。残りの遅延素子はいつか低下する入力電圧で作動す
る。これがため、上記水平軸の下側には作動する関連遅
延素子の参照番号を示してある。図５の縦軸にはピコ秒
で測定される関連遅延素子の遅延量τをどの程度とすべ
きかを示してある。放物分布特性ｂから始めた場合には
、遅延素子７４に対する遅延時間は例えばτ７４となる
。三角形の分布特性ｃから始めた場合には、遅延素子７
４の遅延はτ′７４となる。他の各遅延素子に対する適
切な遅延量も同様に両分布特性の選択に応じて決定する
ことができる。図示の分布図表で達成し得る結果を図６
，図７及び図８に示してある。図６の水平軸にはＭＨｚ
の単位で表わされる周波数ｆをプロットしてあり、又
縦軸には変換器に生ずる最下位ビットＬＳＢ の部分と
して表わされるサンプリング誤差Ｅをプロットしてある
。図６では、振幅が ０．５Ｖで、（０電圧端子４０に
対して） オフセットが ０．５Ｖの正弦波状信号から
始めた。図６のａから明らかなように、５０ ＭＨｚの
周波数では ０．１ ＬＳＢの誤差が発生し、この誤差
は７５ ＭＨｚで ０．３ ＬＳＢにまで上昇し、１０
０ＭＨｚでは０．６ＬＳＢにまでなる。遅延素子を組込
み、且つこれらの遅延素子の遅延量を選択するのに放物
分布特性を用いるようにすれば、変換中に作られる誤差
は図６に破線ｂで示す曲線に従う特性を呈する。これは
５０ ＭＨｚで誤差が ０．１ ＬＳＢよりもかなり小
さくなり、７５ ＭＨｚでは ０．１５ ＬＳＢ にま
で増大し、 １００ＭＨｚで ０．４ ＬＳＢに増大し
たことを示している。 図５に示した三角形分布グラフを用いた場合には、低周
波範囲内での誤差は図６から明らかなように多少大きく
なるが、７５〜１００ ＭＨｚ の高周波領域内では曲
線ｃとｂは一致し、これは遅延素子を用いない曲線ａに
比べて遙かに有利であることがわかる。
の比を水平軸に沿ってプロットした図であり、０から１
までのこの水平軸の目盛は実際には遅延素子アレイにお
ける関連する遅延素子の位置に対応する。遅延素子６４
は入力電圧Ｕｉｎが基準電圧に等しくなるまで作動しな
い。残りの遅延素子はいつか低下する入力電圧で作動す
る。これがため、上記水平軸の下側には作動する関連遅
延素子の参照番号を示してある。図５の縦軸にはピコ秒
で測定される関連遅延素子の遅延量τをどの程度とすべ
きかを示してある。放物分布特性ｂから始めた場合には
、遅延素子７４に対する遅延時間は例えばτ７４となる
。三角形の分布特性ｃから始めた場合には、遅延素子７
４の遅延はτ′７４となる。他の各遅延素子に対する適
切な遅延量も同様に両分布特性の選択に応じて決定する
ことができる。図示の分布図表で達成し得る結果を図６
，図７及び図８に示してある。図６の水平軸にはＭＨｚ
の単位で表わされる周波数ｆをプロットしてあり、又
縦軸には変換器に生ずる最下位ビットＬＳＢ の部分と
して表わされるサンプリング誤差Ｅをプロットしてある
。図６では、振幅が ０．５Ｖで、（０電圧端子４０に
対して） オフセットが ０．５Ｖの正弦波状信号から
始めた。図６のａから明らかなように、５０ ＭＨｚの
周波数では ０．１ ＬＳＢの誤差が発生し、この誤差
は７５ ＭＨｚで ０．３ ＬＳＢにまで上昇し、１０
０ＭＨｚでは０．６ＬＳＢにまでなる。遅延素子を組込
み、且つこれらの遅延素子の遅延量を選択するのに放物
分布特性を用いるようにすれば、変換中に作られる誤差
は図６に破線ｂで示す曲線に従う特性を呈する。これは
５０ ＭＨｚで誤差が ０．１ ＬＳＢよりもかなり小
さくなり、７５ ＭＨｚでは ０．１５ ＬＳＢ にま
で増大し、 １００ＭＨｚで ０．４ ＬＳＢに増大し
たことを示している。 図５に示した三角形分布グラフを用いた場合には、低周
波範囲内での誤差は図６から明らかなように多少大きく
なるが、７５〜１００ ＭＨｚ の高周波領域内では曲
線ｃとｂは一致し、これは遅延素子を用いない曲線ａに
比べて遙かに有利であることがわかる。
【００１４】従って、図６から明らかなように、比較器
の出力端子とディジタル信号出力端子との間に遅延素子
を設けることにより、特に高周波領域にてかなり有利と
なる。しかし、低周波領域に余分な誤差が生ずることに
なるが、 ０．１ ＬＳＢ程度のこの誤差は一般に許容
公差範囲内に十分留まるものである。これがため、遅延
素子を設けることにより変換器の有効帯域幅が大きくな
ると云うことができる。
の出力端子とディジタル信号出力端子との間に遅延素子
を設けることにより、特に高周波領域にてかなり有利と
なる。しかし、低周波領域に余分な誤差が生ずることに
なるが、 ０．１ ＬＳＢ程度のこの誤差は一般に許容
公差範囲内に十分留まるものである。これがため、遅延
素子を設けることにより変換器の有効帯域幅が大きくな
ると云うことができる。
【００１５】図７は図６の場合よりも小さな入力信号、
即ち振幅が ０．２５Ｖで、オフセットが ０．５Ｖの
信号に対するサンプリング誤差Ｅの変化を周波数ｆ（Ｍ
Ｈｚ） に対してプロットした図を示している。この場
合、放物曲線ｂを用いても、遅延線を用いない曲線ａと
変わらないが、三角曲線ｃを用いる場合には、低周波領
域で誤差率が多少大きくなるが、高周波領域では誤差率
が比較的小さくなる。いずれにしても誤差は ０．１
ＬＳＢ以下に留まる。
即ち振幅が ０．２５Ｖで、オフセットが ０．５Ｖの
信号に対するサンプリング誤差Ｅの変化を周波数ｆ（Ｍ
Ｈｚ） に対してプロットした図を示している。この場
合、放物曲線ｂを用いても、遅延線を用いない曲線ａと
変わらないが、三角曲線ｃを用いる場合には、低周波領
域で誤差率が多少大きくなるが、高周波領域では誤差率
が比較的小さくなる。いずれにしても誤差は ０．１
ＬＳＢ以下に留まる。
【００１６】図８はオフセットが図７の場合よりも小さ
く、０．２５Ｖである０．２５Ｖの入力信号の場合を示
している。この場合にはサンプリング誤差Ｅが多少高く
なり、その誤差は １００ ＭＨｚの高周波領域では曲
線ｂの場合に０．１５ ＬＳＢに大きくなり、又三角曲
線ｃの場合に １００ＭＨｚで ０．２ ＬＳＢにまで
大きくなる。
く、０．２５Ｖである０．２５Ｖの入力信号の場合を示
している。この場合にはサンプリング誤差Ｅが多少高く
なり、その誤差は １００ ＭＨｚの高周波領域では曲
線ｂの場合に０．１５ ＬＳＢに大きくなり、又三角曲
線ｃの場合に １００ＭＨｚで ０．２ ＬＳＢにまで
大きくなる。
【００１７】要するに、遅延素子を設けると、比較的小
さな信号では実際上サンプリング誤差Ｅが大きくなるも
、特に高周波の比較的大きな信号を用いる場合にサンプ
リング誤差がかなり改善されることになると云うことが
できる。
さな信号では実際上サンプリング誤差Ｅが大きくなるも
、特に高周波の比較的大きな信号を用いる場合にサンプ
リング誤差がかなり改善されることになると云うことが
できる。
【００１８】遅延素子６４−−−−７６で実現すべき遅
延は、これらの遅延素子を実現するのに短いスタブを使
用できるような小さなものとする（図５参照）。長さが
１００μｍ のスタブが信号を１ピコ秒遅延するもの
とすれば、本発明によるアナログ−ディジタル変換器に
おける遅延線に必要とされる最大長さは約１ｍｍとなる
。このような長さのスタブは集積回路に難なく実現する
ことができる。
延は、これらの遅延素子を実現するのに短いスタブを使
用できるような小さなものとする（図５参照）。長さが
１００μｍ のスタブが信号を１ピコ秒遅延するもの
とすれば、本発明によるアナログ−ディジタル変換器に
おける遅延線に必要とされる最大長さは約１ｍｍとなる
。このような長さのスタブは集積回路に難なく実現する
ことができる。
【００１９】上述した所では８ステップ（３ビット）変
換器（図４）及び６４ステップ（６ビット）変換器の例
につき説明したが、本発明はこれらの例のみに限定され
るものでなく、例えば任意のステップ数を有する変換器
にも用いることができる。さらに、ディジタル信号出力
端子に現われる信号は種々のタイプの変換器によるか、
又は上記ｍ−ｎ変換器からの回路によって処理すること
もできる。
換器（図４）及び６４ステップ（６ビット）変換器の例
につき説明したが、本発明はこれらの例のみに限定され
るものでなく、例えば任意のステップ数を有する変換器
にも用いることができる。さらに、ディジタル信号出力
端子に現われる信号は種々のタイプの変換器によるか、
又は上記ｍ−ｎ変換器からの回路によって処理すること
もできる。
【図１】従来のアナログ−ディジタル変換器の一例を示
すブロック図である。
すブロック図である。
【図２】６４ステップのアナログ−ディジタル変換器で
シュミレートしたゼロ交差の結果を示す図である。
シュミレートしたゼロ交差の結果を示す図である。
【図３】図２のシュミレート出力信号と元の正弦波状入
力信号との差をとることにより得られたシュミレーショ
ンに生ずる３次ひずみを示す図である。
力信号との差をとることにより得られたシュミレーショ
ンに生ずる３次ひずみを示す図である。
【図４】本発明によるアナログ−ディジタル変換器の実
施例を示すブロック図である。
施例を示すブロック図である。
【図５】種々の遅延素子によって実現すべき選択遅延量
を示す線図である。
を示す線図である。
【図６】特に、高いサンプリング速度で、しかも比較的
高い入力信号の場合に、本発明による遅延素子を用いる
ことによるサンプリング誤差の低減効果を示す図である
。
高い入力信号の場合に、本発明による遅延素子を用いる
ことによるサンプリング誤差の低減効果を示す図である
。
【図７】特に、振幅が低く、しかもオフセット電圧が
０．５Ｖの場合に、本発明による遅延素子を用いること
によるサンプリング誤差の低減効果を示す図である。
０．５Ｖの場合に、本発明による遅延素子を用いること
によるサンプリング誤差の低減効果を示す図である。
【図８】振幅が低く、オフセット電圧が図７の場合より
も低い場合に、本発明による遅延素子を用いることによ
るサンプリング誤差の低減効果を示す図である。
も低い場合に、本発明による遅延素子を用いることによ
るサンプリング誤差の低減効果を示す図である。
１０〜２２ 比較器
２４〜３６ 抵抗
３８ 基準電圧端子
４０ 接地端子
４２ アナログ入力電圧端子４４〜５６
ディジタル信号出力端子５８〜６２ 変換器出力端子 ６４〜７６ 遅延素子
ディジタル信号出力端子５８〜６２ 変換器出力端子 ６４〜７６ 遅延素子
Claims (5)
- 【請求項１】 アナログ信号入力端子と、多数のディ
ジタル信号入力端子とを有している並列に作動するアナ
ログ−ディジタル変換器であって、各々が２つの入力端
子と１つの出力端子とを有している複数個の比較器を具
え、各比較器が所定の入力信号部分を処理するように、
前記各比較器の一方の入力端子を、この入力端子にそれ
固有の所定の基準電圧を供給するインピーダンス回路網
に接続し、前記各比較器の第２入力端子を、変換すべき
アナログ入力信号を受信するためのアナログ信号入力端
子に接続し、前記比較器の出力端子を対応するディジタ
ル信号出力端子に結合させたアナログ−ディジタル変換
器において、関連する比較器の入力信号部分の峻度に関
連する遅延を生じさせるために前記比較器の出力端子と
、対応するディジタル信号出力端子との間に遅延素子を
挿入したことを特徴とするアナログ−ディジタル変換器
。 - 【請求項２】 最下位ディジタル信号を発生している
比較器から最上位ディジタル信号を発生している比較器
の方向に見て、遅延素子の遅延が最初は増大し、次いで
再び減少するようにしたことを特徴とする請求項１に記
載のアナログ−ディジタル変換器。 - 【請求項３】 前記方向における遅延が一次関数とし
て増大し、且つ減少するようにしたことを特徴とする請
求項２に記載のアナログ−ディジタル変換器。 - 【請求項４】 前記方向における遅延が放物的関数と
して減少するようにしたことを特徴とする請求項２に記
載のアナログ−ディジタル変換器。 - 【請求項５】 前記遅延素子を所望遅延量に適った長
さを有するスタブ部分で形成したことを特徴とする請求
項１〜４のいずれかに記載のアナログ−ディジタル変換
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9002445 | 1990-11-09 | ||
| NL9002445 | 1990-11-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04268824A true JPH04268824A (ja) | 1992-09-24 |
Family
ID=19857948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3291339A Pending JPH04268824A (ja) | 1990-11-09 | 1991-11-07 | アナログ−ディジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5189422A (ja) |
| EP (1) | EP0485019B1 (ja) |
| JP (1) | JPH04268824A (ja) |
| DE (1) | DE69119543T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228799A (ja) * | 2010-04-15 | 2011-11-10 | Fujitsu Ltd | 受信回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE20120385U1 (de) * | 2001-12-17 | 2003-04-24 | iC-Haus GmbH, 55294 Bodenheim | Schaltungsanordnung zur A/D-Umsetzung wenigstens eines zeitkontinuierlichen Eingangssignale |
| US6646585B2 (en) | 2002-04-05 | 2003-11-11 | Ess Technology, Inc. | Flash analog-to-digital converter |
| JP2005249690A (ja) * | 2004-03-05 | 2005-09-15 | Agilent Technol Inc | 信号保持方法、アナログ・ディジタル変換方法、信号保持装置、アナログ・ディジタル変換装置、および、信号観測装置 |
| US10973558B2 (en) | 2017-06-12 | 2021-04-13 | K2M, Inc. | Screw insertion instrument and methods of use |
| US10361711B1 (en) * | 2018-12-13 | 2019-07-23 | Analog Devices Global Unlimited Company | Stub filters to improve blocker tolerance in continuous-time residue generation analog-to-digital converters |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2876418A (en) * | 1957-05-09 | 1959-03-03 | Bell Telephone Labor Inc | Encoder for pulse code modulation |
| US3050713A (en) * | 1959-12-16 | 1962-08-21 | Bell Telephone Labor Inc | Output selecting circuit |
| US4393368A (en) * | 1980-05-16 | 1983-07-12 | Motorola Inc. | Multithreshold A/D converter utilizing error amplifiers |
| KR860006877A (ko) * | 1985-02-12 | 1986-09-15 | 드로스트, 후흐스 | 고속의 아날로그 디지탈 변환기 |
| US4897656A (en) * | 1985-12-16 | 1990-01-30 | North American Philips Corporation, Signetics Division | Complementary voltage interpolation circuit with transmission delay compensation |
| GB2187054B (en) * | 1986-02-21 | 1989-04-26 | Stc Plc | Analogue to digital converters |
| US4908621A (en) * | 1988-07-06 | 1990-03-13 | Tektronix, Inc. | Autocalibrated multistage A/D converter |
-
1991
- 1991-10-31 EP EP91202819A patent/EP0485019B1/en not_active Expired - Lifetime
- 1991-10-31 DE DE69119543T patent/DE69119543T2/de not_active Expired - Fee Related
- 1991-11-06 US US07/788,410 patent/US5189422A/en not_active Expired - Fee Related
- 1991-11-07 JP JP3291339A patent/JPH04268824A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228799A (ja) * | 2010-04-15 | 2011-11-10 | Fujitsu Ltd | 受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0485019B1 (en) | 1996-05-15 |
| EP0485019A1 (en) | 1992-05-13 |
| DE69119543D1 (de) | 1996-06-20 |
| DE69119543T2 (de) | 1996-11-28 |
| US5189422A (en) | 1993-02-23 |
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