JPH04268735A - Manufacture of compound semiconductor device - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、セルフアラインプロセ
スにより形成されるＭＥＳＦＥＴ（ショットキ接合型電
界効果トランジスタ）構造を有する化合物半導体装置の
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a compound semiconductor device having a MESFET (Schottky junction field effect transistor) structure formed by a self-align process.
【０００２】0002
【従来の技術】従来、化合物半導体を材料とするＭＥＳ
ＦＥＴとしては、例えば、米国特許第４，６３６，８２
２ 号に示されたものがある。同文献には、図４及び図
５に示されるＬＤＤ（ライトリー・ドープド・ドレイン
）構造のＭＥＳＦＥＴの製造方法が開示されている。以
下、その製造方法について、説明する。[Prior Art] Conventionally, MES using compound semiconductor as material
As the FET, for example, U.S. Pat. No. 4,636,82
There is something shown in item 2. This document discloses a method for manufacturing a MESFET having an LDD (lightly doped drain) structure shown in FIGS. 4 and 5. The manufacturing method will be explained below.
【０００３】まず、半絶縁性のＧａＡｓ（ガリウム・ヒ
素）基板１０１上に素子分離用の窒化シリコン膜１０２
を形成した後、その表面にＧａＡｓ基板１０１の素子形
成領域に開口を有する第１レジストパターン１３０を形
成する（図４（ａ）図示）。次に、第１レジストパター
ン１３０の開口で露出している窒化シリコン膜１０２を
ＲＩＥ（反応性イオンエッチング）により除去し、イオ
ン注入を行いチャネル層１２０を形成する（同図（ｂ）
図示）。その後、第１レジストパターン１３０を除去し
、基板１０１上、及び露出した窒化シリコン膜１０２上
に、ゲート電極形成領域に開口を有する第２レジストパ
ターン１３１を形成する。この開口により露出している
基板１０１上、及び第２レジストパターン１３１上に均
一にゲート電極材料１０３を堆積、または蒸着する（同
図（ｃ）図示）。このゲート電極材料１０３としては、
例えばＷ（タングステン）、Ｍｏ（モリブデン）、Ｔｉ
（チタン）等の高融点金属や、そのシリサイド等があげ
られる。First, a silicon nitride film 102 for element isolation is formed on a semi-insulating GaAs (gallium arsenide) substrate 101.
After forming, a first resist pattern 130 having an opening in the element formation region of the GaAs substrate 101 is formed on the surface thereof (as shown in FIG. 4(a)). Next, the silicon nitride film 102 exposed through the opening of the first resist pattern 130 is removed by RIE (reactive ion etching), and ions are implanted to form the channel layer 120 (FIG. 2(b)).
(Illustrated). Thereafter, the first resist pattern 130 is removed, and a second resist pattern 131 having an opening in the gate electrode formation region is formed on the substrate 101 and the exposed silicon nitride film 102. A gate electrode material 103 is uniformly deposited or vapor-deposited on the substrate 101 exposed through this opening and on the second resist pattern 131 (as shown in FIG. 3(c)). As this gate electrode material 103,
For example, W (tungsten), Mo (molybdenum), Ti
Examples include high melting point metals such as (titanium) and their silicides.
【０００４】次に、リフトオフ法を用いて第２レジスト
パターン１３１を除去し、ゲート電極１０３Ａを形成す
る（同図（ｄ）図示）。なお、ここではリフトオフ法に
よりゲート電極材料１０３の膜を形成したが、エッチン
グ法により形成することも可能である。[0004] Next, the second resist pattern 131 is removed using a lift-off method to form a gate electrode 103A (as shown in FIG. 4D). Note that although the film of the gate electrode material 103 is formed by a lift-off method here, it is also possible to form it by an etching method.
【０００５】次に、形成されたゲート電極１０３Ａを含
む基板１０１の全面に、第１側壁形成用の酸化シリコン
膜を堆積し、異方性エッチングを行ってゲート電極１０
３Ａの側部にのみ酸化シリコン膜を残し、第１側壁１０
４を形成する。そして、ゲート電極１０３Ａ及び第１側
壁１０４をマスクとしてイオン注入を行い、基板１にラ
イトリードープ層１２１を形成する（図５（ａ）図示）
。Next, a silicon oxide film for forming a first sidewall is deposited on the entire surface of the substrate 101 including the formed gate electrode 103A, and anisotropic etching is performed to form the gate electrode 103A.
The silicon oxide film is left only on the side of the first side wall 10.
form 4. Then, ion implantation is performed using the gate electrode 103A and the first sidewall 104 as a mask to form a lightly doped layer 121 on the substrate 1 (as shown in FIG. 5(a)).
.
【０００６】さらに、第１側壁１０４が設けられたゲー
ト電極１０３Ａを含む基板１０１の全面に、第２側壁用
の酸化シリコン膜を堆積し、再び異方性エッチングを行
い、前述の第１側壁１０４の周囲にのみ酸化シリコン膜
を残して第２側壁１０５を形成する。その後、ゲート電
極１０３Ａ、第１側壁１０４、及び第２側壁１０５をマ
スクとしてイオン注入を行い、基板１０１に高濃度層１
２２を形成する（図５（ｂ）図示）。Furthermore, a silicon oxide film for a second sidewall is deposited on the entire surface of the substrate 101 including the gate electrode 103A provided with the first sidewall 104, and anisotropic etching is performed again to remove the first sidewall 104. The second sidewall 105 is formed by leaving the silicon oxide film only around the periphery of the silicon oxide film. Thereafter, ion implantation is performed using the gate electrode 103A, the first sidewall 104, and the second sidewall 105 as masks, and the highly concentrated layer 1 is implanted into the substrate 101.
22 (as shown in FIG. 5(b)).
【０００７】その後、ソース電極１０６及びドレイン電
極１０７を形成し、ＭＥＳＦＥＴが完成する（同図（ｃ
）図示）。After that, a source electrode 106 and a drain electrode 107 are formed to complete the MESFET (see (c) in the same figure).
).
【０００８】[0008]
【発明が解決しようとする課題】上記の従来方法では第
１側壁１０４及び第２側壁１０５の加工や形成をＲＩＥ
による酸化シリコン膜の異方性エッチングにより行って
いる。しかしその場合、各側壁の形状は側壁形成用の酸
化シリコン膜の膜質や膜厚、さらにＲＩＥの際の条件の
ばらつきに大きく左右され、再現性良く同一形状の側壁
を得ることが難しかった。この第１及び第２側壁の形状
が変わると、これらの側壁をマスクとしたイオン注入に
より形成されるライトリードープ層１２１及び高濃度層
１２２の形成状態が変わるため、結果としてＦＥＴの特
性が大きく変化してしまい、高集積化、及び高歩留まり
化の妨げになっていた。特に上記の従来方法では、この
側壁の加工が２回もあるため、この問題は一層深刻であ
った。[Problems to be Solved by the Invention] In the conventional method described above, processing and formation of the first side wall 104 and the second side wall 105 are performed by RIE.
This is done by anisotropic etching of the silicon oxide film. However, in that case, the shape of each sidewall largely depends on the quality and thickness of the silicon oxide film used to form the sidewall, as well as variations in the conditions during RIE, making it difficult to obtain sidewalls with the same shape with good reproducibility. If the shapes of the first and second sidewalls change, the formation conditions of the lightly doped layer 121 and the heavily doped layer 122, which are formed by ion implantation using these sidewalls as a mask, will change, resulting in a large change in the characteristics of the FET. This has hindered high integration and high yield. In particular, in the conventional method described above, this problem is even more serious because the side wall is processed twice.
【０００９】そこで本発明では、上記問題点を解決し、
高集積化、及び高歩留まり化に適した化合物半導体装置
の製造方法を提供する。[0009] Therefore, the present invention solves the above problems,
A method for manufacturing a compound semiconductor device suitable for high integration and high yield is provided.
【００１０】0010
【課題を解決するための手段】本発明は、半絶縁性の基
板上の素子形成領域にゲート電極材料を被着し、次いで
ゲート電極形成領域に開口を有するマスクパターンを形
成する第１工程と、マスクパターンをマスクとしてゲー
ト電極材料上に第１ゲート保護膜を堆積し、マスクパタ
ーンの開口部をさらにエッチングして第１ゲート保護膜
より広い範囲でゲート電極材料を露出させる第２の工程
と、第１ゲート保護膜上、及び露出したゲート電極材料
上に第２ゲート保護膜を堆積した後マスクパターンを除
去する第３の工程と、異方性エッチングにより第２ゲー
ト保護膜から露出したゲート電極材料を選択的に除去し
て基板を露出させ、その基板にイオンを注入して高濃度
層を形成する第４の工程と、第１ゲート保護膜をマスク
としてゲート電極材料を異方性エッチングし、ゲート電
極を形成した後、イオン注入を行ってライトリードープ
層を形成する第５の工程とを備えることを特徴とする。[Means for Solving the Problems] The present invention includes a first step of depositing a gate electrode material on an element formation region on a semi-insulating substrate, and then forming a mask pattern having an opening in the gate electrode formation region. a second step of depositing a first gate protective film on the gate electrode material using the mask pattern as a mask, and further etching the opening of the mask pattern to expose the gate electrode material in a wider area than the first gate protective film; , a third step of removing the mask pattern after depositing a second gate protective film on the first gate protective film and the exposed gate electrode material, and removing the gate exposed from the second gate protective film by anisotropic etching. A fourth step of selectively removing the electrode material to expose the substrate and implanting ions into the substrate to form a highly concentrated layer; and anisotropic etching of the gate electrode material using the first gate protective film as a mask. and a fifth step of forming a lightly doped layer by performing ion implantation after forming the gate electrode.
【００１１】[0011]
【作用】本発明によれば、第１ゲート保護膜の形成によ
ってゲート電極の位置決めをすることができるとともに
、基板内におけるライトリードープ層の形成領域を決定
することができる。さらに、第２ゲート保護膜の形成に
よって高濃度層の形成領域を決定することができる。
これら第１及び第２ゲート保護膜は、ゲート電極形成用
マスクパターンの開口によって設けられるため、上記各
層の間隔は実質上、ゲート電極形成用のフォトリソグラ
フィプロセスのみで決定することができる。According to the present invention, it is possible to position the gate electrode by forming the first gate protection film, and also to determine the formation region of the lightly doped layer in the substrate. Furthermore, the formation region of the high concentration layer can be determined by forming the second gate protection film. Since these first and second gate protective films are provided by the openings in the mask pattern for forming the gate electrode, the spacing between the respective layers can be substantially determined only by the photolithography process for forming the gate electrode.
【００１２】0012
【実施例】図１及び図２を用いて、本発明の実施例に係
る化合物半導体装置の製造方法について説明する。Embodiment A method for manufacturing a compound semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2.
【００１３】まず、半絶縁性ＧａＡｓ基板１上に、その
基板１の素子形成領域に開口を有する第１のレジストパ
ターン３０をフォトリソグラフィにより形成する。その
第１のレジストパターン３０をマスクとして基板１にＳ
ｉをイオン注入し、チャネル層２０を形成する（図１（
ａ）図示）。First, a first resist pattern 30 having an opening in the element formation region of the substrate 1 is formed on the semi-insulating GaAs substrate 1 by photolithography. S is applied to the substrate 1 using the first resist pattern 30 as a mask.
i is ion-implanted to form a channel layer 20 (see FIG. 1(
a) As shown).
【００１４】この第１のレジストパターン３０を残した
まま、表面全体にゲート電極材料３をスパッタ法により
堆積する。ゲート電極材料３としては、タングステンシ
リサイドが良い。さらにその上に、ゲート電極形成領域
に開口を有する第２のレジストパターン３１をフォトリ
ソグラフィにより形成する。その後開口により露出した
部分のゲート電極材料３上、及び第１レジストパターン
３１上に、スパッタ法を用い、ＳｉＯ２ からなる第１
ゲート保護膜８を均一に堆積する（同図（ｂ）図示）。Gate electrode material 3 is deposited over the entire surface by sputtering while leaving this first resist pattern 30. As the gate electrode material 3, tungsten silicide is preferable. Furthermore, a second resist pattern 31 having an opening in the gate electrode formation region is formed thereon by photolithography. Thereafter, a first layer made of SiO2 is deposited on the gate electrode material 3 exposed by the opening and on the first resist pattern 31 using a sputtering method.
A gate protective film 8 is deposited uniformly (as shown in FIG. 13(b)).
【００１５】次に、この第２レジストパターン３１の開
口部の一部をエッチングによって除去し、アンダーカッ
ト部１１を形成する（同図（ｃ）図示）。これによって
、第１ゲート保護膜８よりも広い領域でゲート電極材料
３が露出する。従ってこのアンダーカット量は、後に形
成されるゲート電極の端部と高濃度層のオフセット量を
規定することになる。Next, a portion of the opening of the second resist pattern 31 is removed by etching to form an undercut portion 11 (as shown in FIG. 13(c)). As a result, the gate electrode material 3 is exposed in a wider area than the first gate protection film 8 . Therefore, the amount of undercut defines the amount of offset between the end of the gate electrode and the high concentration layer, which will be formed later.
【００１６】次に、スパッタ法により第２ゲート保護膜
９を表面に堆積する。この第２ゲート保護膜９は、第１
ゲート保護膜８よりエッチング速度の速い材料とする。
ここではタングステンシリサイドを用いた。第２ゲート
保護膜９は、その堆積時にアンダーカット部１１に回り
込むために、図１（ｄ）に示すような形状となる。Next, a second gate protection film 9 is deposited on the surface by sputtering. This second gate protective film 9
A material having a faster etching rate than the gate protective film 8 is used. Tungsten silicide was used here. The second gate protective film 9 wraps around the undercut portion 11 during deposition, so that it has a shape as shown in FIG. 1(d).
【００１７】次に、リフトオフ法を用いて第２のレジス
トパターン３１を除去する。この場合、第１レジストパ
ターン３０はゲート電極材料３で被覆されているため、
剥離せずにそのまま残る（図１（ｅ）図示）。Next, the second resist pattern 31 is removed using a lift-off method. In this case, since the first resist pattern 30 is covered with the gate electrode material 3,
It remains as it is without peeling off (as shown in FIG. 1(e)).
【００１８】次に、この状態でＲＩＥ法による異方性エ
ッチングを行い、ゲート電極材料３を選択的に除去する
。この場合、第２ゲート保護膜９は、そのエッチング速
度が速いため徐々になくなるが、第１ゲート保護膜８が
露出すると、第１ゲート保護膜８はエッチング速度が極
めて遅いために残存する。一方、露出しているゲート電
極材料３が選択的に除去されているとき、第２ゲート保
護膜９の存在によりその直下にあるゲート電極材料３は
エッチングされない。この場合、次に行う高濃度層２２
形成のためのイオン注入時のマスクとなるだけの厚さが
あれば、第１ゲート保護膜８で被覆された部分以外のゲ
ート電極材料３は、多少エッチングされても悪影響はな
い。Next, in this state, anisotropic etching is performed using the RIE method to selectively remove the gate electrode material 3. In this case, the second gate protective film 9 is gradually removed because of its high etching rate, but when the first gate protective film 8 is exposed, the first gate protective film 8 remains because its etching rate is extremely slow. On the other hand, when the exposed gate electrode material 3 is selectively removed, the gate electrode material 3 directly under it is not etched due to the presence of the second gate protective film 9. In this case, the next high concentration layer 22
As long as the thickness is sufficient to serve as a mask during ion implantation for formation, there will be no adverse effect even if the gate electrode material 3 other than the portion covered with the first gate protective film 8 is etched to some extent.
【００１９】この後、基板１にＳｉをイオンを注入し、
高濃度層２２を形成する。この場合ゲート電極材料３及
び第１レジストパターン３０で被覆された部分のＧａＡ
ｓ基板１には、イオンが注入されない（図２（ａ）図示
）。After this, Si ions are implanted into the substrate 1.
A high concentration layer 22 is formed. In this case, GaA in the portion covered with the gate electrode material 3 and the first resist pattern 30
Ions are not implanted into the s-substrate 1 (as shown in FIG. 2(a)).
【００２０】次に第１ゲート保護膜８をマスクとして、
ＲＩＥ法によりゲート電極材料３を除去する。この場合
、ゲート電極材料３上には第１ゲート保護膜８が残って
いるので、従来の半導体装置の側壁の加工エッチング時
のようなばらつきは起こらずに、第１ゲート保護膜８の
寸法通り、即ち最初に形成した第２レジストパターン３
１の開口部の寸法通りにゲート電極３Ａが加工される（
同図（ｂ）図示）。Next, using the first gate protection film 8 as a mask,
Gate electrode material 3 is removed by RIE method. In this case, since the first gate protective film 8 remains on the gate electrode material 3, the dimensions of the first gate protective film 8 are maintained without causing variations that occur during processing and etching of the side walls of conventional semiconductor devices. , that is, the second resist pattern 3 formed first
Gate electrode 3A is processed according to the dimensions of opening 1 (
Figure (b) shown).
【００２１】次に、第１ゲート保護膜８をＲＩＥ法によ
り除去し、ゲート電極３Ａ及び第１レジストパターン３
０をマスクとして基板１にＳｉをイオン注入し、ライト
リードープ層２１を形成する（同図（ｃ）図示）。Next, the first gate protective film 8 is removed by RIE, and the gate electrode 3A and first resist pattern 3 are removed.
0 as a mask, Si is ion-implanted into the substrate 1 to form a lightly doped layer 21 (as shown in FIG. 3(c)).
【００２２】さらに、第１レジストパターン３０をアッ
シング除去してアニールを行い、さらに素子分離用の絶
縁膜２を形成した後、ソース電極６及びドレイン電極７
を形成してＦＥＴを完成する（同図（ｄ）図示）。Furthermore, after removing the first resist pattern 30 by ashing and performing annealing, and further forming an insulating film 2 for element isolation, a source electrode 6 and a drain electrode 7 are formed.
is formed to complete the FET (as shown in the same figure (d)).
【００２３】上述の工程によれば、ゲート電極３Ａ、ラ
イトリードープ層２１及び高濃度層２２の間隔を規定す
るフォトリソグラフィプロセスは、実質上ゲート電極３
をパターンニングする際に一回のみ用いるだけであり、
このため各パターンが精度、再現性共に良好に形成され
る。According to the above-described process, the photolithography process for defining the spacing between the gate electrode 3A, the lightly doped layer 21, and the heavily doped layer 22 is substantially performed on the gate electrode 3A.
It is used only once when patterning,
Therefore, each pattern can be formed with good accuracy and reproducibility.
【００２４】なお、上記の例はあくまでも一例であり、
実際に本発明を実施する際には種々の材料変更が可能で
ある。例えばゲ−ト電極形成材料には、Ｍｏ、Ｗ、Ｔｉ
を始めとする高融点金属やそのシリサイド、またはそれ
らの化合物でもよい。また、第１及び第２ゲート保護膜
の組み合わせは、エッチング時でのそれぞれの除去量の
比が一定であり、第２ゲート保護膜の方が除去されやす
い材料であれば、どのような組み合わせでも良い。さら
に、ショートチャネル効果を抑制するためにチャネル層
、ライトリードープ層、高濃度層の下にｐ型不純物を含
む埋め込み層を形成しても良い。[0024]The above example is just an example,
Various material changes are possible when actually implementing the present invention. For example, gate electrode forming materials include Mo, W, and Ti.
It may be a high melting point metal such as , a silicide thereof, or a compound thereof. Further, any combination of the first and second gate protective films can be used as long as the ratio of the amount removed during etching is constant and the second gate protective film is made of a material that is easier to remove. good. Furthermore, in order to suppress the short channel effect, a buried layer containing a p-type impurity may be formed under the channel layer, lightly doped layer, and heavily doped layer.
【００２５】図３は、上述の製造方法により形成された
半導体装置の構造を示す図である。図示されるように、
半絶縁性のＧａＡｓ基板１の所定の位置には、タングス
テンシリサイド等からなるゲート電極３Ａと、ＡｕＧｅ
（金・ゲルマニウム）／Ｎｉ（ニッケル）等からなるソ
ース電極６及びドレイン電極７が形成されており、上記
各電極部以外のＧａＡｓ基板１上には表面保護用のＳｉ
Ｏ２ 膜２が形成されている。FIG. 3 is a diagram showing the structure of a semiconductor device formed by the above-described manufacturing method. As shown,
At a predetermined position on the semi-insulating GaAs substrate 1, there is a gate electrode 3A made of tungsten silicide or the like, and a gate electrode 3A made of AuGe.
A source electrode 6 and a drain electrode 7 made of (gold/germanium)/Ni (nickel), etc. are formed, and on the GaAs substrate 1 other than the above-mentioned electrode parts, Si for surface protection is formed.
An O2 film 2 is formed.
【００２６】ゲート電極３Ａの直下のＧａＡｓ基板１内
には、ピーク深さ０．０５μｍ 、キャリア濃度３×１
０１７ｃｍ−３のチャネル層２０が形成され、ゲート電
極３Ａの端部から０．２５μｍ 離れた周囲の基板１内
は、ピーク深さ０．１５μｍ 、キャリア濃度１．５×
１０１８ｃｍ−３の高濃度層２２が形成されている。ま
た、この高濃度層２２上の一部にはソース電極６及びド
レイン電極７が形成されている。さらに、ゲート電極３
Ａの端部から高濃度層２２の上部にわたる基板１内には
、ピーク深さ０．０８μｍ 、キャリア濃度８×１０１
７ｃｍ−３のライトリードープ層２１が形成されている
。The GaAs substrate 1 directly under the gate electrode 3A has a peak depth of 0.05 μm and a carrier concentration of 3×1.
A channel layer 20 of 0.17 cm-3 is formed, and a peak depth of 0.15 μm and a carrier concentration of 1.5× are formed in the surrounding substrate 1 at a distance of 0.25 μm from the end of the gate electrode 3A.
A high concentration layer 22 of 1018 cm-3 is formed. Further, a source electrode 6 and a drain electrode 7 are formed on a part of this high concentration layer 22. Furthermore, gate electrode 3
In the substrate 1 extending from the end of A to the top of the high concentration layer 22, there is a peak depth of 0.08 μm and a carrier concentration of 8×101
A lightly doped layer 21 of 7 cm −3 is formed.
【００２７】この化合物半導体装置は従来のものと異な
り、これまでライトリードープ層２１、及び高濃度層２
２の形成に必須であったゲート電極用側壁を設ける必要
がない。従って、これまでゲート電極用側壁の形成状態
によって大きく左右されていたライトリードープ層や高
濃度層の形成状態は、極めて安定したものとなる。This compound semiconductor device differs from conventional ones in that it has a lightly doped layer 21 and a heavily doped layer 2.
There is no need to provide a side wall for the gate electrode, which was essential for the formation of 2. Therefore, the formation conditions of the lightly doped layer and the high concentration layer, which have hitherto been largely influenced by the formation conditions of the gate electrode sidewalls, become extremely stable.
【００２８】[0028]
【発明の効果】ゲート電極、ライトリードープ層、及び
高濃度層の形成領域は、第１及び第２ゲート保護膜の形
成領域によって決定され、さらにこれら第１及び第２ゲ
ート保護膜は、ゲート電極形成用マスクパターンの開口
によって設けられる。従って、上記各層の間隔は、実質
上、ゲート電極形成用のフォトリソグラフィプロセスの
みで決定することができる。Effects of the Invention: The formation regions of the gate electrode, lightly doped layer, and high concentration layer are determined by the formation regions of the first and second gate protection films, and these first and second gate protection films are It is provided by an opening in a mask pattern for electrode formation. Therefore, the spacing between the layers can be substantially determined only by the photolithography process for forming the gate electrode.
【００２９】このため、各パターンが精度、再現性共に
良好な状態で形成され、高性能なセルフアラインＬＤＤ
構造を有するＭＥＳＦＥＴの微細化が可能となって集積
度の向上を図ることができる。また、フォトリソグラフ
ィプロセスでの条件を変更することなく一定に維持でき
るため、ＦＥＴ特性にバラツキがなく、高歩留まり化に
適した化合物半導体装置を製造することができる。Therefore, each pattern can be formed with good accuracy and reproducibility, resulting in a high-performance self-aligned LDD.
It becomes possible to miniaturize the MESFET having the structure, and it is possible to improve the degree of integration. Further, since the conditions in the photolithography process can be kept constant without changing, it is possible to manufacture a compound semiconductor device with no variation in FET characteristics and suitable for high yield.
【図１】本発明の実施例に係る化合物半導体装置の製造
方法を示す図である。FIG. 1 is a diagram showing a method for manufacturing a compound semiconductor device according to an embodiment of the present invention.
【図２】本発明の実施例に係る化合物半導体装置の製造
方法を示す図である。FIG. 2 is a diagram showing a method for manufacturing a compound semiconductor device according to an example of the present invention.
【図３】本発明の実施例に係る化合物半導体装置を示す
図である。FIG. 3 is a diagram showing a compound semiconductor device according to an example of the present invention.
【図４】従来の化合物半導体装置の製造方法を示す図で
ある。FIG. 4 is a diagram showing a conventional method for manufacturing a compound semiconductor device.
【図５】従来の化合物半導体装置の製造方法を示す図で
ある。FIG. 5 is a diagram showing a conventional method for manufacturing a compound semiconductor device.
１…基板 １１…アンダーカット部 ２０…チャネル層 ２１…ライトリードープ層 ２２…高濃度層 ３０…第１のレジストパターン ３…ゲート電極材料 ３Ａ…ゲート電極 ３１…第２のレジストパターン ６…ソース電極 ７…ドレイン電極 ８…第１ゲート保護膜 ９…第２ゲート保護膜 1...Substrate 11...Undercut part 20...Channel layer 21...Lightly doped layer 22...High concentration layer 30...First resist pattern 3...Gate electrode material 3A...Gate electrode 31...Second resist pattern 6...Source electrode 7...Drain electrode 8...First gate protective film 9...Second gate protective film
Claims (1)
ゲート電極材料を被着し、次いでゲート電極形成領域に
開口を有するマスクパターンを形成する第１工程と、前
記マスクパターンをマスクとして前記ゲート電極材料上
に第１ゲート保護膜を堆積し、前記マスクパターンの開
口部をさらにエッチングして前記第１ゲート保護膜より
広い範囲で前記ゲート電極材料を露出させる第２の工程
と、前記第１ゲート保護膜上、及び露出した前記ゲート
電極材料上に第２ゲート保護膜を堆積した後、前記マス
クパターンを除去する第３の工程と、異方性エッチング
により、前記第２ゲート保護膜から露出した前記ゲート
電極材料を選択的に除去して前記基板を露出させ、その
基板にイオンを注入して高濃度層を形成する第４の工程
と、前記第１ゲート保護膜をマスクとして前記ゲート電
極材料を異方性エッチングし、ゲート電極を形成した後
、前記ゲート電極をマスクとしてイオン注入を行ってラ
イトリードープ層を形成する第５の工程とを備えること
を特徴とする化合物半導体装置の製造方法。Claim 1: In an element formation region on a semi-insulating substrate,
A first step of depositing a gate electrode material and then forming a mask pattern having an opening in a gate electrode formation region; depositing a first gate protection film on the gate electrode material using the mask pattern as a mask; a second step of further etching the opening of the pattern to expose the gate electrode material in a wider area than the first gate protective film; and a second step of etching the gate electrode material over the first gate protective film and the exposed gate electrode material. After depositing the second gate protection film, a third step of removing the mask pattern and anisotropic etching are performed to selectively remove the gate electrode material exposed from the second gate protection film to remove the substrate. A fourth step of exposing the substrate and implanting ions into the substrate to form a highly concentrated layer, and anisotropically etching the gate electrode material using the first gate protection film as a mask to form a gate electrode. a fifth step of performing ion implantation using the gate electrode as a mask to form a lightly doped layer.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2996791A JPH04268735A (en) | 1991-02-25 | 1991-02-25 | Manufacture of compound semiconductor device |
| US07/837,891 US5182218A (en) | 1991-02-25 | 1992-02-20 | Production methods for compound semiconductor device having lightly doped drain structure |
| EP92103198A EP0501428A3 (en) | 1991-02-25 | 1992-02-25 | Production methods for a compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2996791A JPH04268735A (en) | 1991-02-25 | 1991-02-25 | Manufacture of compound semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04268735A true JPH04268735A (en) | 1992-09-24 |
Family
ID=12290742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2996791A Pending JPH04268735A (en) | 1991-02-25 | 1991-02-25 | Manufacture of compound semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04268735A (en) |
-
1991
- 1991-02-25 JP JP2996791A patent/JPH04268735A/en active Pending
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