JPH04267658A - Digital demodulator - Google Patents

Abstract

PURPOSE:To read two tap coefficients with one access, to reduce the circuit scale and to attain high speed operation by storing only a difference tap coefficient of a difference between a maximum value and a minimum value of the tap coefficients. CONSTITUTION:A phase difference of inputted two digital data and a count of a clock are inputted to a ROM 412 as a read address. Then a difference tap coefficient is read from the ROM 412, divided into high-order and low-order bits and fed to D-FFs 421-424. Since a tap coefficient of a fixed part is applied, when the clock is applied, the fixed part of the tap coefficient and the difference tap coefficient are fetched and latched as the resulting tap coefficient. Then the tap coefficient latched at a leading of the bit rate is sent to a digital filter DF 13. Thus, two tap coefficients are read by one address, the circuit scale is reduced and fast operation is implemented.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、例えば、ＰＳＫ　信号
及びＡＳＫ　信号または両者を合わせたＱＡＭ　信号を
用いて、通信を行う無線装置の受信部で使用されるデイ
ジタル復調器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital demodulator used in a receiving section of a wireless device that communicates using, for example, a PSK signal, an ASK signal, or a QAM signal that is a combination of both.

【０００２】近年の通信方式はデイジタル方式の開発が
進んで来ており、受信側の復調器もデイジタル方式で構
成しなければならないが、復調器として回路規模の縮小
化及び高速化を図ることが必要である。[0002] In recent years, the development of digital communication systems has progressed, and the demodulator on the receiving side must also be constructed using a digital system. However, it is possible to reduce the circuit size and speed up the demodulator. is necessary.

【０００３】0003

【従来の技術】図６は従来例の記憶部のブロック図、図
７は図６の動作説明図、図８は従来例の記憶部を適用し
たデイジタル復調器のブロック図の一例、図９はデイジ
タルフイルタの原理説明図で、（Ａ）　は原理構成部、
（Ｂ）　はフイルタのインパルス応答図である。なお、
図７の左側の符号は図６の同じ符号の部分の波形を示す
。2. Description of the Related Art FIG. 6 is a block diagram of a conventional storage section, FIG. 7 is an explanatory diagram of the operation of FIG. 6, FIG. 8 is an example of a block diagram of a digital demodulator to which the conventional storage section is applied, and FIG. A diagram explaining the principle of a digital filter, (A) is the principle component,
(B) is an impulse response diagram of the filter. In addition,
The symbols on the left side of FIG. 7 indicate the waveforms of the portions with the same symbols in FIG.

【０００４】以下、図９を参照して図８の動作を説明す
るが、図８に記載したデイジタル復調器は、本出願人が
平成２年８月２３日に出願した「デイジタル復調器」の
請求項１に示すものと同一で、既に出願した明細書にこ
のデイジタル復調器の動作について詳細説明がなされて
いるので、概略説明を行う。The operation of FIG. 8 will be explained below with reference to FIG. 9. The digital demodulator shown in FIG. The operation of this digital demodulator is the same as that shown in claim 1, and since the detailed explanation has been given in the previously filed specification, a brief explanation will be given below.

【０００５】先ず、アナログ／　デイジタル変換器（　
以下、Ａ／Ｄ変換器と省略する）１１，　１２　は入力
したＩｃｈ及びＱｃｈのベースバンド信号を、例えば８
ビットのデイジタルデータに変換してデイジタルフイル
タ（　以下、ＤＦと省略する）１３，　１４　に送出す
る。First, an analog/digital converter (
(hereinafter abbreviated as A/D converter) 11 and 12 convert input Ich and Qch baseband signals to, for example, 8
The data is converted into bit digital data and sent to digital filters (hereinafter abbreviated as DF) 13 and 14.

【０００６】ＤＦ　１３，　１４　は印加されたタップ
係数を利用して、入力したデイジタルデータに含まれる
雑音成分の除去及び波形整形を行うので、雑音成分が削
減され，波形整形されて明瞭な輪郭を持つデイジタル化
アイパターンが位相差検出器１５に加えられる。The DFs 13 and 14 utilize the applied tap coefficients to remove noise components included in the input digital data and shape the waveform, so the noise components are reduced and the waveform is shaped to create clear contours. The digitized eye pattern with the digitized eye pattern is applied to a phase difference detector 15.

【０００７】ここで、ＤＦは、例えば、図９の（Ａ　）
に示す様に入力信号をシフトレジスタ１３１　に加えて
、１ビットシフトする毎にタップ係数・・ａ３，ａ４，
ａ５，・・を乗算して加算器１３４　で加算することに
より、入力信号に対してフイルタ動作を行うものである
。Here, DF is, for example, (A) in FIG.
As shown in the figure, the input signal is added to the shift register 131, and each time the input signal is shifted by 1 bit, the tap coefficients...a3, a4,
By multiplying by a5, . . . and adding them in an adder 134, a filter operation is performed on the input signal.

【０００８】なお、所望の周波数特性を持つフイルタに
インパルスを印加した時、時間軸上で図９の（Ｂ　）に
示す様なインパルス応答特性が得られるが、この応答特
性のうちの周期Ｔ　のサンプリング点　　・・Ｓ４，　
Ｓ５，　Ｓ６・・における値　　・・ａ４，　ａ５，　
ａ６・・がタップ係数である。Note that when an impulse is applied to a filter having desired frequency characteristics, an impulse response characteristic as shown in FIG. 9(B) on the time axis is obtained, but the period T of this response characteristic is Sampling point...S4,
Values at S5, S6...a4, a5,
a6... is a tap coefficient.

【０００９】さて、位相差検出器１５はＤＦ　１３，　
１４　の出力を利用してデイジタル化されたアイパター
ンの開口部とビットタイミングとの位置ずれ，　即ち位
相差を検出した後、ループフイルタ１６で位相差検出器
からの検出結果に含まれる雑音成分を除去して記憶部３
と制御回路２に送出する。Now, the phase difference detector 15 includes the DF 13,
After detecting the positional deviation between the digitalized eye pattern aperture and the bit timing, that is, the phase difference, using the output of Remove and store 3
and is sent to the control circuit 2.

【００１０】また、発振器１７は上記のベースバンド信
号から取り出したクロックのビットレートの、例えば２
倍のビットレートのクロックを発生してＡ／Ｄ　変換器
１１，　１２と　ＤＦ　１３，　１４に送出すると共に
、禁止回路１８を介して直接に、または２分周器１９を
介して位相差検出器１５，　ループフイルタ１６，　制
御回路２にも送出する。The oscillator 17 also has a bit rate of the clock extracted from the baseband signal, for example 2.
A clock with a double bit rate is generated and sent to the A/D converters 11, 12 and DFs 13, 14, and is also sent to the phase difference detector directly via the inhibit circuit 18 or via the frequency divider 19. 15, loop filter 16, and control circuit 2 as well.

【００１１】ここで、記憶部３は上記の検出結果に対応
するさまざまなタップ係数が予め書き込まれているいる
。例えば、図９の（Ｂ）　のサンプリング点　Ｓ５　に
ついて見ると、検出結果，　即ち位相差ｘ　が０の時は
タップ係数ａ５　が，　ｘ１１　の時はタップ係数ａ５
１１　が，　ｘ２１　の時はタップ係数ａ５２１　が、
またｘ１０の時はタップ係数ａ５１０　が、・・それぞ
れ読み出される様に書き込まれている。これを全てのサ
ンプリング点について行っている。[0011] Here, various tap coefficients corresponding to the above detection results are written in advance in the storage section 3. For example, looking at sampling point S5 in FIG. 9B, when the detection result, that is, the phase difference x is 0, tap coefficient a5 is set, and when x11, tap coefficient a5 is set.
11 is x21, the tap coefficient a521 is
Also, when x10, tap coefficient a510 is written so that it can be read out. This is done for all sampling points.

【００１２】そこで、印加された検出結果に対応するタ
ップ係数が記憶部３から読み出され、ＤＦ　１３，　１
４　に送出されるので、ビットタイミングの位置とアイ
パターンの開口部とが一致する。Then, the tap coefficients corresponding to the applied detection results are read out from the storage section 3, and DF 13, 1
4, the bit timing position and the opening of the eye pattern match.

【００１３】つまり、ビットタイミングは、最初はアイ
パターン開口部と一致しないので、この部分を打たない
。そこで、検出結果に対応する分だけビットタイミング
をシフトしてビットタイミングがアイパターン開口部を
打つ様にする。これにより、雑音除去及び波形整形が効
果的に行われる。That is, since the bit timing does not initially match the eye pattern opening, this portion is not struck. Therefore, the bit timing is shifted by an amount corresponding to the detection result so that the bit timing hits the eye pattern opening. Thereby, noise removal and waveform shaping are effectively performed.

【００１４】さて、制御回路２は位相差検出器からの検
出結果，即ち検出した位相差を加算していて、位相差の
合計が　（３６０／２）＝１８０　度になったら制御信
号を禁止回路１８に送出して、禁止回路から送出される
クロックを１クロックだけ停止する。Now, the control circuit 2 adds the detection results from the phase difference detector, that is, the detected phase differences, and when the total phase difference reaches (360/2)=180 degrees, the control circuit inhibits the control signal. 18, and the clock sent from the inhibition circuit is stopped by one clock.

【００１５】これは、図９の（Ｂ）　中の、例えば、サ
ンプリング点Ｓ５が右側にシフトしてＳ６と一致した時
、１クロック停止すれば隣のサンプリング点Ｓ６にシフ
トすることになり、ビットタイミングの周波数を強制的
に合わせることができる。This means that, for example, when sampling point S5 shifts to the right and matches S6 in FIG. You can force the timing frequency to match.

【００１６】次に、図６，図７を参照して図８中の記憶
部３の動作を説明するが、説明を簡単にする為、書き込
まれたタップ係数（８ビット構成とする）はａ０〜ａ３
の４個とする。Next, the operation of the storage section 3 in FIG. 8 will be explained with reference to FIGS. 6 and 7. To simplify the explanation, the written tap coefficient (assuming an 8-bit configuration) is a0. ~a3
There are 4 pieces.

【００１７】また、記憶部３は図６に示す様に、４種類
のタップ係数が書き込まれているＲＯＭ　３２と、ＲＯ
Ｍ　のアドレスを制御するカウンタ３１と、Ｄ　タイプ
・フリップフロップ（　以下、Ｄ−ＦＦと省略する）３
３　〜３６などで構成されている。なお、Ｄ−ＦＦ３３
　〜３６はそれぞれ８個あるが、１個で代表させている
。Furthermore, as shown in FIG. 6, the storage unit 3 includes a ROM 32 in which four types of tap coefficients are written, and a ROM 32 in which four types of tap coefficients are written.
A counter 31 that controls the address of M, and a D type flip-flop (hereinafter abbreviated as D-FF) 3
It consists of numbers 3 to 36. In addition, D-FF33
There are eight of each of the numbers 36 to 36, but one is used as a representative.

【００１８】さて、図８の位相差検出器からの検出結果
ｘ１　がＲＯＭ　３２に印加する。一方、カウンタはク
ロックにより歩進したカウント値を同じくＲＯＭ　に印
加し、検出結果とカウント値が読み出しアドレストなる
（図７の　ＣＫ５，ｘ１　参照）　。Now, the detection result x1 from the phase difference detector shown in FIG. 8 is applied to the ROM 32. On the other hand, the counter similarly applies the count value incremented by the clock to the ROM, and the detection result and the count value are read out and addressed (see CK5, x1 in FIG. 7).

【００１９】そこで、図７−Ｏ１に示す様に、ＲＯＭ　
３２から対応するタップ係数ａ０〜ａ３が順次、読み出
され、図７−Ｏ２　〜Ｏ５に示す様にクロックＣＫ１　
〜ＣＫ４　で対応するＤ−ＦＦ　３３　〜３６にラッチ
された後、ＤＦ１３　に印加される。Therefore, as shown in FIG. 7-O1, the ROM
32, the corresponding tap coefficients a0 to a3 are sequentially read out, and as shown in FIG. 7-O2 to O5, the clock CK1
After being latched by the corresponding D-FFs 33 to 36 at ~CK4, it is applied to DF13.

【００２０】なお、図６は１つのＲＯＭ　で４つのタッ
プ係数を順次、読み出す様にしているが、４つのＲＯＭ
　を使用すれば１回のアクセスで４つのタップ係数が読
み出せる。また、図７中のＢＲはビットレートである。In addition, in FIG. 6, four tap coefficients are read out sequentially using one ROM, but four ROMs
If you use , you can read four tap coefficients in one access. Moreover, BR in FIG. 7 is a bit rate.

【００２１】[0021]

【発明が解決しようとする課題】ここで、記憶部は検出
結果ｘの全ての値に対応する８ビット構成のタップ係数
を記憶しているのでメモリ容量が大きくなる。[Problems to be Solved by the Invention] Here, since the storage section stores 8-bit tap coefficients corresponding to all values of the detection result x, the memory capacity becomes large.

【００２２】また、１ビットの時間内に１回の　ＤＦ　
の計算に必要なタップ係数を読み出さなければならない
ので、高速動作が必要な時には複数のＲＯＭ　を用意し
て分割記憶させ、タップ係数を並列に同時にアクセスし
なければならない。[0022] Also, one DF within one bit time
It is necessary to read out the tap coefficients necessary for the calculation of , so when high-speed operation is required, it is necessary to prepare a plurality of ROMs and store them separately, so that the tap coefficients can be accessed simultaneously in parallel.

【００２３】つまり、回路規模を小さくすると高速動作
が困難となり、高速動作が行える様にすると回路規模が
大きくなると云う問題がある。本発明は回路規模の縮小
化及び高速化を図ることを目的とする。In other words, there is a problem in that if the circuit size is made small, high-speed operation becomes difficult, and if high-speed operation is made possible, the circuit size increases. An object of the present invention is to reduce the circuit scale and increase the speed.

【００２４】[0024]

【課題を解決するための手段】図１は本発明の原理ブロ
ック図を示す。図中、１３，　１４は入力するＩｃｈ及
びＱｃｈのデイジタルデータに対して、印加されるタッ
プ係数と該デイジタルデータのビットレートの２倍以上
のビットレートを有するクロックとを利用して雑音除去
・波形整形して出力するデイジタルフイルタで、５は該
デイジタルフイルタの２つの出力を用いて位相差を検出
し、検出した位相差の雑音を除去して出力する位相差検
出部である。SUMMARY OF THE INVENTION FIG. 1 shows a block diagram of the principle of the present invention. In the figure, reference numerals 13 and 14 designate noise removal and waveform processing for input Ich and Qch digital data using applied tap coefficients and a clock having a bit rate that is more than twice the bit rate of the digital data. A digital filter that shapes and outputs the output, and 5 is a phase difference detection section that detects a phase difference using two outputs of the digital filter, removes noise from the detected phase difference, and outputs the result.

【００２５】また、４は該位相差検出部の出力に対応し
て、該デイジタルフイルタの出力位相が最適となる様な
タップ係数が読み出される記憶手段で、４１はサンプリ
ング点ｓから±ｍサンプリング周期だけ離れたサンプリ
ング点までの間のタップ係数の最大値と最小値の差分の
差分タップ係数が、該サンプリング点ｓのタップ係数と
して対応する領域に書き込まれる記憶部分であり、４２
は該記憶部分から読み出された差分タップ係数と該タッ
プ係数の最小値とを加えて、該サンプリング点ｓのタッ
プ係数として出力する出力部分である。Further, 4 is a storage means for reading out tap coefficients that optimize the output phase of the digital filter in accordance with the output of the phase difference detecting section, and 41 is a storage means for reading a tap coefficient that optimizes the output phase of the digital filter. The differential tap coefficient of the difference between the maximum value and the minimum value of the tap coefficients up to the sampling point separated by 42 is a storage part in which the difference tap coefficient is written in the corresponding area as the tap coefficient of the sampling point s, and 42
is an output portion that adds the differential tap coefficient read from the storage portion and the minimum value of the tap coefficient and outputs the result as the tap coefficient of the sampling point s.

【００２６】[0026]

【作用】本発明は図２の中のサンプリング点（以下、点
と省略する）Ｓ４が点Ｓ５までシフトする場合（　特許
請求の範囲のｍ＝１に対応する）、点Ｓ４のタップ係数
が点Ｓ５のタップ係数よりも小さくなることはない。[Operation] The present invention provides that when the sampling point (hereinafter abbreviated as point) S4 in FIG. 2 is shifted to point S5 (corresponding to m=1 in the claims), the tap coefficient at point S4 It never becomes smaller than the tap coefficient of S5.

【００２７】なお、点Ｓ４のサンプリング値ｂ４＝Δｂ
４５　＋ｂ５で示されるが、Δｂ４５　は検出結果に対
応して値が変化する可変部分であるが、ｂ５は値が固定
な固定部分（最小値）である。Note that the sampling value b4 of point S4=Δb
45 + b5, Δb45 is a variable portion whose value changes depending on the detection result, but b5 is a fixed portion (minimum value) whose value is fixed.

【００２８】そこで、Δｂ４５　（　特許請求の範囲の
差分タップ係数に対応する）　のみを記憶手段の記憶部
分４１に記憶し、ｂ５は固定部分だから記憶しない様に
した。点Ｓ４が点Ｓ３の方にシフトする場合も上記と同
様に可変部分のタップ係数Δｂ４３　のみを記憶する。 なお、固定部分は対応するパターンが発生する様な回路
を作ればよい。Therefore, only Δb45 (corresponding to the differential tap coefficient in the claims) is stored in the storage portion 41 of the storage means, and b5 is not stored since it is a fixed portion. Even when point S4 shifts toward point S3, only the tap coefficient Δb43 of the variable portion is stored in the same way as above. Note that for the fixed portion, a circuit that generates a corresponding pattern may be created.

【００２９】なお、従来は点Ｓ４のサンプリング値ｂ４
として可変部分と固定部分の両方を、例えば８ビットで
表して全てをＲＯＭ　に記憶していた。そこで、差分タ
ップ係数が４ビットで表せると、この差分タップ係数の
みを記憶することにより、同一のアドレス領域に２つの
差分タップ係数を書き込むことが可能となる。[0029] Conventionally, the sampling value b4 at point S4
Both the variable part and the fixed part were represented by, for example, 8 bits, and all were stored in ROM. Therefore, if the differential tap coefficient can be represented by 4 bits, it becomes possible to write two differential tap coefficients in the same address area by storing only this differential tap coefficient.

【００３０】即ち、１回のアクセスで２つのタップ係数
が読み出せるので回路規模が小さくなる。逆に、同じ回
路規模なら高速動作が可能となる。That is, since two tap coefficients can be read out in one access, the circuit scale is reduced. Conversely, high-speed operation is possible with the same circuit scale.

【００３１】[0031]

【実施例】図３は本発明の実施例のブロック図、図４は
図２の動作説明図、図５は本発明の記憶部を適用したデ
イジタル復調器のブロック図の一例を示す。Embodiment FIG. 3 is a block diagram of an embodiment of the present invention, FIG. 4 is an explanatory diagram of the operation of FIG. 2, and FIG. 5 is an example of a block diagram of a digital demodulator to which the storage section of the present invention is applied.

【００３２】なお、図４の左側の符号は図３の同じ符号
の部分の波形を示す。また、全図を通じて同一符号は同
一対象物を示す。ここで、位相差検出器１５，ループフ
イルタ１６は位相差検出部５の構成部分、記憶部分４１
，　　出力部分４２は記憶手段４の構成部分を示す。以
下、図３〜図５の動作を説明するが、図５については記
憶部分４が本発明の部分で、他の部分は従来例と同じ為
に概略説明を行い、記憶部分について詳細に説明する。Note that the symbols on the left side of FIG. 4 indicate the waveforms of the portions with the same symbols in FIG. Also, the same reference numerals indicate the same objects throughout the figures. Here, the phase difference detector 15 and the loop filter 16 are the constituent parts of the phase difference detection section 5, and the storage part 41.
, an output portion 42 indicates a component of the storage means 4. The operations in FIGS. 3 to 5 will be described below. In FIG. 5, the storage part 4 is the part of the present invention, and the other parts are the same as the conventional example, so a general explanation will be given, and the storage part will be explained in detail. .

【００３３】先ず、図５のＡ／Ｄ　変換器　１１，　１
２　は入力したＩｃｈ及びＱｃｈのベースバンド信号を
ディジタルデータに変換してＤＦ　１３，　１４　に送
出し、ここでデイジタルデータ中の雑音成分の除去，　
波形整形を行って出力（　アイパターン）　を位相差検
出器１５に送出する。First, the A/D converter 11, 1 in FIG.
2 converts the input Ich and Qch baseband signals into digital data and sends it to DF 13, 14, where noise components in the digital data are removed,
The waveform is shaped and the output (eye pattern) is sent to the phase difference detector 15.

【００３４】そこで、位相差検出器１５はアイパターン
の開口部とビットタイミングとの位相差ｘを検出した後
、ループフイルタ１６で雑音成分を除去して記憶手段４
と制御回路２に検出結果（位相差）を送出する。Therefore, after the phase difference detector 15 detects the phase difference x between the opening of the eye pattern and the bit timing, the loop filter 16 removes the noise component and stores it in the storage means 4.
and sends the detection result (phase difference) to the control circuit 2.

【００３５】また、発振器１７はベースバンド信号から
取り出したクロックの、例えば２倍のビットレートのク
ロックを発生してＡ／Ｄ　変換器１１，　１２と　ＤＦ
　１３，　１４に送出すると共に、禁止回路１８を介し
て直接に、または２分周器１９を介して位相差検出器１
５，　ループフイルタ１６，　制御回路２に送出してい
る。Further, the oscillator 17 generates a clock with a bit rate twice that of the clock extracted from the baseband signal, and outputs the clock to the A/D converters 11, 12 and DF.
13 and 14, and also directly via the inhibit circuit 18 or via the 2 frequency divider 19 to the phase difference detector 1.
5. Sends to loop filter 16 and control circuit 2.

【００３６】記憶手段４は上記の位相差ｘに対応するさ
まざまなタップ係数が予め書き込まれているいるので、
入力した位相差に対応するタップ係数を出力することに
より、ビットタイミングはアイパターンの開口部を打つ
様になる。Since the storage means 4 has various tap coefficients corresponding to the above phase difference x written in advance,
By outputting a tap coefficient corresponding to the input phase difference, the bit timing is made to hit the opening of the eye pattern.

【００３７】さて、制御回路２は位相差の合計が　（３
６０／２）＝１８０　度になったら制御信号を禁止回路
１８に送出して、禁止回路から送出されるクロックを１
クロックだけ停止させる。これにより、サンプリング点
が隣のサンプリング点にシフトすることになり、ビット
タイミングの周波数を強制的に合わせることができる。Now, in the control circuit 2, the total phase difference is (3
When the temperature reaches 60/2) = 180 degrees, a control signal is sent to the inhibition circuit 18, and the clock sent from the inhibition circuit is reduced to 180 degrees.
Just stop the clock. As a result, the sampling point is shifted to the adjacent sampling point, and the frequency of the bit timing can be forced to match.

【００３８】次に、図４を参照して図３の動作を説明す
るが、説明を簡単にする為にタップ係数（８ビット構成
とする）はｂ０　〜ｂ３　の４個とする。また、Ｄ−Ｆ
Ｆ　４２１〜４２４　はそれぞれ８個のＤ−ＦＦで構成
されているが、１個のＤ−ＦＦで代表させている。Next, the operation of FIG. 3 will be explained with reference to FIG. 4, but to simplify the explanation, it is assumed that there are four tap coefficients (8-bit configuration), b0 to b3. Also, D-F
Each of F421 to F424 is composed of eight D-FFs, but is represented by one D-FF.

【００３９】更に、図中の４１２　はタップ係数を記憶
しておくＲＯＭ　であり、同一のアドレスに２つの差分
タップ係数（それぞれ、４ビットずつ）が書き込まれて
いるとする。例えば、差分タップ係数Δｂ０とΔｂ１が
アドレス１番地に対応する領域の上位４ビット分、下位
４ビット分に、Δｂ２とΔｂ３がアドレス２番地に対応
する領域の上位４ビット分、下位４ビット分にそれぞれ
書き込まれている。Furthermore, 412 in the figure is a ROM for storing tap coefficients, and it is assumed that two differential tap coefficients (each having 4 bits) are written to the same address. For example, differential tap coefficients Δb0 and Δb1 are applied to the upper 4 bits and lower 4 bits of the area corresponding to address 1, and Δb2 and Δb3 are applied to the upper 4 bits and lower 4 bits of the area corresponding to address 2. written in each.

【００４０】また、４１１　はこのＲＯＭ　のアドレス
制御を行うカウンタであり、４２１　〜４２４　はＲＯ
Ｍ　４１２　から読み出したタップ係数（　上記の差分
タップ係数である）　をラッチしておくＤ−ＦＦである
。Further, 411 is a counter for controlling the address of this ROM, and 421 to 424 are RO counters.
This is a D-FF that latches the tap coefficient (the above-mentioned differential tap coefficient) read from M412.

【００４１】更に、ＤＦ　１３　は読み出したタップ係
数を使用して計算を行うデイジタルフイルタであり、Ｄ
−ＦＦ　４２１〜４２４　には固定部分のタップ係数を
与える為の特定パターンＫ１〜Ｋ４が印加されている。Furthermore, DF 13 is a digital filter that performs calculations using the read tap coefficients;
-FFs 421 to 424 are applied with specific patterns K1 to K4 for providing tap coefficients of fixed portions.

【００４２】さて、図５の位相差検出部６からの検出結
果ｘ１　がＲＯＭ　４１２　に印加する。一方、カウン
タ４１１　はクロックＣＫ５　により歩進したカウント
値を同じくＲＯＭ　に印加するので、２つの入力が読み
出しアドレストなる（図４のＣＫ５，ｘ　参照）　。Now, the detection result x1 from the phase difference detection section 6 in FIG. 5 is applied to the ROM 412. On the other hand, since the counter 411 also applies the count value incremented by the clock CK5 to the ROM, its two inputs become read addresses (see CK5,x in FIG. 4).

【００４３】そこで、図２のＯ１示す様に、ＲＯＭ　４
１２　から差分タップ係数Δｂ０とΔｂ１の８ビットが
並列に読み出され、上位４ビット（Δｂ０）　はＤ−Ｆ
Ｆ　４２１に、下位４ビット（Δｂ１）　はＤ−ＦＦ　
４２２に加えられる。Therefore, as shown in O1 of FIG.
12, the 8 bits of differential tap coefficients Δb0 and Δb1 are read out in parallel, and the upper 4 bits (Δb0) are D-F
In F421, lower 4 bits (Δb1) are D-FF
Added to 422.

【００４４】一方、ここには予め固定部分のダップ係数
Ｋ１，　Ｋ２（　それぞれ４ビット）が印加されている
ので、クロックＣＫ１　が印加されるとＤ−ＦＦ　４２
１に差分タップ係数Δｂ０と固定部分のタップ係数Ｋ１
が取り込まれてタップ係数ｂ０としてラッチされる。On the other hand, since the fixed part of the duplication coefficients K1 and K2 (4 bits each) are applied here in advance, when the clock CK1 is applied, the D-FF 42
1, the differential tap coefficient Δb0 and the fixed part tap coefficient K1
is taken in and latched as tap coefficient b0.

【００４５】同時に、Ｄ−ＦＦ　４２２には差分タップ
係数Δｂ１と固定部分のタップ係数Ｋ２が取り込まれて
タップ係数ｂ１としてラッチされる（　図２のＯ２，　
Ｏ３参照）　。また、ＣＫ５　の１クロック後にＲＯＭ
　４１２　から差分タップ係数Δｂ２とΔｂ３が上記と
同様に並列に読み出されてΔｂ２はＤ−ＦＦ　４２３に
、Δｂ３はＤ−ＦＦ　４２４に印加される。At the same time, the differential tap coefficient Δb1 and the fixed part tap coefficient K2 are taken into the D-FF 422 and latched as the tap coefficient b1 (O2 in FIG.
(See O3). Also, after one clock of CK5, the ROM
The differential tap coefficients Δb2 and Δb3 are read out in parallel from 412 in the same manner as above, and Δb2 is applied to the D-FF 423 and Δb3 is applied to the D-FF 424.

【００４６】ここには、固定部分のタップ係数としてＫ
３，　Ｋ４がそれぞれ印加されているので、クロックＣ
Ｋ２　の印加によりＤ−ＦＦ　４２３にΔｂ２とＫ２が
、Ｄ−ＦＦ　４２４にΔｂ３とＫ３が同時に取り込まれ
てタップ係数ｂ２，　ｂ３としてラッチされる（　図２
のＯ４，　Ｏ５参照）。Here, K is used as the tap coefficient of the fixed part.
3 and K4 are applied, so the clock C
By applying K2, Δb2 and K2 are simultaneously taken into the D-FF 423, and Δb3 and K3 are taken into the D-FF 424, and are latched as tap coefficients b2 and b3 (Figure 2
(See O4 and O5).

【００４７】そこで、図４のビットレート（ＢＲ）の立
上り点（　図中の下矢部分）　でＤ−ＦＦ　４２１〜４
２４　にラッチされたタップ係数ｂ０〜ｂ３を　ＤＦ　
に送出する。なお、固定部分のタップ係数Ｋ１〜Ｋ４は
ハード的に接地及び電源電圧を用いて、例えば１０１１
の様に設定しておけばよい。Therefore, at the rising point of the bit rate (BR) in FIG.
DF
Send to. Note that the tap coefficients K1 to K4 of the fixed part are set to 1011 by using hardware grounding and power supply voltage.
You can set it like this.

【００４８】即ち、ＲＯＭ　４１２　に書き込まれるタ
ップ係数は差分でよいので、例えば１つのアドレスで２
つのタップ係数を書き込むことが可能となり、回路規模
が縮小する。また、ＲＯＭ　からの読み出しも１つのク
ロックで２つのタップ係数が読み出されるので、高速動
作が可能となる。That is, since the tap coefficients written in the ROM 412 can be a difference, for example, two tap coefficients can be written in one address.
It becomes possible to write two tap coefficients, reducing the circuit scale. Furthermore, since two tap coefficients are read out with one clock when reading from the ROM, high-speed operation is possible.

【００４９】[0049]

【発明の効果】以上詳細に説明した様に本発明によれば
、回路規模の縮小化及び高速化を図ることができると云
う効果がある。As described above in detail, according to the present invention, there is an effect that the circuit scale can be reduced and the speed can be increased.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明の原理ブロック図である。FIG. 1 is a block diagram of the principle of the present invention.

【図２】図１の動作説明図である。FIG. 2 is an explanatory diagram of the operation in FIG. 1;

【図３】本発明の実施例のブロック図である。FIG. 3 is a block diagram of an embodiment of the invention.

【図４】図２の動作説明図である。FIG. 4 is an explanatory diagram of the operation in FIG. 2;

【図５】本発明の記憶部を適用したデイジタル復調器の
ブロック図の一例である。FIG. 5 is an example of a block diagram of a digital demodulator to which the storage unit of the present invention is applied.

【図６】従来例の記憶部のブロック図である。FIG. 6 is a block diagram of a conventional storage unit.

【図７】図６の動作説明図である。FIG. 7 is an explanatory diagram of the operation in FIG. 6;

【図８】従来例の記憶部を適用したデイジタル復調器の
ブロック図の一例である。FIG. 8 is an example of a block diagram of a digital demodulator to which a conventional storage unit is applied.

【図９】デイジタルフイルタの原理説明図で、（Ａ）　
は原理構成部、（Ｂ）　はフイルタのインパルス応答図
である。FIG. 9 is a diagram explaining the principle of a digital filter, (A)
(B) is the impulse response diagram of the filter.

【符号の説明】[Explanation of symbols]

４　　　　記憶手段 ５　　　　位相差検出部 １３，　１４　　デイジタルフィルタ １５　　　　位相差検出部 ４１　　　　記憶部分 ４２　　　　出力部分 4. Storage means 5 Phase difference detection section 13, 14 Digital filter 15 Phase difference detection section 41 Memory part 42 Output part

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　入力するＩｃｈ及びＱｃｈのデイジタ
ルデータに対して、印加されるタップ係数と該デイジタ
ルデータのビットレートの２倍以上のビットレートを有
するクロックとを利用して雑音除去・波形整形して出力
するデイジタルフイルタ（１３，　１４）と、該デイジ
タルフイルタの２つの出力を用いて位相差を検出し、検
出した位相差の雑音を除去して出力する位相差検出部（
５）　と、該位相差検出部の出力に対応して、該デイジ
タルフイルタの出力位相が最適となる様なタップ係数が
読み出される記憶手段（４）　とを有するデイジタル復
調器において、該記憶手段が、サンプリング点ｓから±
ｍサンプリング周期（ｍは正の整数）だけ離れたサンプ
リング点までの間のタップ係数の最大値と最小値の差分
の差分タップ係数が、該サンプリング点ｓのタップ係数
として対応する領域に書き込まれる記憶部分（４１）と
、該記憶部分から読み出された差分タップ係数と該タッ
プ係数の最小値とを加えて、該サンプリング点ｓのタッ
プ係数として出力する出力部分（４２）とを有すること
を特徴とするデイジタル復調器。Claim 1: Noise removal and waveform shaping are performed on input Ich and Qch digital data using applied tap coefficients and a clock having a bit rate that is at least twice the bit rate of the digital data. A phase difference detection unit (13, 14) that detects a phase difference using the two outputs of the digital filter, removes noise from the detected phase difference, and outputs the result.
5) A digital demodulator comprising: and a storage means (4) for reading out tap coefficients that optimize the output phase of the digital filter in accordance with the output of the phase difference detection section, the storage means comprising: , ± from sampling point s
Storage in which a differential tap coefficient, which is the difference between the maximum value and the minimum value of the tap coefficients up to a sampling point separated by m sampling periods (m is a positive integer), is written in the corresponding area as the tap coefficient of the sampling point s. A portion (41), and an output portion (42) that adds the differential tap coefficient read from the storage portion and the minimum value of the tap coefficient and outputs the result as the tap coefficient of the sampling point s. Digital demodulator.