JPH04264951A - Digital signal processor - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
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Abstract
Description
【０００１】0001
【技術分野】本発明は例えば、ディジタルオ―ディオ信
号に対して音質処理や音場処理を施すＤＳＰ（ディジタ
ル信号プロセッサ）とこれに対して処理プログラムや係
数デ―タ等の処理デ―タを与えるマイクロコンピュ―タ
とを備えたディジタル信号処理装置に関する。[Technical Field] The present invention relates to, for example, a DSP (digital signal processor) that performs sound quality processing and sound field processing on digital audio signals, and processing data such as processing programs and coefficient data. The present invention relates to a digital signal processing device equipped with a microcomputer that provides
【０００２】0002
【背景技術】近時、ディジタルオ―ディオ信号を高速で
四則演算等の演算処理することにより、音質調整回路や
音場補正回路と等価な処理を施すことができるＤＳＰが
知られている。このようなＤＳＰにおいては、ディジタ
ルオ―ディオ信号等の入力されたディジタル信号をプロ
グラムに従って演算処理する演算処理手段が設けられて
いる。演算処理手段は基本的には例えば、入力ディジタ
ル信号デ―タを記憶するデ―タメモリ及び複数の係数デ
―タを記憶する係数メモリを備え、プログラムに従って
デ―タメモリ及び係数メモリから信号デ―タ及び係数デ
―タを順次読み出して乗算器にてそれらデ―タ値を乗算
し、乗算される毎の乗算結果の値を累算するようになっ
ている。係数メモリに記憶される係数デ―タは外部のマ
イクロコンピュ―タにより書き込み制御され、演算処理
の内容、例えば、演算処理により得られる信号に施すフ
ィルタ特性を変化させる時に書き換えられる。この演算
処理手段の処理結果のデ―タは出力レジスタを介して出
力される。また、ＤＳＰの演算動作を司るプログラムも
処理内容が変化すればマイクロコンピュ―タにより転送
されてプログラムメモリに書き込まれる。BACKGROUND OF THE INVENTION Recently, DSPs have been known that can perform processing equivalent to a sound quality adjustment circuit or a sound field correction circuit by performing arithmetic processing such as four arithmetic operations on a digital audio signal at high speed. Such a DSP is provided with arithmetic processing means for processing input digital signals such as digital audio signals according to a program. The arithmetic processing means basically includes, for example, a data memory for storing input digital signal data and a coefficient memory for storing a plurality of coefficient data, and reads signal data from the data memory and coefficient memory according to a program. and coefficient data are sequentially read out and multiplied by the data values in a multiplier, and the value of the multiplication result for each multiplication is accumulated. The coefficient data stored in the coefficient memory is written and controlled by an external microcomputer, and is rewritten when changing the content of the arithmetic processing, for example, the filter characteristics applied to the signal obtained by the arithmetic processing. Data resulting from processing by this arithmetic processing means is outputted via an output register. Furthermore, when the processing content changes, the program controlling the arithmetic operation of the DSP is transferred to the microcomputer and written into the program memory.
【０００３】ところで、図４に示すようにＤＳＰ１とマ
イクロコンピュ―タ２との間におけるデ―タの送受信は
、従来、ＤＳＰ１からマイクロコンピュ―タ２へのデ―
タ転送用の上りデ―タライン３と、マイクロコンピュ―
タ２からＤＳＰ１へのデ―タ転送用の下りデ―タライン
４とによって行なわれている。上りデ―タライン３はＤ
ＳＰ１がデ―タの受け入れ状態にあることを示すデ―タ
を転送する。下りデ―タライン４は上記した係数デ―タ
やプログラム、或いはＤＳＰにおいて反射音デ―タを作
成する場合の遅延時間を設定する遅延時間デ―タ等のデ
―タを転送する。マイクロコンピュ―タ２がＤＳＰ１に
デ―タを転送する場合には図５（ａ） に示すように期
間Ｔ１ において所定の単位のデ―タａを下りデ―タラ
イン４に送出した後、期間Ｔ２ において上りデ―タラ
イン３を介して供給される入力デ―タを監視する。この
監視において図５（ｂ） に示すようにデ―タｂが供給
されると、次の期間Ｔ３ においてそのデ―タがＤＳＰ
１のデ―タの受け入れ状態を示すデ―タであるか否かを
判別する。デ―タの受け入れ状態を示す入力デ―タであ
れば、マイクロコンピュ―タ２は所定の単位のデ―タを
再び下りデ―タライン４に送出する。なお、図５（ｃ）
はマイクロコンピュ―タ２のかかる動作を示す。By the way, as shown in FIG. 4, data transmission and reception between the DSP 1 and the microcomputer 2 has conventionally been carried out by transmitting data from the DSP 1 to the microcomputer 2.
Upstream data line 3 for data transfer and microcomputer
This is done by a downstream data line 4 for data transfer from the data processor 2 to the DSP 1. Upstream data line 3 is D
Transfers data indicating that SP1 is ready to accept data. The downstream data line 4 transfers data such as the above-described coefficient data and programs, or delay time data for setting a delay time when creating reflected sound data in the DSP. When the microcomputer 2 transfers data to the DSP 1, as shown in FIG. 5(a), a predetermined unit of data a is sent to the downstream data line 4 during a period T1, and then during a period T2. The input data supplied via the upstream data line 3 is monitored at the input data line 3. In this monitoring, when data b is supplied as shown in FIG. 5(b), the data is sent to the DSP in the next period T3
It is determined whether the data indicates the acceptance state of data No. 1 or not. If the input data indicates the data acceptance state, the microcomputer 2 sends the data in a predetermined unit to the downstream data line 4 again. In addition, Fig. 5(c)
shows such an operation of the microcomputer 2.
【０００４】しかしながら、このようにマイクロコンピ
ュ―タ２は単にデ―タを送出するだけでなく、デ―タ転
送に関係する監視や判別動作も行なわなくてはならない
ので、デ―タ転送が効率良く行なわれないという問題点
があった。However, in this way, the microcomputer 2 not only simply sends data, but also has to perform monitoring and discrimination operations related to data transfer, so that data transfer is not efficient. The problem was that it wasn't done well.
【０００５】[0005]
【発明の目的】本発明の目的は、マイクロコンピュ―タ
からＤＳＰへ効率の良いデ―タ転送を可能にするディジ
タル信号処理装置を提供することである。OBJECTS OF THE INVENTION An object of the present invention is to provide a digital signal processing device that enables efficient data transfer from a microcomputer to a DSP.
【０００６】[0006]
【発明の構成】本発明のディジタル信号処理装置は、所
定の端子が所定レベルのときウエイト状態となりウエイ
ト状態が解除されるとデ―タ送出開始表示パルスを発生
し、その後、デ―タの送出をウエイト状態となるまで行
なうマイクロコンピュ―タと、マイクロコンピュ―タか
らの送出デ―タをデ―タ送出開始表示パルスの発生時点
を基準にして所定時間だけ中継する中継手段と、該中継
手段による中継デ―タを受け入れるとその中継デ―タを
メモリに記憶させる動作を行ないその動作が終了するま
で所定の端子に対し所定レベルの信号を供給するディジ
タル信号プロセッサとを備えたことを特徴としている。[Structure of the Invention] The digital signal processing device of the present invention is in a wait state when a predetermined terminal is at a predetermined level, and when the wait state is released, it generates a data transmission start indicating pulse, and then the data transmission starts. a microcomputer that repeats the process until it enters a wait state, a relay means that relays data sent from the microcomputer for a predetermined time based on the generation point of a data transmission start indicating pulse, and the relay means. and a digital signal processor which, upon receiving relay data from the computer, performs an operation of storing the relay data in a memory and supplies a signal at a predetermined level to a predetermined terminal until the operation is completed. There is.
【０００７】[0007]
【発明の作用】本発明のディジタル信号処理装置におい
て、マイクロコンピュ―タはウエイト状態が解除される
毎にデ―タ送出開始表示パルスを発生した後、デ―タの
送出をウエイト状態となるまで行なうだけであるので、
デ―タ送出に関係する監視や判別動作をほとんど行なわ
なくて済み、マイクロコンピュ―タからＤＳＰへ効率の
良いデ―タ転送が可能となる。[Operation of the Invention] In the digital signal processing device of the present invention, the microcomputer generates a data transmission start indicating pulse every time the wait state is released, and then stops transmitting data until the wait state is reached. Just do it, so
There is almost no need to perform monitoring or discrimination operations related to data transmission, allowing efficient data transfer from the microcomputer to the DSP.
【０００８】[0008]
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図１に示した本発明によるディジタル信
号処理装置においては、ＤＳＰ１１及びマイクロコンピ
ュ―タ１２の他にインタ―フェ―ス１３が設けられてい
る。このインタ―フェ―ス１３は単に入出力デ―タを保
持するような従来の入出力インタ―フェ―スとは異なる
。インタ―フェ―ス１３においては、２つのタイマ回路
１４，１５及びスイッチ回路１６が設けられている。
タイマ回路１４にはマイロクコンピュ―タ１２の出力ポ
―トＯＵＴ２からのデ―タ送出開始表示パルスがライン
１７を介して供給され、そのデ―タ送出開始表示パルス
の立ち下がりに応じて時間ｔ１ の計測を開始して時間
ｔ１ の計測を終了するとスタ―トパルスを発生し、時
間ｔ１ の計測終了から更に時間ｔ２ の計測を開始し
てその計測を終了するとストップパルスを発生する。時
間ｔ２ は所定の単位デ―タの転送時間に対応する。タ
イマ回路１５はＤＳＰ１１からマイクロコンピュ―タ１
２の入力ポ―ト（ＩＯＲＤＹ端子）ＩＮ１ に至る上り
デ―タライン１８に設けられ、ＤＳＰ１１から発せられ
るＤＲＤＹ信号を中継すると共に、スタ―トパルスの発
生から時間ｔ３ の計測を開始して時間ｔ３の計測中に
ＤＳＰ１１からのハイレベルのＤＲＤＹ信号が供給され
なければ時間ｔ３の計測終了後にハイレベルのオンパル
スをデ―タライン１８を介して入力ポ―トＩＮ１ に向
けて発生する。スイッチ回路１６はマイクロコンピュ―
タ１２からＤＳＰ１１に至る下りデ―タライン１９に設
けられ、スタ―トパルスに応じてオンとなってマイクロ
コンピュ―タ１２からの送出デ―タをＤＳＰ１１に中継
し、ストップパルスに応じてオフとなる。スイッチ回路
１６は入力バッファメモリ（図示せず）を内蔵しており
、マイクロコンピュ―タ１２からの送出デ―タを保持し
つつ中継する。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the digital signal processing device according to the present invention shown in FIG. 1, an interface 13 is provided in addition to a DSP 11 and a microcomputer 12. This interface 13 is different from conventional input/output interfaces that simply hold input/output data. In the interface 13, two timer circuits 14, 15 and a switch circuit 16 are provided. The timer circuit 14 is supplied with the data transmission start indication pulse from the output port OUT2 of the microcomputer 12 via the line 17, and the timer circuit 14 is supplied with the data transmission start indication pulse from the output port OUT2 of the microcomputer 12 through the line 17. When the measurement of time t1 is started and the measurement of time t1 is finished, a start pulse is generated, and after the measurement of time t1 is finished, measurement of time t2 is further started and when the measurement is finished, a stop pulse is generated. Time t2 corresponds to the transfer time of a predetermined unit data. The timer circuit 15 is connected from the DSP 11 to the microcomputer 1.
It is provided on the upstream data line 18 leading to the input port (IORDY terminal) IN1 of 2, and relays the DRDY signal emitted from the DSP 11, and starts measuring time t3 from the generation of the start pulse. If a high-level DRDY signal is not supplied from the DSP 11 during measurement, a high-level on-pulse is generated toward the input port IN1 via the data line 18 after the end of measurement at time t3. The switch circuit 16 is a microcomputer.
It is provided on the downstream data line 19 from the controller 12 to the DSP 11, turns on in response to a start pulse, relays the data sent from the microcomputer 12 to the DSP 11, and turns off in response to a stop pulse. . The switch circuit 16 has a built-in input buffer memory (not shown), and relays the data sent from the microcomputer 12 while holding it.
【０００９】マイクロコンピュ―タ１２は、図２に示す
ようにマイクロプロセッサ２１、レジスタ２２，２３及
びメモリ２４を備えている。マイクロプロセッサ２１に
はハ―ドウエア制御部２５が一体に形成されており、上
記のＤＲＤＹ信号が入力ポ―トＩＮ１ を介してハ―ド
ウエア制御部２５に供給されるようになっている。ハ―
ドウエア制御部２５は供給される信号がロ―レべルのと
きマイクロプロセッサ２１の動作をいわゆるハ―ド的に
停止させてウエイト状態にせしめる。レジスタ２２はデ
―タを送出するために出力ポ―トＯＵＴ１とマイクロプ
ロセッサ２１との間に設けられている。レジスタ２３は
上記のデ―タ送出開始表示パルスを送出するために出力
ポ―トＯＵＴ２とマイクロプロセッサ２１との間に設け
られている。
メモリ２４はマイクロプロセッサ２１が実行すべきプロ
グラムや送出すべきデ―タを格納する。The microcomputer 12 includes a microprocessor 21, registers 22, 23, and memory 24, as shown in FIG. A hardware control section 25 is integrally formed in the microprocessor 21, and the above-mentioned DRDY signal is supplied to the hardware control section 25 via an input port IN1. Ha-
When the supplied signal is at a low level, the hardware control section 25 stops the operation of the microprocessor 21 in a so-called hardware manner and places it in a wait state. A register 22 is provided between the output port OUT1 and the microprocessor 21 for sending out data. The register 23 is provided between the output port OUT2 and the microprocessor 21 in order to send out the above-mentioned data sending start indicating pulse. The memory 24 stores programs to be executed by the microprocessor 21 and data to be sent.
【００１０】ＤＳＰ１１の構成としては、例えば、特願
平１−１５６１９９号に添付した明細書及び図面に記載
したものが用いられる。上記のＤＲＤＹ信号は例えば、
ＤＳＰ１１内の指示レジスタ（図示せず）から発せられ
て外部に出力される。ＤＳＰ１１は図１の如くディジタ
ルオ―ディオ信号を入力しその入力信号に対し反射音等
を付加する音場補正を施して出力する処理動作をプログ
ラムメモリ（図示せず）に記憶されたプログラムに従っ
て行なう。As the configuration of the DSP 11, for example, the one described in the specification and drawings attached to Japanese Patent Application No. 1-156199 is used. For example, the above DRDY signal is
The signal is generated from an instruction register (not shown) within the DSP 11 and output to the outside. As shown in FIG. 1, the DSP 11 inputs a digital audio signal, performs sound field correction such as adding reflected sound, etc. to the input signal, and outputs the processed signal according to a program stored in a program memory (not shown). .
【００１１】かかる構成の本発明によるディジタル信号
処理装置において、マイクロコンピュ―タ１２はウエイ
ト状態でなければ所定のデ―タ送出のプログラムに従っ
て作動しており、デ―タを送出する前に上記したデ―タ
送出開始表示パルスを発生し、ライン１７を介してイン
タ―フェ―ス１３内のタイマ回路１４に供給する。デ―
タ送出開始表示パルスは図３（ａ） に示すように負の
パルスであり、このパルスの立ち下がりに応じてタイマ
回路１４が作動して時間ｔ１の計測を開始する。時間ｔ
１ はＤＳＰ１１のセットアップのための時間である。
マイクロコンピュ―タ１２はデ―タをメモリ２４から読
み出してレジスタ２２に転送する。読み出されたデ―タ
は図３（ｃ） に示すタイミングでレジスタ２２から下
りデ―タライン１９を介してインタ―フェ―ス１３に供
給される。In the digital signal processing device according to the present invention having such a configuration, the microcomputer 12 operates according to a predetermined data sending program unless it is in a wait state, and before sending out data, the microcomputer 12 operates according to a predetermined data sending program. A data sending start indication pulse is generated and supplied via line 17 to timer circuit 14 in interface 13. Day
The data transmission start indicating pulse is a negative pulse as shown in FIG. 3(a), and in response to the fall of this pulse, the timer circuit 14 is activated and starts measuring time t1. time t
1 is the time for setting up the DSP 11. Microcomputer 12 reads data from memory 24 and transfers it to register 22. The read data is supplied from the register 22 to the interface 13 via the down data line 19 at the timing shown in FIG. 3(c).
【００１２】タイマ回路１４における時間ｔ１ の計測
が終了すると、図３（ｄ） に示すようにスタ―トパル
スがタイマ回路１４から発生され、このスタ―トパルス
はスイッチ回路１６をオンせしめる。よって、図３（ｆ
） に示すようにインタ―フェ―ス１３に供給されたデ
―タがＤＳＰ１１に中継供給される。ＤＳＰ１１はデ―
タの供給を受けると、デ―タ受け入れ処理状態なるので
、図３（ｇ） に示すように直ちにハイレベルのＤＲＤ
Ｙ信号の発生を停止する。これにより、マイクロコンピ
ュ―タ１２の入力ポ―トＩＮ１ にはタイマ回路１５を
介してロ―レベル信号が図３（ｂ） に示すように供給
されるので、ハ―ドウエア制御部２５はマイクロプロセ
ッサ２１の動作を停止させてウエイト状態にせしめる。
マイクロプロセッサ２１のそのとき処理中のデ―タ読出
しアドレス等のデ―タを内部メモリに待避記憶させてウ
エイト状態となり、デ―タの送出動作が停止される。デ
―タの送出動作の停止毎も既に送出したデ―タはスイッ
チ回路１６を介してＤＳＰ１１に供給される。ＤＳＰ１
１においては供給されるデ―タを内部シ―ケンスコント
ロ―ラ（図示せず）がプログラムメモリ、係数メモリ、
遅延時間メモリ（共に図示せず）等のメモリに内部転送
させる。よって、デ―タ転送が終了するまではＤＲＤＹ
信号の発生を停止する。
なお、ＤＳＰ１１内のプログラムメモリに格納されるデ
―タであるプログラムはＤＳＰ１１の演算処理プログラ
ムであり、係数メモリに格納されるデ―タは乗算器にお
いてディジタル信号デ―タに乗算する係数デ―タであり
、遅延時間メモリに格納される遅延時間デ―タはディジ
タル信号デ―タの遅延時間を定めるデ―タである。また
、ＤＳＰ１１の内部デ―タ転送はプログラムメモリの演
算処理プログラム記憶エリアとは別のエリアに記憶され
たプログラムに従って行なわれる。When the timer circuit 14 finishes measuring the time t1, a start pulse is generated from the timer circuit 14 as shown in FIG. 3(d), and this start pulse turns on the switch circuit 16. Therefore, Fig. 3(f
), data supplied to the interface 13 is relayed and supplied to the DSP 11. DSP11 is
When the data is supplied, it enters the data acceptance processing state, so the high level DRD is immediately activated as shown in Figure 3 (g).
Stops generating the Y signal. As a result, a low level signal is supplied to the input port IN1 of the microcomputer 12 via the timer circuit 15 as shown in FIG. 21 is stopped and placed in a wait state. The data such as the data read address that is being processed by the microprocessor 21 at the time is saved in the internal memory and placed in a wait state, and the data sending operation is stopped. Every time the data sending operation is stopped, the already sent data is supplied to the DSP 11 via the switch circuit 16. DSP1
1, an internal sequence controller (not shown) stores the supplied data in a program memory, a coefficient memory,
The data is internally transferred to a memory such as a delay time memory (both not shown). Therefore, until the data transfer is completed, DRDY
Stop generating a signal. Note that the program that is the data stored in the program memory in the DSP 11 is the arithmetic processing program of the DSP 11, and the data stored in the coefficient memory is the coefficient data that is multiplied by the digital signal data in the multiplier. The delay time data stored in the delay time memory is data that determines the delay time of digital signal data. Further, internal data transfer of the DSP 11 is performed according to a program stored in an area different from the arithmetic processing program storage area of the program memory.
【００１３】タイマ回路１４はスタ―トパルスの発生か
ら時間ｔ２が経過すると、図３（ｅ） に示すようにス
トップパルスを発生し、このストップパルスに応じてス
イッチ回路１６はオフ状態となりデ―タの中継を停止す
る。ＤＳＰ１１においてデ―タ内部転送処理が終了する
と、ＤＳＰ１１からＤＲＤＹ信号が発生する。このＤＲ
ＤＹ信号がタイマ回路１５を介してマイクロコンピュ―
タ１２の入力ポ―トＩＮ１ に供給される。よって、ハ
―ドウエア制御部２５はマイクロプロセッサ２１の動作
停止状態、すなわちウエイト状態を解除する。マイクロ
プロセッサ２１はウエイト状態が解除されると、デ―タ
を送出する前にデ―タ送出開始表示パルスを発生する。
マイクロプロセッサ２１はウエイト状態直前の待避記憶
させておいたデ―タ読出しアドレス等のデ―タに従って
デ―タをメモリ２４から読み出してレジスタ２２に転送
し、上記した動作を繰り返す。When time t2 elapses from the generation of the start pulse, the timer circuit 14 generates a stop pulse as shown in FIG. stop relaying. When the internal data transfer process is completed in the DSP 11, a DRDY signal is generated from the DSP 11. This DR
The DY signal is sent to the microcomputer via the timer circuit 15.
It is supplied to the input port IN1 of the controller 12. Therefore, the hardware control unit 25 releases the microprocessor 21 from its stopped state, that is, from its wait state. When the wait state is released, the microprocessor 21 generates a data transmission start indicating pulse before transmitting data. The microprocessor 21 reads data from the memory 24 according to the data such as the data read address stored in the save memory immediately before the wait state, transfers it to the register 22, and repeats the above-described operation.
【００１４】一方、タイマ回路１５がスタ―トパルスの
発生から時間ｔ３を計測し、その計測が終了した場合、
時間ｔ３計測中にＤＳＰ１１からＤＲＤＹ信号が発生し
ないのでＤＳＰ１１に異常が発生したとしてオンパルス
がタイマ回路１５から発生される。このオンパルスは入
力ポ―トＩＮ１ に供給され、マイクロプロセッサ２１
のウエイト状態が強制的に解除される。なお、ＤＳＰ１
１に異常が発生した場合にはその対処処理は図示しない
インタ―フェ―ス１３内の手段により行なわれる。On the other hand, when the timer circuit 15 measures the time t3 from the generation of the start pulse and the measurement ends,
Since the DRDY signal is not generated from the DSP 11 during measurement of time t3, an ON pulse is generated from the timer circuit 15 assuming that an abnormality has occurred in the DSP 11. This on-pulse is supplied to the input port IN1, and the microprocessor 21
The wait state of is forcibly released. In addition, DSP1
If an abnormality occurs in 1, the countermeasure processing is performed by means within the interface 13 (not shown).
【００１５】かかる本発明によるディジタル信号処理装
置において、インタ―フェ―ス１３がデ―タ送出のタイ
ミングを司り、マイクロコンピュ―タ１２は単にウエイ
ト状態が解除される毎にデ―タ送出開始表示パルスを発
生し、その後、デ―タの送出を開始してウエイト状態と
なるまで続ければ良いのである。In the digital signal processing device according to the present invention, the interface 13 controls the timing of data transmission, and the microcomputer 12 simply displays a data transmission start indication every time the wait state is released. All you have to do is generate a pulse, then start sending data and continue until it enters a wait state.
【００１６】[0016]
【発明の効果】以上の如く、本発明によれば、マイクロ
コンピュ―タのウエイト状態が解除されるとマイクロコ
ンピュ―タはデ―タ送出開始表示パルスを発生した後、
デ―タの送出をウエイト状態となるまで行い、マイクロ
コンピュ―タからの送出デ―タが中継手段によってデ―
タ送出開始表示パルスの発生時点を基準にして所定時間
だけＤＳＰに対して中継され、ＤＳＰは中継手段による
中継デ―タを受け入れるとその中継デ―タをメモリに記
憶させる動作を行ないその動作が終了するまでマイクロ
コンピュ―タをウエイト状態にせしめる信号を発生する
。すなわち、マイクロコンピュ―タはウエイト状態が解
除される毎にデ―タ送出開始表示パルスを発生した後、
デ―タの送出をウエイト状態となるまで行なうだけであ
るので、デ―タ送出に関係する監視や判別動作をほとん
ど行なわなくて済み、マイクロコンピュ―タからＤＳＰ
への同一量のデ―タ転送が従来より短時間で行なうこと
ができる故、効率の良いデ―タ転送が可能となる。As described above, according to the present invention, when the wait state of the microcomputer is released, the microcomputer generates a data transmission start indication pulse, and then
The data is sent until it enters a wait state, and the data sent from the microcomputer is transferred to the data by the relay means.
The relay data is relayed to the DSP for a predetermined period of time based on the generation point of the transmission start indication pulse, and when the DSP receives the relay data from the relay means, it performs an operation to store the relay data in the memory, and the operation is performed. Generates a signal that causes the microcomputer to wait until the process is completed. In other words, the microcomputer generates a data transmission start indication pulse every time the wait state is released, and then
Since data is only sent out until it enters a wait state, there is almost no need to perform any monitoring or discrimination operations related to data sending.
Since the same amount of data can be transferred in a shorter time than before, efficient data transfer is possible.
【図１】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】図１の装置中のマイクロコンピュ―タの概略構
成を示す図である。FIG. 2 is a diagram showing a schematic configuration of a microcomputer in the apparatus of FIG. 1.
【図３】図１の装置の各部の動作を示す波形図である。FIG. 3 is a waveform diagram showing the operation of each part of the device in FIG. 1;
【図４】従来装置を示すブロック図である。FIG. 4 is a block diagram showing a conventional device.
【図５】従来装置の各部の動作を示す波形図である。FIG. 5 is a waveform diagram showing the operation of each part of the conventional device.
１，１１ ＤＳＰ ２，１２ マイクロコンピュ―タ １３ インタ―フェ―ス 1,11 DSP 2,12 Microcomputer 13 Interface
Claims (1)
ト状態となり前記ウエイト状態が解除されるとデ―タ送
出開始表示パルスを発生し、その後、デ―タの送出を前
記ウエイト状態となるまで行なうマイクロコンピュ―タ
と、前記マイクロコンピュ―タからの送出デ―タを前記
デ―タ送出開始表示パルスの発生時点を基準にして所定
時間だけ中継する中継手段と、前記中継手段による中継
デ―タを受け入れるとその中継デ―タをメモリに記憶さ
せる動作を行ないその動作が終了するまで前記所定の端
子に対し前記所定レベルの信号を供給するディジタル信
号プロセッサとを備えたことを特徴とするディジタル信
号処理装置。[Claim 1] When a predetermined terminal is at a predetermined level, a wait state is entered, and when the wait state is released, a data sending start indicating pulse is generated, and thereafter, data is sent until the wait state is reached. a microcomputer, a relay means for relaying data sent from the microcomputer for a predetermined time based on the generation point of the data transmission start indicating pulse, and relay data by the relay means. and a digital signal processor that performs an operation of storing the relay data in a memory when the relay data is accepted, and supplies the signal of the predetermined level to the predetermined terminal until the operation is completed. Processing equipment.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026418A JPH04264951A (en) | 1991-02-20 | 1991-02-20 | Digital signal processor |
| DE19914142382 DE4142382A1 (en) | 1991-02-20 | 1991-12-20 | DIGITAL SIGNAL PROCESSING DEVICE |
| GB9200048A GB2254713A (en) | 1991-02-20 | 1992-01-03 | Data transfer in digital signal processing apparatus. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026418A JPH04264951A (en) | 1991-02-20 | 1991-02-20 | Digital signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264951A true JPH04264951A (en) | 1992-09-21 |
Family
ID=12192990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026418A Pending JPH04264951A (en) | 1991-02-20 | 1991-02-20 | Digital signal processor |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH04264951A (en) |
| DE (1) | DE4142382A1 (en) |
| GB (1) | GB2254713A (en) |
Families Citing this family (3)
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|---|---|---|---|---|
| JPH0685874A (en) * | 1992-09-02 | 1994-03-25 | Honda Motor Co Ltd | Data communication system |
| JPH0784818A (en) * | 1993-09-09 | 1995-03-31 | Mitsubishi Electric Corp | Method and device for control over peripheral circuit by processor |
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Family Cites Families (2)
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| DE3751609T2 (en) * | 1986-09-01 | 1996-07-04 | Nippon Electric Co | Data processor with high speed data transmission. |
-
1991
- 1991-02-20 JP JP3026418A patent/JPH04264951A/en active Pending
- 1991-12-20 DE DE19914142382 patent/DE4142382A1/en not_active Withdrawn
-
1992
- 1992-01-03 GB GB9200048A patent/GB2254713A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB2254713A (en) | 1992-10-14 |
| GB9200048D0 (en) | 1992-02-26 |
| DE4142382A1 (en) | 1992-08-27 |
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